TWI793434B

TWI793434B - 用於形成三維記憶體元件的方法

Info

Publication number: TWI793434B
Application number: TW109127403A
Authority: TW
Inventors: 張坤
Original assignee: 大陸商長江存儲科技有限責任公司
Priority date: 2020-07-07
Filing date: 2020-08-12
Publication date: 2023-02-21
Also published as: TW202203421A

Abstract

本案公開了一種3D記憶體元件以及用於其形成方法的實施例。依次形成在基底上的犧牲層、在犧牲層上的第一停止層、在第一停止層上的具有N型摻雜阱的P型摻雜半導體層、以及在P型摻雜半導體層上的介電堆疊層。形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層且在第一停止層處停止的多個通道結構。利用儲存堆疊層替換介電堆疊層，使得多個通道結構中的每個通道結構垂直地延伸穿過儲存堆疊層和P型摻雜半導體層。依次去除基底、犧牲層和第一停止層，以暴露多個通道結構中的每個通道結構的端部。形成與多個通道結構的端部接觸的導電層。

Description

用於形成三維記憶體元件的方法

本案內容的實施例涉及三維(3D)記憶體元件以及其製造方法。

通過改進工藝技術、電路設計、程式設計演算法和製程，將平面儲存單元微縮到較小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高。結果，用於平面儲存單元的儲存密度接近上限。

3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制去往和來自記憶體陣列的訊號的週邊設備。

本文公開了3D記憶體元件和用於形成3D記憶體元件的方法的實施例。

在一個示例中，其公開了一種用於形成3D記憶體元件的方法。依次形成在基底上的犧牲層、在犧牲層上的第一停止層、在第一停止層上的具有N阱的P型摻雜半導體層、以及在P型摻雜半導體層上的介電堆疊層。形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一停止層處停止的多個通道結構。利用儲存堆疊層替換介電堆疊層，使得多個通道結構中的每個通道結構垂直地延伸穿過儲存堆疊層和P型摻雜半導體層。依次去除基底、犧牲層和第一停止層，以暴露多個通道結構中的每個通道結構的端部。形成與多個通道結構的端部接觸的導電層。

在另一示例中，其公開了一種用於形成3D記憶體元件的方法。依次形成在基底上的犧牲層、在犧牲層上的第一導電層、在第一導電層上的具有N阱的P型摻雜半導體層、以及在P型摻雜半導體層上的介電堆疊層。形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一導電層處停止的多個通道結構。利用儲存堆疊層替換介電堆疊層，使得多個通道結構中的每個通道結構垂直地延伸穿過儲存堆疊層和P型摻雜半導體層。依次去除基底、犧牲層、以及第一導電層的部分，以暴露多個通道結構中的每個通道結構的端部。形成與多個通道結構的端部和第一導電層接觸的導電層。

在又一示例中，其公開了一種用於形成3D記憶體元件的方法。在第一基底上形成週邊電路。形成各自垂直地延伸穿過在第二基底上方的儲存堆疊層和具有N阱的P型摻雜半導體層的多個通道結構。將第一基底和第二基底以面對面的方式鍵合，使得儲存堆疊層在週邊電路上方。去除第二基底，以暴露多個通道結構中的每個通道結構的上端和P型摻雜半導體層。形成在P型摻雜半導體層上並且與多個通道結構的上端接觸的導電層。

100:3D記憶體元件

101:基底

102:第一半導體結構

104:第二半導體結構

106:鍵合介面

108:週邊電路

110:鍵合層

111:鍵合觸點

112:鍵合層

113:鍵合觸點

114:儲存堆疊層

116:導電層

118:介電層

120:N型摻雜半導體層

121:金屬矽化物層

122:金屬矽化物層

123:金屬層

124:通道結構

125:通道插塞

126:儲存膜

127:頂部部分

128:半導體通道

129:通道插塞

130:絕緣結構

132:源極觸點

133:互連層

134:ILD層

136:重佈線層

138:鈍化層

140:觸點焊墊

142:觸點

144:觸點

146,148:週邊觸點

150:3D記憶體元件

152:字元線局部觸點

160:3D記憶體元件

200:3D記憶體元件

201:基底

202:第一半導體結構

204:第二半導體結構

206:鍵合介面

208:週邊電路

210:鍵合層

211:鍵合觸點

212:鍵合層

213:鍵合觸點

214:儲存堆疊層

216:導電層

218:介電層

219:金屬矽化物層

220:P型摻雜半導體層

221:N型摻雜阱

222:導電層

223:導電層

224:通道結構

225:通道插塞

226:儲存膜

227:通道插塞

228:半導體通道

229:頂部部分

230:絕緣結構

231:源極觸點

232:源極觸點

233:互連層

234:ILD層

236-1:第一互連結構

236-2:第二互連結構

238:鈍化層

240:接觸焊墊

242,243,244:觸點

246,247,248:週邊觸點

250:3D記憶體元件

252:字元線局部觸點

260:3D記憶體元件

302:載體基底

303:犧牲層

304:停止層

305:導電層

306:N型摻雜半導體層

308:介電堆疊層

310:堆疊介電層

312:堆疊犧牲層

314:通道結構

315:穿隧層

316:儲存層

317:阻擋層

318:半導體通道

320:縫隙

322:橫向凹部

328:堆疊導電層

330:儲存堆疊層

332:閘極介電層

334:介電封蓋層

336:絕緣結構

338,340:週邊觸點

342:字元線局部觸點

344:通道局部觸點

346,348:鍵合層

350:矽基底

352:週邊電路

354:鍵合介面

356:ILD層

357:凹部

359:導電層

360:金屬矽化物層

361:觸點開口

362:間隙壁

363:觸點開口

364:金屬層

365:通道插塞

366,368:觸點

370:重佈線層

372:鈍化層

374:觸點焊墊

376:互連層

402:載體基底

403:犧牲層

404:停止層

405:導電層

406:P型摻雜半導體層

407:N型摻雜阱

408:介電堆疊層

410:堆疊介電層

412:堆疊犧牲層

414:通道結構

415:穿隧層

416:儲存層

417:阻擋層

418:半導體通道

420:縫隙

422:橫向凹部

428:堆疊導電層

430:儲存堆疊層

432:閘極介電層

434:介電封蓋層

436:絕緣結構

438,439,440:週邊觸點

442:字元線局部觸點

444:通道局部觸點

446,448:鍵合層

450:矽基底

452:週邊電路

454:鍵合介面

456:ILD層

457:凹部

458:源極觸點開口

459:導電層

460,461:觸點開口

462:間隙壁

463:觸點開口

464:源極觸點

465:源極觸點開口

466,468,469:觸點

470-1:第一互連結構

470-2:第二互連結構

472:鈍化層

474:觸點焊墊

476:互連層

478,479:源極觸點

480:通道插塞

500,501:方法

502,504,505,506,507,508,510,512,514,515,516,517,518,520:操作

600:方法

602,604,605,606,607,608,610,612,614,615,616,617,618,620:操作

併入本文並且形成說明書的一部分的附圖示出了本案公開內容的實施例，並且與說明書一起進一步用於解釋本案公開內容的原理並且使得相關領域技術人員能夠實現和使用本案公開內容。

第1A圖示出了根據本案公開內容的一些實施例的示例性3D記憶體元件的橫截面的側視圖。

第1B圖示出了根據本案公開內容的一些實施例的另一示例性3D記憶體元件的橫截面的側視圖。

第1C圖示出了根據本案公開內容的一些實施例的又一示例性3D記憶體元件的橫截面的側視圖。

第2A圖示出了根據本案公開內容的一些實施例的又一示例性3D記憶體元件的橫截面的側視圖。

第2B圖示出了根據本案公開內容的一些實施例的又一示例性3D記憶體元件的橫截面的側視圖。

第2C圖示出了根據本案公開內容的一些實施例的又一示例性3D記憶體元件的橫截面的側視圖。

第3A-3P圖示出了根據本案公開內容的一些實施例的用於形成示例性3D記憶體元件的製造過程。

第4A-4Q圖示出了根據本案公開內容的一些實施例的用於形成另一示例性3D記憶體元件的製造過程。

第5A圖示出了根據本案公開內容的一些實施例的用於形成示例性3D記憶體元件的方法的流程圖。

第5B圖示出了根據本案公開內容的一些實施例的用於形成示例性3D記憶體元件的另一方法的流程圖。

第6A圖示出了根據本案公開內容的一些實施例的用於形成另一示例性3D記憶體元件的方法的流程圖。

第6B圖示出了根據本案公開內容的一些實施例的用於形成另一示例性3D記憶體元件的另一方法的流程圖。

將參考附圖來描述本案公開內容的實施例。

儘管討論了具體的配置和佈置，但是應該理解的是，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本案公開內容的精神和範圍的情況下，可以使用其它配置和佈置。對於相關領域的技術人員將顯而易見的是，本案公開內容還可以用在各種其它應用中。

應注意的是，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確地描述，結合其它實施例來實施這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。

通常，可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，如本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一(a)」、「一個(an)」或「該(the)」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。

應當容易理解的是，本案公開內容中的「在……上」、「在……上方」和「在……之上」的含義應當以最寬泛的方式來解釋，使得「在……上」不僅意味著「直接在某物上」，而且包括「在某物上」且在其之間具有中間特徵或層的含義，並且「在……上方」或「在……之上」不僅意味著「在某物上方」或「在某物之上」的含義，而且可以包括「在某物上方」或「在某物之上」且在其之間沒有中間特徵或層的含義(即，直接在某物上)。

此外，為了便於描述，可以在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……之上」、「上部」等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了在附圖中所描繪的位向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同位向。裝置可以以其它方式定向(旋轉90度或處於其它取向)並且同樣可以相應地解釋本文使用的空間相對描述詞。

如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。被添加在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。

如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上覆結構之上延伸，或者可以具有小於下層或上覆結構的範圍的範圍。此外，層可以是均勻或不均勻連續結構的區域，其具有小於該連續結構的厚度的厚度。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一對水準平面之間。層可以水準地、垂直地和/或沿著錐形表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、在其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連線和/或垂直互連通道(via)觸點)以及一個或多個介電層。

如本文所使用的，術語「標稱/標稱地」是指在產品或製程的設計階段期間針對元件或製程操作設定的特性或參數的期望值或目標值、以及高於和/或低於期望值的值範圍。值範圍可以是由於製程或公差的輕微變化而引起的。如本文所使用的，術語「大約」指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「大約」可以指示給定量的值，該給定量在該值的例如10-30%內變化(例如，值的±10%、±20%或±30%)。

如本文所使用的，術語「3D記憶體元件」是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中被稱為「記憶體串」，諸如NAND記憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」意味著標稱地垂直於基底的橫向表面。

在一些3D記憶體元件(例如，3D NAND記憶體元件)中，縫隙結構(例如，閘極線縫隙(GLS))用於提供從元件的正面到記憶體陣列的源極(例如，陣列共同源極(ACS))的電連接。然而，正面源極觸點可能通過在字元線和源極觸點之間引入漏電流和寄生電容兩者而影響3D記憶體元件的電氣性能，即使在它們之間存在間隙壁的情況下。間隙壁的形成也使製程複雜化。除了影響電氣性能，縫隙結構通常還包括壁狀多晶矽和/或金屬填充物，其可能引入局部應力而造成晶圓彎曲或翹曲，從而降低生產成品率。

此外，在一些3D NAND記憶體元件中，選擇性地生長半導體插塞以圍繞通道結構的側壁，例如，被稱為側壁選擇性磊晶生長(SEG)。與在通道結構的下端處形成的另一類型的半導體插塞(例如，底部SEG)相比，側壁SEG的形成避免了對通道孔的底表面處的儲存膜以及半導體通道的蝕刻(也被稱為「SONO」貫通)，從而增加製程的餘裕度，尤其是當用先進技術(例如，具有96個或更多個具有多堆疊架構的層級)製造3D NAND記憶體元件時。側壁SEG通常通過利用側壁SEG替換在基底和堆疊結構之間的犧牲層來形成，這涉及通過縫隙開口的多次沉積和蝕刻製程。然而，隨著3D NAND記憶體元件的層級持續增加，延伸穿過堆疊結構的縫隙開口的縱橫比變得更大，使得由於增加的成本以及減小的成品率，穿過縫隙開口的沉積以及蝕刻製程對於使用已知方法形成側壁SEG更具挑戰性並且是不期望的。

此外，側壁SEG結構可以與晶背製程結合以從基底的背面形成源極觸點，從而避免在正面源極觸點和字元線之間的漏電流和寄生電容，並且增加有效元件面積。然而，由於晶背製程需要減薄基底，在減薄製程中難以在晶圓級別控制厚度均勻性，從而限制了具有側壁SEG結構和晶背製程的3D NAND記憶體元件的生產成品率。

根據本案公開內容的各個實施例提供了具有背面源極觸點的3D記憶體元件。通過將源極觸點從正面移到背面，由於可以增加有效儲存單元陣列面積，所以可以降低每個儲存單元的成本，並且可以省略間隙壁形成製程。例如，通過避免在字元線和源極觸點之間的漏電流和寄生電容，以及通過減小由正面縫隙結構(作為源極觸點)引起的局部應力，也可以改善元件性能。側壁SEG(例如，半導體插塞)可以從基底的背面形成，以避免穿過延伸穿過在基底的正面處的堆疊結構的開口的任何沉積或蝕刻製程。因此，可以降低製程的複雜性和成本，並且提高生產成品率。此外，由於側壁SEG的製程不再受穿過堆疊結構的開口的縱橫比的影響，即，不受儲存堆疊層的層級的限制，因此3D記憶體元件的可微縮性也可以得到改善。

在形成側壁SEG之前，可以從背面去除在其上形成儲存堆疊層的基底，以暴露通道結構。因此，對基底的選擇可以擴展到例如虛設晶圓，以降低成本。在一些實施例中，使用一個或多個停止層來自動地停止背面減薄製程，使得可以完全去除基底以避免晶圓厚度均勻性控制問題並且降低背面製程的製造複雜性。在一些實施例中，使用相同的停止層或另一停止層來自動地停止通道孔蝕刻，這可以更好地控制在不同通道結構之間的開槽變化，並且進一步增加晶背製程的餘裕度。

在去除基底之後，可以從背面形成導電層以將多個通道結構的源極電連接，從而增加通道結構的陣列共同源極(ACS)的電導。在一些實施例中，導電層包括與通道結構的半導體通道接觸以減小接觸電阻的金屬矽化物層，並且還包括與金屬矽化物層接觸以進一步減小總電阻的金屬層。結果，可以減小作為ACS的部分的半導體層(N型摻雜或P型摻雜)的厚度，而不影響ACS電導。

在本案公開內容中公開了各種3D記憶體元件架構以及其製造方法(例如，具有不同的抹除操作機制)，以適應不同的要求和應用。在一些實施例中，側壁SEG是N型摻雜半導體層的部分，以使得能夠由3D記憶體元件進行閘極引發汲極漏電流(GIDL)抹除。在一些實施例中，側壁SEG是P型摻雜半導體層的部分，以使得能夠由3D記憶體元件進行P阱體抹除。

第1A圖示出了根據本案公開內容的一些實施例的示例性3D記憶體元件100的橫截面的側視圖。在一些實施例中，3D記憶體元件100是鍵合晶片，其包括第一半導體結構102以及堆疊在第一半導體結構102之上的第二半導體結構104。根據一些實施例，第一半導體結構102和第二半導體結構104在其之間的鍵合介面106處接合。如第1A圖所示，第一半導體結構102可以包括基底101，其可以包括矽(例如，單晶矽(c-Si))、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、SOI或任何其它合適的材料。

3D記憶體元件100的第一半導體結構102可以包括在基底101上的週邊電路108。注意的是，將x和y軸包括在第1A圖中以進一步示出具有基底101的3D記憶體元件100中的部件的空間關係。基底101包括在x方向(即，橫向方向)上橫向地延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所使用的，在y方向(即垂直方向)上相對於半導體元件(例如，3D記憶體元件100)的基底(例如，基底101)確定一個部件(例如，層或元件)是在半導體元件的另一部件(例如，層或元件)「上」、「上方」還是「下方」(當該基底在y方向上位於半導體元件的最低平面中時)。在整個本案公開內容中應用了用於描述空間關係的相同概念。

在一些實施例中，週邊電路108被配置為控制和感測3D記憶體元件100。週邊電路108可以是用於促進3D記憶體元件100的操作的任何合適的數位、類比和/或混合訊號控制和感測電路，包括但不限於頁緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器(例如，字元線驅動器)、電荷泵、電流或電壓參考、或者該電路的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器)。週邊電路108可以包括形成於基底101「上」的電晶體，其中電晶體的全部或部分形成於基底101中(例如，在基底101的頂表面下方)和/或直接形成於基底101上。隔離區(例如，淺溝槽隔離結構(STI))和摻雜區(例如，電晶體的源極區和汲極區)也可以形成在基底101中。根據一些實施例，電晶體是高速的且具有先進邏輯製程(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)。應理解，在一些實施例中，週邊電路108還可以包括與先進邏輯製程相容的任何其它電路，包括邏輯電路(例如，處理器和可程式設計邏輯元件(PLD))或記憶體電路(例如，靜態隨機存取記憶體(SRAM)和動態RAM(DRAM))。

在一些實施例中，3D記憶體元件100的第一半導體結構102還包括在週邊電路108上方的互連層(未示出)，以向週邊電路108傳送電訊號以及從週邊電路108傳送電訊號。互連層可以包括多個互連結構(本文中也被稱為「觸點」)，其包括橫向互連線和垂直互連通道(VIA)觸點。如本文所使用的，術語「互連」可以廣義地包括任何適當類型的互連結構，例如中段製程(MEOL)互連結構和後段製程(BEOL)互連結構。互連層還可以包括互連線和VIA觸點可以形成在其中的一個或多個層間介電(ILD)層(也被稱為「金屬間介電(IMD)層」)。也就是說，互連層可以包括在多個ILD層中的互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。互連層中的ILD層可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電質或其任何組合。

如第1A圖所示，3D記憶體元件100的第一半導體結構102還可以包括在鍵合介面106處並且在互連層和週邊電路108上方的鍵合層110。鍵合層110可以包括多個鍵合觸點111以及將鍵合觸點111電隔離的介電質。鍵合觸點111可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層110的其餘區域可以利用介電質來形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層110中的鍵合觸點111和周圍介電質可以用於混合鍵合。

類似地，如第1A圖所示，3D記憶體元件100的第二半導體結構104也可以包括在鍵合介面106處並且在第一半導體結構102的鍵合層110上方的鍵合層112。鍵合層112可以包括多個鍵合觸點113以及將鍵合觸點113電隔離的介電質。鍵合觸點113可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層112的剩餘區域可以利用介電質來形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層112中的鍵合觸點113和周圍介電質可以用於混合鍵合。根據一些實施例，鍵合觸點113是在鍵合介面106處與鍵合觸點111接觸的。

如以下詳細描述的，第二半導體結構104可以在鍵合介面106處以面對面的方式被鍵合在第一半導體結構102的頂部上。在一些實施例中，作為混合鍵合(也被稱為「金屬/介電質混合鍵合」)的結果，鍵合介面106被設置在鍵合層110和112之間，混合鍵合是一種直接鍵合技術(例如，在表面之間形成鍵合而不使用諸如焊料或黏合劑之類的中間層)，並且可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合介面106是鍵合層112和110相遇並且鍵合的位置。實際上，鍵合介面106可以是具有特定厚度的層，其包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面。

在一些實施例中，3D記憶體元件100的第二半導體結構104還包括在鍵合層112上方的互連層(未示出)以傳送電訊號。互連層可以包括多個互連結構，例如MEOL互連結構和BEOL互連結構。互連層還可以包括互連線和VIA觸點可以形成在其中的一個或多個ILD層。互連層中的互連線和VIA觸點可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的ILD層可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。

在一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中儲存單元是以NAND記憶體串陣列的形式提供的。如第1A圖所示，3D記憶體元件100的第二半導體結構104可以包括用作NAND記憶體串陣列的通道結構124的陣列。如第1A圖所示，每個通道結構124可以垂直地延伸穿過各自包括導電層116和介電層118的多個對。交錯的導電層116和介電層118是儲存堆疊層114的部分。儲存堆疊層114中的導電層116和介電層118的對數量(例如，32、64、96、128、160、192、224、256或更多)確定3D記憶體元件100中的儲存單元的數量。應理解，在一些實施例中，儲存堆疊層114可以具有多堆疊架構(未示出)，其包括堆疊在彼此之上的多個記憶體堆疊。每個記憶體堆疊中的導電層116和介電層118的對數量可以相同或不同。

儲存堆疊層114可以包括多個交錯的導電層116和介電層118。儲存堆疊層114中的導電層116和介電層118可以在垂直方向上交替。換言之，除了在儲存堆疊層114的頂部或底部的層之外，每個導電層116可以被在兩側的兩個介電層118鄰接，並且每個介電層118可以被在兩側上的兩個導電層116鄰接。導電層116可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。每個導電層116可以包括由黏合層和閘極介電層圍繞的閘電極(閘極線)。導電層116的閘電極可以作為字元線橫向地延伸，在儲存堆疊層114的一個或多個階梯結構處終止。介電層118可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。

如第1A圖所示，3D記憶體元件100的第二半導體結構104還可以包括在儲存堆疊層114上方的N型摻雜半導體層120。N型摻雜半導體層120可以是如上所述的「側壁SEG」的示例。N型摻雜半導體層120可以包括半導體材料，例如矽。在一些實施例中，N型摻雜半導體層120包括通過沉積技術形成的多晶矽，如以下詳細描述的。N型摻雜半導體層120可以摻雜有任何合適的N型摻雜劑(例如，磷(P)、砷(Ar)或銻(Sb))，其貢獻自由電子並且增加本徵半導體的導電性。例如，N型摻雜半導體層120可以是摻雜有N型摻雜劑(例如，P、Ar或Sb)的多晶矽層。

在一些實施例中，每個通道結構124包括填充有半導體層(例如，作為半導體通道128)和複合介電層(例如，作為儲存膜126)的通道孔。在一些實施例中，半導體通道128包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜126是包括穿隧層、儲存層(也被稱為「電荷捕獲層」)和阻擋層的複合層。通道結構124的剩餘空間可以部分地或完全地利用包括諸如氧化矽之類的介電材料的封蓋層和/或氣隙填充。通道結構124可以具有圓柱形(例如，柱形)。根據一些實施例，封蓋層、半導體通道128、儲存膜126的穿隧層、儲存層和阻擋層從柱的中心朝向外表面徑向地以該順序佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個示例中，儲存膜126可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。

在一些實施例中，通道結構124還包括在通道結構124的底部部分(例如，在下端)中的通道插塞129。如本文所使用的，當基底101位於3D記憶體元件100的最低平面中時，部件(例如，通道結構124)的「上端」是在y方向上較遠離基底101的端部，而部件(例如，通道結構124)的「下端」是在y方向上較靠近基底101的端部。通道插塞129可以包括半導體材料(例如，多晶矽)。在一些實施例中，通道插塞129用作NAND記憶體串的汲極。

如第1A圖所示，每個通道結構124可以垂直地延伸穿過儲存堆疊層114的交錯的導電層116和介電層118進入N型摻雜半導體層120中。每個通道結構124的上端可以是與N型摻雜半導體層120的頂表面齊平的或者在其下方。也就是說，根據一些實施例，通道結構124不延伸超過N型摻雜半導體層120的頂表面。在一些實施例中，如第1A圖所示，儲存膜126的上端在通道結構124中的半導體通道128的上端下方。在一些實施例中，儲存膜126的上端在N型摻雜半導體層120的頂表面下方，並且半導體通道128的上端是與N型摻雜半導體層120的頂表面齊平的或者在其下方。例如，如第1A圖所示，儲存膜126可以在N型摻雜半導體層120的底表面處終止，而半導體通道128可以在N型摻雜半導體層120的底表面上方延伸，使得N型摻雜半導體層120可以圍繞半導體通道128的延伸進入N型摻雜半導體層120中的頂部部分127。在一些實施例中，半導體通道128的延伸進入N型摻雜半導體層120中的頂部部分127的摻雜濃度是不同於半導體通道128的其餘部分的摻雜濃度的。例如，除了頂部部分127之外，半導體通道128可以包括未摻雜的多晶矽，頂部部分127可以包括摻雜多晶矽，以在與周圍的N型摻雜半導體層120形成電連接時增加其導電性。

在一些實施例中，3D記憶體元件100的第二半導體結構104包括在通道結構124的上端上方並且與其接觸的導電層122。導電層122可以將多個通道結構124電連接。儘管在第1A圖的側視圖中未示出，但是應理解，導電層122可以是與多個通道結構124接觸的連續導電層(例如，其中具有孔(網格)以允許源極觸點132在平面圖中穿過的導電板)。結果，導電層122和N型摻雜半導體層120可以一起提供在相同塊中的NAND記憶體串的陣列的源極(即ACS)之間的電連接。如第1A圖所示，在一些實施例中，導電層122在橫向方向上包括兩個部分：在N型摻雜半導體層120上的第一部分(在通道結構124的區域之外)、以及鄰接N型摻雜半導體層120並且與通道結構124的上端接觸的第二部分(在通道結構124的區域內)。也就是說，根據一些實施例，導電層122的至少部分(即，第一部分)在N型摻雜半導體層120上。根據一些實施例，導電層122的圍繞每個通道結構124的上端(其延伸進入N型摻雜半導體層120中)的剩餘部分(即，第二部分)是與半導體通道128的頂部部分127接觸的。如以下詳細描述的，儲存堆疊層114的形成以及導電層122和半導體通道128的頂部部分127的形成發生在N型摻雜半導體層120的相對側，這可以避免穿過延伸穿過儲存堆疊層114的開口的任何沉積或蝕刻製程，從而減少製造複雜性和成本並且增加成品率和垂直可微縮性。

在一些實施例中，導電層122包括在垂直方向上的多個層，包括金屬矽化物層121和在金屬矽化物層121上方的金屬層123。金屬矽化物層121和金屬層123中的每一個可以是連續膜。金屬矽化物層121可以被設置在N型摻雜半導體層120(在導電層122的第一部分中)和通道結構124的上端(在導電層122的第二部分中)上方並且與其接觸。在一些實施例中，金屬矽化物層121的部分圍繞並且接觸半導體通道128的延伸進入N型摻雜半導體層120中的頂部部分127，以與多個通道結構124進行電連接。金屬矽化物層121可以包括金屬矽化物，例如，矽化銅、矽化鈷、矽化鎳、矽化鈦、矽化鎢、矽化銀、矽化鋁、矽化金、矽化鉑、任何其它合適的金屬矽化物、或其任何組合。根據一些實施例，金屬層123在金屬矽化物層121上方並且與其接觸。金屬層123可以包括金屬，例如，W、Co、Cu、Al、鎳(Ni)、鈦(Ti)、任何其它合適的金屬、或其任何組合。應理解，金屬層123中的金屬可以廣義地包括任何合適的導電金屬化合物以及金屬合金，例如氮化鈦和氮化鉭。金屬矽化物層121可以減小在導電層122和半導體通道128的頂部部分127之間的接觸電阻，以及用作導電層122中的金屬層123的阻隔層。

與單獨的N型摻雜半導體層120相比，通過將導電層122和N型摻雜半導體層120組合，可以增加通道結構124之間(即，在同一塊中的NAND記憶體串的ACS處)的電導，由此改善3D記憶體元件100的電氣性能。通過引入導電層122，為了維持在通道結構124之間的相同電導/電阻，可以將N型摻雜半導體層120的厚度例如減小到小於大約50nm，諸如小於50nm。在一些實施例中，N型摻雜半導體層120的厚度在大約10nm與大約30nm之間，諸如在10nm與30nm之間(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、由這些值中的任何一個為下限界定的任何範圍、或者在由這些值中的任何兩個值限定的任何範圍中)。N型摻雜半導體層120與圍繞通道結構124的半導體通道128的頂部部分127的導電層122組合可以實現用於3D記憶體元件100的抹除操作的GIDL輔助體偏置。在NAND記憶體串的源極選擇閘極周圍的GIDL可以生成進入NAND記憶體串的電洞電流，以提高用於抹除操作的體電位。也就是說，根據一些實施例，3D記憶體元件100被設置成在執行抹除操作時生成GIDL輔助體偏置。

如第1A圖所示，3D記憶體元件100的第二半導體結構104還可以包括絕緣結構130，其各自垂直地延伸穿過儲存堆疊層114的交錯的導電層116和介電層118。根據一些實施例，與進一步延伸進入N型摻雜半導體層120中的通道結構124不同，絕緣結構130在N型摻雜半導體層120的底表面處停止，即，並不垂直地延伸進入N型摻雜半導體層120中。也就是說，絕緣結構130的頂表面可以是與N型摻雜半導體層120的底表面齊平的。每個絕緣結構130還可以橫向地延伸以將通道結構124分成多個塊。也就是說，儲存堆疊層114可以被絕緣結構130劃分成多個記憶體塊，使得可以將通道結構124的陣列分成每個記憶體塊。與上述現有的3D NAND記憶體元件中的包括正面ACS觸點的縫隙結構不同，根據一些實施例，絕緣結構130在其中不包括任何觸點(即，不用作源極觸點)，並且因此不引入與導電層116(包括字元線)的寄生電容以及漏電流。在一些實施例中，每個絕緣結構130包括填充有一種或多種介電材料的開口(例如，縫隙)，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。在一個示例中，每個絕緣結構130可以填充有氧化矽。

此外，如以下詳細描述的，因為用於形成絕緣結構130的開口不用於形成N型摻雜半導體層120以及導電層122的第二部分，所以開口隨著交錯的導電層116和介電層118的數量的增加而增加的縱橫比(例如，大於50)將不影響N型摻雜半導體層120和導電層122的形成。

如第1A圖所示，代替正面源極觸點，3D記憶體元件100可以包括在儲存堆疊層114上方並且與N型摻雜半導體層120接觸的背面源極觸點132。源極觸點132和儲存堆疊層114(以及穿過其中的絕緣結構130)可以被設置在N型摻雜半導體層120的相對側，並且因此被視為「背面」源極觸點。在一些實施例中，源極觸點132穿過N型摻雜半導體層120電連接到通道結構124的半導體通道128。在一些實施例中，源極觸點132不是與絕緣結構130橫向對準的，而是接近通道結構124，以減小在其之間的電連接的電阻。例如，源極觸點132可以橫向地位於絕緣結構130和通道結構124之間(例如，在第1A圖中的x方向上)。源極觸點132可以包括任何合適類型的觸點。在一些實施例中，源極觸點132包括VIA觸點。在一些實施例中，源極觸點132包括橫向地延伸的壁狀觸點。源極觸點132可以包括一個或多個導電層，例如被黏合層(例如，氮化鈦(TiN))圍繞的金屬層(例如，W、Co、Cu或Al)或矽化物層。

如第1A圖所示，3D記憶體元件100還可以包括BEOL互連層133，其在源極觸點132上方並且電連接到源極觸點132以用於焊墊輸出，例如，在3D記憶體元件100與外部電路之間傳送電訊號。在一些實施例中，互連層133包括在N型摻雜半導體層120上的一個或多個ILD層134以及在ILD層134上的重佈線層136。根據一些實施例，源極觸點132的上端是與ILD層134的頂表面和重佈線層136的底表面齊平的，並且源極觸點132垂直地延伸穿過ILD層134和導電層122進入N型摻雜半導體層120中。互連層133中的ILD層134可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質、或其任何組合。互連層133中的重佈線層136可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物、或其任何組合。在一個示例中，重佈線層136可以包括Al。在一些實施例中，互連層133還包括鈍化層138，作為用於3D記憶體元件100的鈍化和保護的最外層。重佈線層136的部分可以從鈍化層138暴露作為觸點焊墊140。也就是說，3D記憶體元件100的互連層133還可以包括用於導線鍵合和/或與中介層鍵合的觸點焊墊140。

在一些實施例中，3D記憶體元件100的第二半導體結構104還包括穿過N型摻雜半導體層120的觸點142和144。根據一些實施例，由於N型摻雜半導體層120可以包括多晶矽，所以觸點142和144是貫穿矽觸點(TSC)。在一些實施例中，觸點142延伸穿過N型摻雜半導體層120和ILD層134以與重佈線層136接觸，使得N型摻雜半導體層120通過源極觸點132和互連層133的重佈線層136電連接到觸點142。在一些實施例中，觸點144延伸穿過N型摻雜半導體層120和ILD層134以與觸點焊墊140接觸。觸點142和144各自可以包括一個或多個導電層，例如被黏合層(例如，TiN)圍繞的金屬層(例如，W、Co、Cu或Al)或矽化物層。在一些實施例中，至少觸點144還包括間隙壁(例如，介電層)以將觸點144與N型摻雜半導體層120電隔離。

在一些實施例中，3D記憶體元件100還包括週邊觸點146和148，其各自在儲存堆疊層114的外部垂直地延伸。每個週邊觸點146或148可以具有比儲存堆疊層114的深度更大的深度，以在儲存堆疊層114的外部的週邊區域中從鍵合層112垂直地延伸到N型摻雜半導體層120。在一些實施例中，週邊觸點146在觸點142下方並且與其接觸，使得N型摻雜半導體層120至少通過源極觸點132、互連層133、觸點142和週邊觸點146電連接到第一半導體結構102中的週邊電路108。在一些實施例中，週邊觸點148在觸點144下方並且與其接觸，使得第一半導體結構102中的週邊電路108至少通過觸點144和週邊觸點148電連接到用於焊墊輸出的觸點焊墊140。週邊觸點146和148各自可以包括一個或多個導電層，例如被黏合層(例如，TiN)圍繞的金屬層(例如，W、Co、Cu或Al)或矽化物層。在一些實施例中，導電層122在儲存堆疊層114的區域內，即，並不橫向地延伸到週邊區域中，使得觸點142和144不垂直地延伸穿過導電層122以便分別與週邊觸點148和144接觸。

如第1A圖所示，3D記憶體元件100還包括作為互連結構的部分的各種局部觸點(也被稱為「C1」)，其直接與儲存堆疊層114中的結構接觸。在一些實施例中，局部觸點包括通道局部觸點150，其各自在相應的通道結構124的下端下方並且與其接觸。每個通道局部觸點150可以電連接到位元線觸點(未示出)以用於位元線扇出型設置。在一些實施例中，局部觸點還包括字元線局部觸點152，其各自在儲存堆疊層114的階梯結構處的相應導電層116(包括字元線)下方並且與其接觸以用於字元線扇出型設置。局部觸點(例如，通道局部觸點150和字元線局部觸點152)可以至少通過鍵合層112和110電連接到第一半導體結構102的週邊電路108。局部觸點(例如，通道局部觸點150和字元線局部觸點152)各自可以包括一個或多個導電層，例如被黏合層(例如，TiN)圍繞的金屬層(例如，W、Co、Cu或Al)或矽化物層。

第1B圖示出了根據本案公開內容的一些實施例的另一示例性3D記憶體元件150的橫截面的側視圖。3D記憶體元件150類似於3D記憶體元件100，不同之處在於導電層122和通道結構124的上端的不同結構。應理解，為了便於描述，沒有重複3D記憶體元件150和100兩者中的其它相同結構的細節。

如第1B圖所示，根據一些實施例，每個通道結構124還包括鄰接N型摻雜半導體層120的通道插塞125。在一些實施例中，每個通道插塞125圍繞並且接觸半導體通道128的相應頂部部分127。通道插塞125的頂表面可以是與N型摻雜半導體層120的頂表面齊平的。通道插塞125可以具有與半導體通道128的頂部部分127相同的材料(例如，摻雜多晶矽)，並且因此可以被視為通道結構124的半導體通道128的部分。也就是說，在本案公開內容中，被N型摻雜半導體層120圍繞的整個摻雜多晶矽結構可以被視為通道結構124的上端。因此，根據一些實施例，3D記憶體元件100和150兩者中的導電層122(以及其中的金屬矽化物層121)是與通道結構124的上端接觸的。

與3D記憶體元件100中的導電層122不同(如第1A圖所示，在3D記憶體元件100中，導電層122的第二部分在N型摻雜半導體層120的頂表面下方並且圍繞通道結構124的上端)，因為通道結構124的上端還包括第1B圖中的通道插塞125，所以整個導電層122在N型摻雜半導體層120的頂表面上方。如第1B圖所示，通道結構124的上端的頂表面是與N型摻雜半導體層120的頂表面齊平的，並且導電層122被設置在N型摻雜半導體層120和通道結構124的上端上。換句話說，3D記憶體元件100中的導電層122的、填充N型摻雜半導體層120與半導體通道128的頂部部分127之間的凹部的部分可以被3D記憶體元件150中的通道插塞125代替，使得導電層122可以形成在N型摻雜半導體層120和通道結構124的頂表面上的相同平面中。

第1C圖示出了根據本案公開內容的一些實施例的又一示例性3D記憶體元件160的橫截面的側視圖。3D記憶體元件160類似於3D記憶體元件100，不同之處在於導電層122的不同結構。應理解，為了便於描述，沒有重複3D記憶體元件160和100兩者中的其它相同結構的細節。

如第1C圖所示，根據一些實施例，導電層122的金屬層123是與半導體通道128接觸的，並且金屬層123的部分在金屬矽化物層121上方並且與其接觸。與3D記憶體元件100中的導電層122不同(在3D記憶體元件100中，金屬矽化物層121的部分在N型摻雜半導體層120的頂表面下方並且圍繞半導體通道128的頂部部分127)，在3D記憶體元件160中，僅金屬層123在N型摻雜半導體層120的頂表面下方並且圍繞半導體通道128的頂部部分127。然而，在3D記憶體元件100、150和160中，導電層122的第一部分具有相同的結構，即，具有在N型摻雜半導體層120上的金屬矽化物層121以及在金屬矽化物層121上方並且與其接觸的金屬層123。至於導電層122的第二部分(在通道結構124的區域內)，3D記憶體元件100、150和160中的各種結構可以是通過以下關於製程詳細描述的用於形成導電層122的不同示例(例如，如何填充在N型摻雜半導體層120與半導體通道128的頂部部分127之間的凹部的方式)導致的。

例如，如以下詳細描述的，第1C圖中的3D記憶體元件160的金屬矽化物層121可以是用於自動地停止對通道結構124的通道孔的蝕刻的停止層的部分。可以對停止層進行圖案化，以從N型摻雜半導體層120的背面暴露通道結構124的上端，並且停止層的剩餘部分可以作為金屬矽化物層121保留在3D記憶體元件160中。然後，金屬層123可以被形成以填充在N型摻雜半導體層120和半導體通道128的頂部部分127之間的凹部以及被形成在金屬矽化物層121上。相反，在形成導電層122之前，可以去除3D記憶體元件100和150中的相同停止層。因此，在從N型摻雜半導體層120的背面去除停止層之後可以形成3D記憶體元件100和150中的金屬矽化物層121以與通道結構124的上端接觸，其中在3D記憶體元件100中沒有通道插塞125或者在3D記憶體元件150中具有通道插塞125，這與3D記憶體元件160中的導電層122相比可以降低與通道結構124的接觸電阻，但是增加了製程的數量。

第2A圖示出了根據本案公開內容的一些實施例的又一示例性3D記憶體元件200的橫截面的側視圖。在一些實施例中，3D記憶體元件200是包括第一半導體結構202和堆疊在第一半導體結構202之上的第二半導體結構204的鍵合晶片。根據一些實施例，第一半導體結構202和第二半導體結構204在其之間的鍵合介面206處接合。如第2A圖所示，第一半導體結構202可以包括基底201，其可以包括矽(例如，單晶矽(c-Si))、SiGe、GaAs、Ge、SOI、或任何其它合適的材料。

3D記憶體元件200的第一半導體結構202可以包括在基底201上的週邊電路208。在一些實施例中，週邊電路208被配置為控制和感測3D記憶體元件200。週邊電路208可以是用於促進3D記憶體元件200的操作的任何合適的數位、類比和/或混合訊號控制和感測電路，包括(但不限於)頁緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器(例如，字元線驅動器)、電荷泵、電流或電壓參考、或該電路的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器)。週邊電路208可以包括形成於基底201「上」的電晶體，其中電晶體的全部或部分形成於基底201中(例如，在基底201的頂表面下方)和/或直接形成於基底201上。隔離區(例如，淺溝槽隔離(STI))和摻雜區(例如，電晶體的源極區和汲極區)也可以形成在基底201中。根據一些實施例，電晶體是高速的且具有先進邏輯製程(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)。應理解，在一些實施例中，週邊電路208還可以包括與先進邏輯製程相容的任何其它電路，包括邏輯電路(例如，處理器和PLD)或記憶體電路(例如，SRAM和DRAM)。

在一些實施例中，3D記憶體元件200的第一半導體結構202還包括在週邊電路208上方的互連層(未示出)，以向週邊電路208傳送電訊號以及從週邊電路208傳送電訊號。互連層可以包括多個互連結構(本文中也被稱為「觸點」)，包括橫向互連線和VIA觸點。如本文所使用的，術語「互連」可以廣義地包括任何適當類型的互連結構，例如MEOL互連結構和BEOL互連結構。互連層還可以包括其中可以形成互連線和VIA觸點的一個或多個ILD層(也被稱為「IMD層」)。也就是說，互連層可以包括在多個ILD層中的互連線和VIA觸點。在互連層中的互連線和VIA觸點可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物、或其任何組合。在互連層中的ILD層可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質、或其任何組合。

如第2A圖所示，3D記憶體元件200的第一半導體結構202還可以包括在鍵合介面206處並且在互連層和週邊電路208上方的鍵合層210。鍵合層210可以包括多個鍵合觸點211以及將鍵合觸點211電隔離的介電質。鍵合觸點211可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物、或其任何組合。鍵合層210的剩餘區域可以利用介電質來形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質、或其任何組合。在鍵合層210中的鍵合觸點211和周圍介電質可以用於混合鍵合。

類似地，如第2A圖所示，3D記憶體元件200的第二半導體結構204也可以包括在鍵合介面206處並且在第一半導體結構202的鍵合層210上方的鍵合層212。鍵合層212可以包括多個鍵合觸點213以及將鍵合觸點213電隔離的介電質。鍵合觸點213可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物、或其任何組合。鍵合層212的剩餘區域可以利用介電質來形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質、或其任何組合。在鍵合層212中的鍵合觸點213和周圍介電質可以用於混合鍵合。根據一些實施例，鍵合觸點213是在鍵合介面206處與鍵合觸點211接觸的。

如以下詳細描述的，第二半導體結構204可以在鍵合介面206處以面對面的方式被鍵合在第一半導體結構202的頂部上。在一些實施例中，作為混合鍵合(也被稱為「金屬/介電質混合鍵合」)的結果，鍵合介面206被設置在鍵合層210和212之間，混合鍵合是一種直接鍵合技術(例如，在表面之間形成鍵合而不使用諸如焊料或黏合劑之類的中間層)，並且可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合介面206是鍵合層212和210相遇並且鍵合的位置。實際上，鍵合介面206可以是具有特定厚度的層，其包括第一半導體結構202的鍵合層210的頂表面和第二半導體結構204的鍵合層212的底表面。

在一些實施例中，3D記憶體元件200的第二半導體結構204還包括在鍵合層212上方的互連層(未示出)以傳送電訊號。互連層可以包括多個互連結構，例如MEOL互連結構和BEOL互連結構。互連層還可以包括互連線和VIA觸點可以形成在其中的一個或多個ILD層。在互連層中的互連線和VIA觸點可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物、或其任何組合。在互連層中的ILD層可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質、或其任何組合。

在一些實施例中，3D記憶體元件200是NAND快閃記憶體元件，其中儲存單元是以NAND記憶體串陣列的形式提供的。如第2A圖所示，3D記憶體元件200的第二半導體結構204可以包括用作NAND記憶體串陣列的通道結構224的陣列。如第2A圖所示，每個通道結構224可以垂直地延伸穿過各自包括導電層216和介電層218的多個對。交錯的導電層216和介電層218是儲存堆疊層214的部分。儲存堆疊層214中的導電層216和介電層218的對數量(例如，32、64、96、128、160、192、224、256或更多)確定3D記憶體元件200中的儲存單元的數量。應理解，在一些實施例中，儲存堆疊層214可以具有多堆疊架構(未示出)，其包括堆疊在彼此之上的多個記憶體堆疊。每個記憶體堆疊中的導電層216和介電層218 的對數量可以相同或不同。

儲存堆疊層214可以包括多個交錯的導電層216和介電層218。儲存堆疊層214中的導電層216和介電層218可以在垂直方向上交替。換句話說，除了在儲存堆疊層214的頂部或底部的層之外，每個導電層216可以被在兩側的兩個介電層218鄰接，並且每個介電層218可以被在兩側的兩個導電層216鄰接。導電層216可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物、或其任何組合。每個導電層216可以包括被黏合層和閘極介電層圍繞的閘電極(閘極線)。導電層216的閘電極可以作為字元線橫向地延伸，在儲存堆疊層214的一個或多個階梯結構處終止。介電層218可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。

如第2A圖所示，3D記憶體元件200的第二半導體結構204還可以包括在儲存堆疊層214上方的P型摻雜半導體層220。P型摻雜半導體層220可以是如上所述的「側壁SEG」的示例。P型摻雜半導體層220可以包括半導體材料，例如矽。在一些實施例中，P型摻雜半導體層220包括通過沉積技術形成的多晶矽，如以下詳細描述的。P型摻雜半導體層220可以是利用任何合適的P型摻雜劑(例如，硼(B)、鎵(Ga)或鋁(Al))摻雜到本徵半導體中，產生被稱為「電洞」的價電子的缺陷。例如，P型摻雜半導體層220可以是摻雜有P型摻雜劑(例如，B、Ga或Al)的多晶矽層。

在一些實施例中，3D記憶體元件200的第二半導體結構204還包括P型摻雜半導體層220中的N型摻雜阱221。N型摻雜阱221可以摻雜有任何合適的N型摻雜劑(例如，磷(P)、砷(Ar)或銻(Sb))，其貢獻自由電子並且增加本徵半導體的導電性。在一些實施例中，N型摻雜阱221是從P型摻雜半導體層220的底表面摻雜的。應理解，N型摻雜阱221可以在P型摻雜半導體層220的整個厚度中垂直地延伸(即，延伸至P型摻雜半導體層220的頂表面)，或者在P型摻雜半導體層220的整個厚度的部分中垂直地延伸。

在一些實施例中，每個通道結構224包括填充有半導體層(例如，作為半導體通道228)和複合介電層(例如，作為儲存膜226)的通道孔。在一些實施例中，半導體通道228包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜226是包括穿隧層、儲存層(也被稱為「電荷捕獲層」)和阻擋層的複合層。通道結構224的剩餘空間可以部分地或完全地利用包括諸如氧化矽之類的介電材料的封蓋層和/或氣隙填充。通道結構224可以具有圓柱形(例如，柱形)。根據一些實施例，封蓋層、半導體通道228、儲存膜226的穿隧層、儲存層和阻擋層是從柱的中心朝向外表面徑向地按此順序佈置的。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個示例中，儲存膜226可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。

在一些實施例中，通道結構224還包括在通道結構224的底部部分中(例如，在下端處)的通道插塞227。如本文所使用的，當基底201位於3D記憶體元件200的最低平面中時，部件(例如，通道結構224)的「上端」是在y方向上較遠離基底201的端部，而部件(例如，通道結構224)的「下端」是在y方向上較靠近基底201的端部。通道插塞227可以包括半導體材料(例如，多晶矽)。在一些實施例中，通道插塞227用作由NAND記憶體串的汲極。

如第2A圖所示，每個通道結構224可以垂直地延伸穿過儲存堆疊層214的交錯的導電層216和介電層218進入P型摻雜半導體層220中。每個通道結構224的上端可以是與P型摻雜半導體層220的頂表面齊平的或在其下方。也就是說，根據一些實施例，通道結構224不延伸超過P型摻雜半導體層220的頂表面。在一些實施例中，如第2A圖所示，儲存膜226的上端在通道結構224中的半導體通道228的上端下方。在一些實施例中，儲存膜226的上端在P型摻雜半導體層220 的頂表面下方，並且半導體通道228的上端是與P型摻雜半導體層220的頂表面齊平的或在其下方。例如，如第2A圖所示，儲存膜226可以在P型摻雜半導體層220的底表面處終止，而半導體通道228可以在P型摻雜半導體層220的底表面上方延伸，使得P型摻雜半導體層220可以圍繞半導體通道228的延伸進入P型摻雜半導體層220中的頂部部分229並且與其接觸。在一些實施例中，半導體通道228的延伸進入P型摻雜半導體層220中的頂部部分229的摻雜濃度不同於半導體通道228的其餘部分的摻雜濃度。例如，除了頂部部分229之外，半導體通道228可以包括未摻雜的多晶矽，頂部部分229可以包括摻雜的多晶矽以在形成與周圍的P型摻雜半導體層220的電連接時增加其導電性。

在一些實施例中，3D記憶體元件200的第二半導體結構204包括在通道結構224的上端上方並且與其接觸的導電層222。導電層222可以將多個通道結構224電連接。儘管在第2A圖的側視圖中未示出，但是應當理解，導電層222可以是與多個通道結構224接觸的連續導電層(例如，其中具有孔(網格)以允許源極觸點132在平面圖中穿過的導電板)。結果，導電層222和P型摻雜半導體層220可以一起提供在相同塊中的NAND記憶體串陣列的源極(即ACS)之間的電連接。如第2A圖所示，在一些實施例中，導電層222在橫向方向上包括兩個部分：在P型摻雜半導體層220上的第一部分(在通道結構224的區域外部)以及鄰接P型摻雜半導體層220並且與通道結構224的上端接觸的第二部分(在通道結構224的區域內)。也就是說，根據一些實施例，導電層222的至少部分(即，第一部分)在P型摻雜半導體層220上。根據一些實施例，導電層222的圍繞每個通道結構224的上端(其延伸進入P型摻雜半導體層220中)的剩餘部分(即，第二部分)是與半導體通道228的頂部部分229接觸的。如以下詳細描述的，儲存堆疊層214的形成以及導電層222和半導體通道228的頂部部分229的形成發生在P型摻雜半導體層220的相對側，這可以避免穿過延伸穿過儲存堆疊層214的開口的任何沉積或蝕刻製程，從而降低製造複雜性和成本並且增加成品率和垂直可微縮性。

在一些實施例中，導電層222包括在垂直方向上的多個層，包括金屬矽化物層219和在金屬矽化物層219上方的金屬層223。金屬矽化物層219和金屬層223中的每一個可以是連續膜。金屬矽化物層219可以被設置在P型摻雜半導體層220(在導電層222的第一部分中)和通道結構224的上端(在導電層222的第二部分中)上方並且與其接觸。在一些實施例中，金屬矽化物層219的部分圍繞並且接觸半導體通道228的延伸進入P型摻雜半導體層220中的頂部部分229，以與多個通道結構224進行電連接。金屬矽化物層219可以包括金屬矽化物，例如矽化銅、矽化鈷、矽化鎳、矽化鈦、矽化鎢、矽化銀、矽化鋁、矽化金、矽化鉑、任何其它合適的金屬矽化物、或其任何組合。根據一些實施例，金屬層223在金屬矽化物層219上方並且與其接觸。金屬層223可以包括金屬，例如W、Co、Cu、Al、Ni、Ti、任何其它合適的金屬、或其任何組合。應理解，金屬層223中的金屬可以廣義地包括任何合適的導電金屬化合物以及金屬合金，例如氮化鈦和氮化鉭。金屬矽化物層219可以減小在導電層222與半導體通道228的頂部部分229之間的接觸電阻，以及用作導電層222中的金屬層223的阻隔層。

與單獨的P型摻雜半導體層220相比，通過組合導電層222和P型摻雜半導體層220，可以增加在通道結構224之間(即，在同一塊中的NAND記憶體串的ACS處)的電導性，由此改善3D記憶體元件200的電氣性能。通過引入導電層222，為了維持在通道結構224之間的相同電導/電阻，可以將P型摻雜半導體層220的厚度例如減小到小於大約50nm，諸如小於50nm。在一些實施例中，P型摻雜半導體層220的厚度在大約10nm與大約30nm之間，諸如在10nm與30nm之間(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、由這些值中的任何一個值為下限界定的任何範圍、或在由這些值中的任何兩個值限定的任何範圍中)。P型摻雜半導體層220與圍繞通道結構224的半導體通道228的頂部部分229的導電層222相組合可以實現用於3D記憶體元件200的P阱體抹除操作。本文公開的3D記憶體元件200的設計可以實現電洞電流路徑與電子電流路徑的分離，以用於分別形成抹除操作和讀取操作。在一些實施例中，根據一些實施例，3D記憶體元件200被配置為在電子源(例如，N型摻雜阱221)與通道結構224的半導體通道228之間形成電子電流路徑，以在執行讀取操作時向NAND記憶體串提供電子。相反，根據一些實施例，3D記憶體元件200被配置為在電洞源(例如，P型摻雜半導體層220)與通道結構224的半導體通道228之間形成電洞電流路徑，以在執行P阱體抹除操作時向NAND記憶體串提供電洞。

如第2A圖所示，3D記憶體元件200的第二半導體結構204還可以包括絕緣結構230，其各自垂直地延伸穿過儲存堆疊層214的交錯的導電層216和介電層218。根據一些實施例，與進一步延伸進入P型摻雜半導體層220中的通道結構224不同，絕緣結構230在P型摻雜半導體層220的底表面處停止，即，不垂直地延伸進入P型摻雜半導體層220中。也就是說，絕緣結構230的頂表面可以是與P型摻雜半導體層220的底表面齊平的。每個絕緣結構230還可以橫向地延伸以將通道結構224分成多個塊。也就是說，儲存堆疊層214可以被絕緣結構230劃分成多個記憶體塊，使得可以將通道結構224的陣列分成每個記憶體塊。與上述現有的3D NAND記憶體元件中的包括正面ACS觸點的縫隙結構不同，根據一些實施例，絕緣結構230在其中不包括任何觸點(即，不用作源極觸點)，並且因此不引入與導電層216(包括字元線)的寄生電容和漏電流。在一些實施例中，每個絕緣結構230包括填充有一種或多種介電材料的開口(例如，縫隙)，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，每個絕緣結構230可以填充有氧化矽。

此外，如以下詳細描述的，因為用於形成絕緣結構230的開口不用於形成P型摻雜半導體層220，所以開口隨著交錯的導電層216和介電層218的數量的增加而增加的縱橫比(例如，大於50)將不影響P型摻雜半導體層220和導電層222的形成。

如第2A圖所示，代替正面源極觸點，3D記憶體元件200可以包括在儲存堆疊層214上方並且與N型摻雜阱221和P型摻雜半導體層220分別接觸的背面源極觸點231和232。源極觸點231和232以及儲存堆疊層214(以及穿過其中的絕緣結構230)可以被設置在P型摻雜半導體層220的相對側，並且因此被視為「背面」源極觸點。在一些實施例中，與P型摻雜半導體層220接觸的源極觸點232通過P型摻雜半導體層220電連接到通道結構224的半導體通道228。在一些實施例中，與N型摻雜阱221接觸的源極觸點231通過P型摻雜半導體層220電連接到通道結構224的半導體通道228。在一些實施例中，源極觸點232不是與絕緣結構230橫向地對準的，而是接近通道結構224，以減小在其之間的電連接的電阻。應理解，雖然如第2A圖所示源極觸點231是與絕緣結構230橫向地對準的，但是在一些示例中，源極觸點231可以不是與絕緣結構230橫向地對準的，而是接近通道結構224(例如，橫向地位於絕緣結構230與通道結構224之間)以同樣減小在其之間的電連接的電阻。如上所述，源極觸點231和232可以用於分別在讀取操作和抹除操作期間單獨地控制電子電流和電洞電流。源極觸點231和232可以包括任何合適類型的觸點。在一些實施例中，源極觸點231和232包括VIA觸點。在一些實施例中，源極觸點231和232包括橫向地延伸的壁狀觸點。源極觸點231和232可以包括一個或多個導電層，例如被黏合層(例如，TiN)圍繞的金屬層(例如，W、Co、Cu或Al)或矽化物層。

如第2A圖所示，3D記憶體元件200還可以包括BEOL互連層233，其在源極觸點231和232上方並且電連接到源極觸點231和232以用於焊墊輸出，例如，在3D記憶體元件200與外部電路之間傳送電訊號。在一些實施例中，互連層233 包括在P型摻雜半導體層220上的一個或多個ILD層234以及在ILD層234上的重佈線層236。源極觸點231或232的上端是與ILD層234的頂表面和重佈線層236的底表面齊平的。源極觸點231和232可以通過ILD層234電隔離。在一些實施例中，源極觸點232垂直地延伸穿過ILD層234和導電層222進入P型摻雜半導體層220中，以與P型摻雜半導體層220進行電連接。在一些實施例中，源極觸點231垂直地延伸穿過ILD層234、導電層222和P型摻雜半導體層220進入N型摻雜阱221中，以與N型摻雜阱221進行電連接。源極觸點231可以包括圍繞其側壁的間隙壁(例如，介電層)，以與P型摻雜半導體層220電隔離。重佈線層236可以包括兩個電隔離的互連結構：與源極觸點232接觸的第一互連結構236-1以及與源極觸點231接觸的第二互連結構236-2。

在互連層233中的ILD層234可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。在互連層233中的重佈線層236可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個示例中，重佈線層236包括Al。在一些實施例中，互連層233還包括鈍化層238，作為用於3D記憶體元件200的鈍化和保護的最外層。重佈線層236的部分可以從鈍化層238暴露作為接觸焊墊240。也就是說，3D記憶體元件200的互連層233還可以包括用於導線鍵合和/或與中介層鍵合的接觸焊墊240。

在一些實施例中，3D記憶體元件200的第二半導體結構204還包括穿過P型摻雜半導體層220的觸點242、243和244。根據一些實施例，由於P型摻雜半導體層220可以包括多晶矽，所以觸點242、243和244是TSC。在一些實施例中，觸點242延伸穿過P型摻雜半導體層220和ILD層234以與重佈線層236的第一互連結構236-1接觸，使得P型摻雜半導體層220通過源極觸點232和互連層233的第一互連結構236-1電連接到觸點242。在一些實施例中，觸點243延伸穿過P型摻雜半導體層220和ILD層234以與重佈線層236的第二互連結構236-2接觸，使得N型摻雜阱221通過源極觸點231和互連層233的第二互連結構236-2電連接到觸點243。在一些實施例中，觸點244延伸穿過P型摻雜半導體層220和ILD層234以與接觸焊墊240接觸。觸點242、243和244各自可以包括一個或多個導電層，例如被黏合層(例如，TiN)圍繞的金屬層(例如，W、Co、Cu或Al)或矽化物層。在一些實施例中，至少觸點243和244各自還包括間隙壁(例如，介電層)以將觸點243和244與P型摻雜半導體層220電隔離。

在一些實施例中，3D記憶體元件200還包括週邊觸點246、247和248，其各自在儲存堆疊層214的外部垂直地延伸。每個週邊觸點246、247或248可以具有比儲存堆疊層214的深度更大的深度，以在儲存堆疊層214的外部的週邊區域中從鍵合層212垂直地延伸到P型摻雜半導體層220。在一些實施例中，週邊觸點246在觸點242下方並且與其接觸，使得P型摻雜半導體層220至少通過源極觸點232、互連層233的第一互連結構236-1、觸點242和週邊觸點246電連接到第一半導體結構202中的週邊電路208。在一些實施例中，週邊觸點247在觸點243下方並且與其接觸，使得N型摻雜阱221至少通過源極觸點231、互連層233的第二互連結構236-2、觸點243和週邊觸點247電連接到第一半導體結構202中的週邊電路208。也就是說，用於讀取操作和抹除操作的電子電流和電洞電流可以由週邊電路208通過不同的電連接來分別控制。在一些實施例中，週邊觸點248在觸點244下方並且與其接觸，使得第一半導體結構202中的週邊電路208至少通過觸點244和週邊觸點248電連接到用於焊墊輸出的接觸焊墊240。週邊觸點246、247和248各自可以包括一個或多個導電層，例如被黏合層(例如，TiN)圍繞的金屬層(例如，W、Co、Cu或Al)或矽化物層。在一些實施例中，導電層222在儲存堆疊層214的區域內，即，不橫向地延伸到週邊區域中，使得觸點242、244和243不垂直地延伸穿過導電層222以便分別與週邊觸點246、248和247接觸。

如第2A圖所示，3D記憶體元件200還包括作為互連結構的部分的各種局部觸點(也被稱為「C1」)，其直接與儲存堆疊層214中的結構接觸。在一些實施例中，局部觸點包括通道局部觸點250，其各自在相應的通道結構224的下端下方並且與其接觸。每個通道局部觸點250可以電連接到位元線觸點(未示出)以用於位元線扇出設置。在一些實施例中，局部觸點還包括字元線局部觸點252，其各自在儲存堆疊層214的階梯結構處的相應導電層216(包括字元線)下方並且與其接觸以用於字元線扇出設置。局部觸點(例如，通道局部觸點250和字元線局部觸點252)可以至少通過鍵合層212和220電連接到第一半導體結構202的週邊電路208。局部觸點(例如，通道局部觸點250和字元線局部觸點252)各自可以包括一個或多個導電層，例如被黏合層(例如，TiN)圍繞的金屬層(例如，W、Co、Cu或Al)或矽化物層。

第2B圖示出了根據本案公開內容的一些實施例的又一示例性3D記憶體元件250的橫截面的側視圖。3D記憶體元件250類似於3D記憶體元件200，不同之處在於導電層222和通道結構224的上端的不同結構。應理解，為了便於描述，沒有重複3D記憶體元件250和200兩者中的其它相同結構的細節。

如第2B圖所示，根據一些實施例，每個通道結構224還包括鄰接P型摻雜半導體層220的通道插塞225。在一些實施例中，每個通道插塞225圍繞並且接觸半導體通道228的相應頂部部分229。通道插塞225的頂表面可以是與P型摻雜半導體層220的頂表面齊平的。通道插塞225可以具有與半導體通道228的頂部部分229相同的材料(例如，摻雜多晶矽)，並且因此可以被視為通道結構224的半導體通道228的部分。也就是說，在本案公開內容中，被P型摻雜半導體層220圍繞的整個摻雜多晶矽結構可以被視為通道結構224的上端。因此，根據一些實施例，3D記憶體元件200和250兩者中的導電層222(以及其中的金屬矽化物層219)是與通道結構224的上端接觸的。

與3D記憶體元件200中的導電層222不同(如第2A圖所示，在3D記憶體元件200中，導電層222的第二部分在P型摻雜半導體層220的頂表面下方並且圍繞通道結構224的上端)，因為通道結構224的上端還包括第2B圖中的通道插塞225，所以整個導電層222在P型摻雜半導體層220的頂表面上方。如第2B圖所示，通道結構224的上端的頂表面是與P型摻雜半導體層220的頂表面齊平的，並且導電層222被設置在P型摻雜半導體層220和通道結構224的上端上。換句話說，3D記憶體元件200中的導電層222的、填充在P型摻雜半導體層220與半導體通道228的頂部部分229之間的凹部的部分可以被3D記憶體元件250中的通道插塞225代替，使得導電層222可以形成在P型摻雜半導體層220和通道結構224的頂表面上的相同平面中。

第2C圖示出了根據本案公開內容的一些實施例的又一示例性3D記憶體元件260的橫截面的側視圖。3D記憶體元件260類似於3D記憶體元件200，不同之處在於導電層222的不同結構。應理解，為了便於描述，沒有重複3D記憶體元件260和200兩者中的其它相同結構的細節。

如第2C圖所示，根據一些實施例，導電層222的金屬層223是與半導體通道228接觸的，並且金屬層223的部分在金屬矽化物層219上方並且與其接觸。與3D記憶體元件200中的導電層222不同(在3D記憶體元件200中，金屬矽化物層219的部分在P型摻雜半導體層220的頂表面下方並且圍繞半導體通道228的頂部部分229)，在3D記憶體元件260中，僅金屬層223在P型摻雜半導體層220的頂表面下方並且圍繞半導體通道228的頂部部分229。然而，在3D記憶體元件200、250和260中，導電層222的第一部分具有相同的結構，即，具有在P型摻雜半導體層220上的金屬矽化物層219以及在金屬矽化物層219上方並且與其接觸的金屬層223。至於導電層222的第二部分(在通道結構224的區域內)，3D記憶體元件200、250和260中的各種結構可以是由以下關於製程詳細描述的用於形成導電層222的不同示例導致的，例如，如何填充在P型摻雜半導體層220與半導體通道228的頂部部分227之間的凹部的方式。

例如，如以下詳細描述的，第2C圖中的3D記憶體元件260的金屬矽化物層219可以是用於自動地停止通道結構224的通道孔的蝕刻的停止層的部分。可以對停止層進行圖案化，以從P型摻雜半導體層220的背面暴露通道結構224的上端，並且停止層的剩餘部分可以作為金屬矽化物層219保留在3D記憶體元件260中。然後，金屬層223可以被形成以填充在P型摻雜半導體層220與半導體通道228的頂部部分229之間的凹部以及被形成在金屬矽化物層219上。相比之下，在形成導電層222之前，可以去除3D記憶體元件200和250中的相同停止層。因此，在從P型摻雜半導體層220的背面去除停止層之後，可以形成3D記憶體元件200和250中的金屬矽化物層219以與通道結構224的上端接觸，其中在3D記憶體元件200中沒有通道插塞225或者在3D記憶體元件250中具有通道插塞225，這與3D記憶體元件260中的導電層222相比可以降低與通道結構224的接觸電阻，但是增加了製程的數量。

第3A-3P圖示出了根據本案公開內容的一些實施例的用於形成示例性3D記憶體元件的製造過程。第5A圖示出了根據本案公開內容的一些實施例的用於形成示例性3D記憶體元件的方法500的流程圖。第5B圖示出了根據本案公開內容的一些實施例的用於形成示例性3D記憶體元件的另一方法501的流程圖。在第3A-3P圖、第5A圖和第5B圖中所描繪的3D記憶體元件的示例包括在第1A-1C圖中所描繪的3D記憶體元件100、150和160。將一起描述第3A-3P圖、第5A圖和第5B圖。應理解，在方法500和501中所示的操作不是詳盡的，並且也可以在所示的操作中的任何操作之前、之後或之間執行其它操作。此外，這些操作中的一些操作可以同時執行，或者以與第5A圖和第5B圖中所示的順序不同的循序執行。

參考第5A圖，方法500從操作502開始，在操作502中，在第一基底上形成週邊電路。第一基底可以是矽基底。如第3G圖所示，使用多道製程在矽基底350上形成多個電晶體，多道製程包括但不限於光刻、蝕刻、薄膜沉積、熱生長、佈植、化學機械研磨(CMP)和任何其它合適的製程。在一些實施例中，通過離子佈植和/或熱擴散在矽基底350中形成摻雜區(未示出)，其例如用作電晶體的源極區和/或汲極區。在一些實施例中，還通過濕蝕刻和/或乾蝕刻以及薄膜沉積在矽基底350中形成隔離區(例如，STI)。電晶體可以形成在矽基底350上的週邊電路352。

如第3G圖所示，在週邊電路352上方形成鍵合層348。鍵合層348包括電連接到週邊電路352的鍵合觸點。為了形成鍵合層348，使用一種或多種薄膜沉積製程來沉積ILD層，例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合；使用濕蝕刻和/或乾蝕刻(例如，反應性離子蝕刻(RIE))，隨後使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，來形成穿過ILD層的鍵合觸點。

可以在第二基底上方形成各自垂直地延伸穿過儲存堆疊層和N型摻雜半導體層的通道結構。如第5A圖所示，方法500進行到操作504，在操作504中，依次形成在第二基底上的犧牲層、在犧牲層上的第一停止層、在第一停止層上的N型摻雜半導體層、以及在N型摻雜半導體層上的介電堆疊層。可以在第二基底的正面上形成犧牲層，在該第二基底上可以形成半導體元件。第二基底可以是矽基底。應理解，由於將從最終產品中去除第二基底，因此第二基底可以是虛設晶圓的部分，例如，載體基底，其由任何合適的材料(僅舉幾例，諸如玻璃、藍寶石、塑膠、矽)製成，以減少第二基底的成本。在一些實施例中，該基底是載體基底，N型摻雜半導體層包括多晶矽，並且介電堆疊層包括交錯的堆疊介電層和堆疊犧牲層。在一些實施例中，堆疊介電層和堆疊犧牲層被交替地沉積在N型摻雜半導體層上以形成介電堆疊層。在一些實施例中，犧牲層包括兩個襯墊氧化物層(也被稱為緩衝層)以及被夾在兩個襯墊氧化物層之間的第二停止層。在一些實施例中，第一停止層包括高k介電質，第二停止層包括氮化矽，並且兩個襯墊氧化物層中的每一個包括氧化矽。

如第3A圖所示，在載體基底302上形成犧牲層303，在犧牲層303上形成停止層305，並且在停止層305上形成N型摻雜半導體層306。N型摻雜半導體層306可以包括摻雜有N型摻雜劑(例如，P、As或Sb)的多晶矽。犧牲層303可以包括任何合適的犧牲材料，其可以隨後被選擇性地去除並且不同於N型摻雜半導體層306的材料。在一些實施例中，犧牲層303是具有被夾在兩個襯墊氧化物層之間的停止層304的複合介電層。如以下詳細描述的，當從背面去除載體基底302時，停止層304可以充當CMP/蝕刻停止層，並且因此可以包括不同於載體基底302的材料的任何合適的材料，例如氮化矽。類似地，當從正面蝕刻通道孔時，停止層305可以充當蝕刻停止層，並且因此可以包括相對於多晶矽(在停止層305上的N型摻雜半導體層306的材料)而言具有高蝕刻選擇性(例如，大於大約5)的任何合適的材料。在一個示例中，停止層305可以在稍後製程中從最終產品中去除，並且可以包括高k介電質，僅舉幾例，諸如氧化鋁、氧化鉿、氧化鋯或氧化鈦。在另一示例中，停止層305的至少部分可以保留在最終產品中，並且可以包括金屬矽化物，僅舉幾例，例如，矽化銅、矽化鈷、矽化鎳、矽化鈦、矽化鎢、矽化銀、矽化鋁、矽化金、矽化鉑。應理解，在一些示例中，可以在載體基底302和停止層304之間以及在停止層304和停止層305之間形成襯墊氧化物層(例如，氧化矽層)，以鬆弛不同層之間的應力並且避免剝離。

根據一些實施例，為了形成犧牲層303，使用一種或多種薄膜沉積製程在載體基底302上依次沉積氧化矽、氮化矽和氧化矽，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。根據一些實施例，為了形成停止層305，使用一種或多種薄膜沉積製程在犧牲層303上沉積高k介電質，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。在一些實施例中，為了形成N型摻雜半導體層306，使用一種或多種薄膜沉積製程(其包括但不限於CVD、PVD、ALD或其任何組合)在停止層305上沉積多晶矽，隨後使用離子佈植和/或熱擴散，利用N型摻雜劑(例如，P、As或Sb)摻雜所沉積的多晶矽。在一些實施例中，為了形成N型摻雜半導體層306，當在停止層305上沉積多晶矽時，執行對諸如P、As或Sb之類的N型摻雜劑的原位摻雜。在其中停止層305包括金屬矽化物的一些實施例中，將金屬層沉積在犧牲層303上，隨後沉積多晶矽以在金屬層上形成N型摻雜半導體層306。然後，可以通過熱處理(例如，退火、燒結或任何其它合適的製程)在多晶矽和金屬層上執行矽化製程，以將金屬層轉換為金屬矽化物層，作為停止層305。

如第3B圖所示，在N型摻雜半導體層306上形成包括多對的第一介電層(本文中被稱為「堆疊犧牲層」312)和第二介電層(本文中被稱為「堆疊介電層」310，本文一起被稱為「介電層對」)的介電堆疊層308。根據一些實施例，介電堆疊層308包括交錯的堆疊犧牲層312和堆疊介電層310。堆疊介電層310和堆疊犧牲層312可以被交替地沉積在載體基底302上方的N型摻雜半導體層306上以形成介電堆疊層308。在一些實施例中，每個堆疊介電層310包括氧化矽層，並且每個堆疊犧牲層312包括氮化矽層。介電堆疊層308可以通過一種或多種薄膜沉積製程來形成，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。如第3B圖所示，可以在介電堆疊層308的邊緣上形成階梯結構。階梯結構可以通過朝向載體基底302對介電堆疊層308的介電層對執行多個所謂的「修整-蝕刻」迴圈來形成。由於施加到介電堆疊層308的介電層對的重複的修整-蝕刻迴圈，介電堆疊層308可以具有一個或多個傾斜的邊緣以及比底部介電層對要短的頂部介電層對，如第3B圖所示。

如第5A圖所示，方法500進行到操作506，在操作506中，形成各自垂直地延伸穿過介電堆疊層和N型摻雜半導體層、在第一停止層處停止的多個通道結構。在一些實施例中，為了形成通道結構，蝕刻各自垂直地延伸穿過介電堆疊層和N型摻雜半導體層、在第一停止層處停止的通道孔，並且沿著每個通道孔的側壁依次沉積儲存膜和半導體通道。

如第3B圖所示，每個通道孔是垂直地延伸穿過介電堆疊層308和N型摻雜半導體層306、在停止層305處停止的開口。在一些實施例中，形成多個開口，使得每個開口成為用於在隨後的製程中生長單獨的通道結構314的位置。在一些實施例中，用於形成通道結構314的通道孔的製程包括濕蝕刻和/或乾蝕刻，例如深RIE(DRIE)。根據一些實施例，由於在停止層305的材料(例如，氧化鋁或金屬矽化物)與N型摻雜半導體層306的材料(即，多晶矽)之間的蝕刻選擇性，所以對通道孔的蝕刻繼續直到被停止層305(例如，高k介電層(例如，氧化鋁層)或金屬矽化物層)停止為止。在一些實施例中，可以控制蝕刻條件(例如，蝕刻速率和時間)，以確保每個通道孔已經到達停止層305並且被其停止，從而將通道孔和其中形成的通道結構314之間的開槽變化最小化。應理解，取決於特定的蝕刻選擇性，一個或多個通道孔可以在很小程度上延伸進入停止層305中，在本案公開內容中仍將此視為被停止層305停止。

如第3B圖所示，包括阻擋層317、儲存層316和穿隧層315的儲存膜以及半導體通道318是沿著通道孔的側壁和底表面按該順序依次形成的。在一些實施例中，首先使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，沿著通道孔的側壁和底表面按該順序沉積阻擋層317、儲存層316和穿隧層315，以形成儲存膜。然後，可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，在穿隧層315之上沉積諸如多晶矽(例如，未摻雜的多晶矽)之類的半導體材料，來形成半導體通道318。在一些實施例中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(「SONO」結構)，以形成儲存膜的阻擋層317、儲存層316和穿隧層315以及半導體通道318。

如第3B圖所示，在通道孔中並且在半導體通道318之上形成封蓋層以完全或部分地填充通道孔(例如，不具有或具有氣隙)。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來沉積介電材料(例如，氧化矽)，從而形成封蓋層。然後，可以在通道孔的頂部部分中形成通道插塞。在一些實施例中，通過CMP、濕蝕刻和/或乾蝕刻來去除並且平坦化儲存膜、半導體通道318和封蓋層的在介電堆疊層308的頂表面上的部分。然後，可以通過將半導體通道318和封蓋層的在通道孔的頂部部分中的部分進行濕蝕刻和/或乾蝕刻，在通道孔的頂部部分中形成凹部。然後，可以通過經由一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)將諸如多晶矽之類的半導體材料沉積到凹部中，來形成通道插塞。根據一些實施例，由此形成穿過介電堆疊層308和N型摻雜半導體層306、在停止層305處停止的通道結構314。

如第5A圖所示，方法500進行到操作508，在操作508中，例如使用所謂的「閘極替換」製程，利用儲存堆疊層替換介電堆疊層，使得通道結構垂直地延伸穿過儲存堆疊層和N型摻雜半導體層。在一些實施例中，為了利用儲存堆疊層替換介電堆疊層，蝕刻垂直地延伸穿過介電堆疊層、在N型摻雜半導體層處停止的開口，並且穿過開口、利用堆疊導電層替換堆疊犧牲層，以形成包括交錯的堆疊介電層和堆疊導電層的儲存堆疊層。

如第3C圖所示，縫隙320是垂直地延伸穿過介電堆疊層308並且在N型摻雜半導體層306處停止的開口。在一些實施例中，用於形成縫隙320的製程包括濕蝕刻和/或乾蝕刻，例如DRIE。然後，可以穿過縫隙320執行閘極替換，以利用(在第3E圖中所示的)儲存堆疊層330替換介電堆疊層308。

如第3D圖所示，首先通過穿過縫隙320去除(在第3C圖中所示的)堆疊犧牲層312來形成橫向凹部322。在一些實施例中，通過穿過縫隙320施加蝕刻劑來去除堆疊犧牲層312，從而產生在堆疊介電層310之間交錯的橫向凹部322。蝕刻劑可以包括對於堆疊介電層310選擇性地蝕刻堆疊犧牲層312的任何合適的蝕刻劑。

如第3E圖所示，將堆疊導電層328(包括閘電極和黏合層)穿過縫隙320沉積到(在第3D圖中所示的)橫向凹部322中。在一些實施例中，在堆疊導電層328之前，將閘極介電層332沉積到橫向凹部322中，使得堆疊導電層328被沉積在閘極介電層332上。可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適製程、或其任何組合)來沉積堆疊導電層328，例如金屬層。在一些實施例中，沿著縫隙320的側壁以及在其底部形成閘極介電層332，例如高k介電層。根據一些實施例，由此形成包括交錯的堆疊導電層328和堆疊介電層310的儲存堆疊層330，代替(在第3D圖中所示的)介電堆疊層308。

如第5A圖所示，方法500進行到操作510，在操作510中，形成垂直地延伸穿過儲存堆疊層的絕緣結構。在一些實施例中，為了形成絕緣結構，在形成儲存堆疊層之後，將一種或多種介電材料沉積到開口中以填充開口。如第3E圖所示，形成垂直地延伸穿過儲存堆疊層330、在N型摻雜半導體層306的頂表面上停止的絕緣結構336。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來將一種或多種介電材料(例如，氧化矽)沉積到縫隙320中以完全或部分地填充縫隙320(具有或不具有氣隙)，從而形成絕緣結構336。在一些實施例中，絕緣結構336包括閘極介電層332(例如，包括高k介電質)和介電封蓋層334(例如，包括氧化矽)。

如第3F圖所示，在形成絕緣結構336之後，形成包括通道局部觸點344和字元線局部觸點342的局部觸點以及週邊觸點338和340。可以通過使用一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)來在儲存堆疊層330 的頂部上沉積介電材料(例如，氧化矽或氮化矽)，從而在儲存堆疊層330上形成局部介電層。可以通過使用濕蝕刻和/或乾蝕刻(例如，RIE)來蝕刻穿過局部介電層(和任何其它ILD層)的觸點開口，隨後使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來用導電材料填充觸點開口，從而形成通道局部觸點344、字元線局部觸點342以及週邊觸點338和340。

如第3F圖所示，在通道局部觸點344、字元線局部觸點342以及週邊觸點338和340上方形成鍵合層346。鍵合層346包括電連接到通道局部觸點344、字元線局部觸點342以及週邊觸點338和340的鍵合觸點。為了形成鍵合層346，使用一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)來沉積ILD層，並且使用濕蝕刻和/或乾蝕刻(例如，RIE)，隨後使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，穿過ILD層來形成鍵合觸點。

如第5A圖所示，方法500進行到操作512，在操作512中，將第一基底和第二基底以面對面的方式鍵合，使得儲存堆疊層在週邊電路上方。鍵合可以包括混合鍵合。如第3G圖所示，載體基底302和形成於其上的部件(例如，儲存堆疊層330和穿過其形成的通道結構314)上下翻轉。根據一些實施例，將面朝下的鍵合層346與面朝上的鍵合層348鍵合，即以面對面的方式鍵合，從而在載體基底302和矽基底350之間形成鍵合介面354。在一些實施例中，在鍵合之前，對鍵合表面應用處理製程，例如電漿處理、濕處理和/或熱處理。在鍵合之後，將鍵合層346中的鍵合觸點與鍵合層348中的鍵合觸點彼此對齊並且接觸，使得儲存堆疊層330和穿過其形成的通道結構314可以電連接到週邊電路352並且在週邊電路352上方。

如第5A圖所示，方法500進行到操作514，在操作514中，依次去除第二基底、犧牲層和第一停止層，以暴露多個通道結構中的每一個的端部。可以從第二基底的背面執行去除。在一些實施例中，為了依次去除第二基底、犧牲層和第一停止層，去除第二基底，在犧牲層的第二停止層處停止，並且去除犧牲層的剩餘部分，在第一停止層處停止。

如第3H圖所示，從背面完全去除載體基底302(以及在第3G圖中所示的在載體基底302和停止層304之間的襯墊氧化物層)，直到被停止層304(例如，氮化矽層)停止為止。可以使用CMP、研磨、乾蝕刻和/或濕蝕刻來完全地去除載體基底302。在一些實施例中，將載體基底302剝離。在其中載體基底302包括矽並且停止層304包括氮化矽的一些實施例中，使用矽CMP去除載體基底302，當到達具有不同於矽的材料的停止層304(即，充當背面CMP停止層)時，其可以自動地停止。在一些實施例中，使用通過氫氧化四甲基銨(TMAH)的濕蝕刻來去除載體基底302(矽基底)，當到達具有不同於矽的材料的停止層304(即，充當背面蝕刻停止層)時，其自動地停止。停止層304可以確保完全去除載體基底302，而無需顧慮在減薄之後的厚度均勻性。

如第3I圖所示，然後也可以使用濕蝕刻，利用諸如磷酸和氫氟酸之類的適當蝕刻劑來完全地去除犧牲層303的剩餘部分(例如，在第3H圖中所示的停止層304以及在停止層304與停止層305之間的另一襯墊氧化物層)，直到被具有不同材料(例如，高k介電質)的停止層305停止為止。如上所述，由於每個通道結構314沒有延伸超過停止層305進入犧牲層303或載體基底302中，因此對載體基底302和犧牲層303的去除不影響通道結構314。如第3J圖所示，在其中停止層305包括高k介電質(與包括金屬矽化物的導電層相反)的一些實施例中，使用濕蝕刻和/或乾蝕刻來完全地去除(在第3I圖中所示的)停止層305，以暴露通道結構314的上端。

如第5A圖所示，方法500進行到操作516，在操作516中，形成與多個通道結構的端部接觸的導電層。在一些實施例中，導電層包括與多個通道結構的端部和N型摻雜半導體層接觸的金屬矽化物層、以及與金屬矽化物層接觸的金屬層。在一些實施例中，為了形成導電層，去除儲存膜的鄰接N型摻雜半導體層的部分以形成圍繞半導體通道的部分的凹部，並且將半導體通道的該部分摻雜。在一些實施例中，為了形成導電層，將金屬矽化物層形成為在凹部中與半導體通道的摻雜部分接觸、並且在凹部的外部與N型摻雜半導體層接觸。

如第3J圖所示，去除(在第3I圖中所示的)儲存層316、阻擋層317和穿隧層315的鄰接N型摻雜半導體層306的部分，以形成圍繞半導體通道318的延伸進入N型摻雜半導體層306中的頂部部分的凹部357。在一些實施例中，依次執行兩個濕蝕刻製程。例如，使用濕蝕刻，利用諸如磷酸之類的適當的蝕刻劑，選擇性地去除包括氮化矽的儲存層316，而不蝕刻包括多晶矽的N型摻雜半導體層306。可以通過控制蝕刻時間和/或蝕刻速率來控制對儲存層316的蝕刻，使得蝕刻不會繼續而影響儲存層316被儲存堆疊層330圍繞的其餘部分。然後，可以使用濕蝕刻，利用諸如氫氟酸之類的適當的蝕刻劑，選擇性地去除包括氧化矽的阻擋層317和穿隧層315，而不蝕刻包括多晶矽的N型摻雜半導體層306和半導體通道318。可以通過控制蝕刻時間和/或蝕刻速率來控制對阻擋層317和穿隧層315的蝕刻，使得蝕刻不會繼續而影響阻擋層317和穿隧層315被儲存堆疊層330圍繞的其餘部分。在一些實施例中，使用經圖案化的停止層305作為蝕刻遮罩，執行單個乾蝕刻製程。例如，當執行乾蝕刻時，可以不去除停止層305，而是替代地可以對其進行圖案化，以僅暴露在通道結構314的上端處的儲存層316、阻擋層317和穿隧層315，同時仍然作為蝕刻遮罩覆蓋其它區域。然後可以執行乾蝕刻以蝕刻儲存層316、阻擋層317和穿隧層315的鄰接N型摻雜半導體層306的部分。可以通過控制蝕刻時間和/或蝕刻速率來控制乾蝕刻，使得蝕刻不會繼續而影響儲存層316、阻擋層317和穿隧層315被儲存堆疊層330圍繞的其餘部分。一旦完成乾蝕刻，就可以去除經圖案化的停止層305。

然而，與經由具有高縱橫比(例如，大於50)的穿過介電堆疊層308/儲存堆疊層330的開口(例如，第3D圖中的縫隙320)、使用正面濕蝕刻的已知解決方案相比，從背面去除儲存層316、阻擋層317和穿隧層315的鄰接N型摻雜半導體層306的部分具有小得多的挑戰性並且具有更高的生產成品率。通過避免由縫隙320的高縱橫比所引入的問題，可以降低製造複雜性和成本，並且可以增加成品率。此外，垂直可微縮性(例如，介電堆疊層308/儲存堆疊層330的增加的層級)也可以得到改進。

如第3J圖所示，根據一些實施例，可以去除每個通道結構314的儲存膜(包括阻擋層317、儲存層316和穿隧層315)的鄰接N型摻雜半導體層306的頂部部分以形成凹部357，其暴露半導體通道318的頂部部分。在一些實施例中，對半導體通道318被凹部357暴露的頂部部分進行摻雜以增加其導電性。例如，可以執行傾斜離子佈植製程，以利用任何合適的摻雜劑將半導體通道318(例如，包括多晶矽)被凹部357暴露的頂部部分摻雜到期望的摻雜濃度。

如第3K圖所示，在(第3J圖中所示的)凹部357中形成圍繞並且接觸半導體通道318的摻雜頂部部分的導電層359，以及在凹部357的外部在N型摻雜半導體層306上形成導電層359。在一些實施例中，為了形成導電層359，將金屬矽化物層360形成為在凹部357中與半導體通道318的摻雜頂部部分接觸、並且在凹部357的外部與N型摻雜半導體層306接觸，並且在金屬矽化物層360上形成金屬層362。在一個示例中，可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，在凹部357的側壁和底表面上以及在N型摻雜半導體層306上沉積金屬膜(例如，Co、Ni或Ti)。金屬膜可以是與N型摻雜半導體層306的多晶矽和半導體通道318的摻雜頂部部分接觸的。然後，可以通過熱處理(例如，退火、燒結或任何其它合適的製程)在金屬膜和多晶矽上執行矽化製程，以沿著凹部357的側壁和底表面以及在N型摻雜半導體層306上形成金屬矽化物層360。然後，可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，在金屬矽化物層360上沉積另一金屬膜(例如，W、Al、Ti、TiN、Co和/或Ni)，以填充凹部357的剩餘空間，從而在金屬矽化物層360上形成金屬層362。在另一示例中，代替分別沉積兩個金屬膜，可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，將單個金屬膜(例如，Co、Ni或Ti)沉積到凹部357中以填充凹部357並且沉積在N型摻雜半導體層306上。然後，可以通過熱處理(例如，退火、燒結或任何其它合適的製程)在金屬膜和多晶矽上執行矽化製程，使得金屬膜的部分形成沿著凹部357的側壁和底表面以及在N型摻雜半導體層306上的金屬矽化物層360，而金屬膜的剩餘部分成為在金屬矽化物層360上的金屬層362。可以執行CMP製程以去除任何多餘的金屬層362。如第3K圖所示，根據一些實施例，由此形成包括金屬矽化物層360和金屬層362的導電層359(作為第1A圖中的3D記憶體元件100中的導電層122的一個示例)。在一些實施例中，對導電層359進行圖案化和蝕刻以便不覆蓋週邊區域。

在一些實施例中，為了形成導電層，將摻雜多晶矽沉積到凹部中以與半導體通道的摻雜部分接觸，並且形成與摻雜多晶矽和N型摻雜半導體層接觸的金屬矽化物層。如第3O圖所示，在(第3J圖中所示的)凹部357中形成通道插塞365，其圍繞並且接觸半導體通道318的摻雜頂部部分。結果，根據一些實施例，由此用通道插塞365替換通道結構314的鄰接N型摻雜半導體層306被去除的頂部部分(在第3H圖中所示)。在一些實施例中，為了形成通道插塞365，使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來將多晶矽沉積到凹部357中以填充凹部357，隨後使用CMP製程來去除在N型摻雜半導體層306的頂表面上方的任何多餘多晶矽。在一些實施例中，在將多晶矽沉積到凹部357中時，執行對諸如P、As或Sb之類的N型摻雜劑的原位摻雜，以摻雜通道插塞365。由於通道插塞365和半導體通道318的摻雜頂部部分可以包括相同的材料(例如，摻雜多晶矽)，所以可以將通道插塞365視為通道結構314的半導體通道318的部分。

如第3O圖所示，在N型摻雜半導體層306和通道插塞365上形成包括金屬矽化物層360和金屬層362的導電層359。在一些實施例中，首先在N型摻雜半導體層306和通道插塞365上沉積金屬膜，隨後進行矽化製程以形成與通道插塞365和N型摻雜半導體層306接觸的金屬矽化物層360。然後，可以在金屬矽化物層360上沉積另一金屬膜以形成金屬層362。在一些實施例中，在N型摻雜半導體層306和通道插塞365上沉積金屬膜，隨後進行矽化製程，使得金屬膜的與N型摻雜半導體層306和通道插塞365接觸的部分形成金屬矽化物層360，並且金屬膜的剩餘部分成為金屬層362。如第3O圖所示，根據一些實施例，由此形成包括金屬矽化物層360和金屬層362的導電層359(作為第1B圖中的3D記憶體元件150中的導電層122的一個示例)。在一些實施例中，對導電層359進行圖案化和蝕刻以便不覆蓋週邊區域。

如第5A圖所示，方法500進行到操作518，在操作518中，形成在儲存堆疊層上方並且與N型摻雜半導體層接觸的源極觸點。如第3L圖所示，在N型摻雜半導體層306上形成一個或多個ILD層356。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適合的製程、或其任何組合)來在N型摻雜半導體層306的頂表面上沉積介電材料，從而形成ILD層356。可以形成穿過ILD層356和導電層359進入N型摻雜半導體層306中的源極觸點開口358。在一些實施例中，使用濕蝕刻和/或乾蝕刻(例如，RIE)來形成源極觸點開口358。在一些實施例中，源極觸點開口358進一步延伸進入N型摻雜半導體層306的頂部部分中。穿過ILD層356的蝕刻製程可以繼續蝕刻N型摻雜半導體層306的部分。在一些實施例中，在蝕刻穿過ILD層356和導電層359之後，使用單獨的蝕刻製程來蝕刻N型摻雜半導體層306的部分。

如第3M圖所示，在N型摻雜半導體層306的背面處的源極觸點開口358(在第3L圖中所示)中形成源極觸點364。根據一些實施例，源極觸點364在儲存堆疊層330上方並且與N型摻雜半導體層306接觸。在一些實施例中，使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，將一種或多種導電材料沉積到源極觸點開口358中，以利用黏合層(例如，TiN)和導體層(例如，W)填充源極觸點開口358。然後可以執行諸如CMP之類的平坦化製程以去除多餘的導電材料，使得源極觸點364的頂表面是與ILD層356的頂表面齊平的。

如第5A圖所示，方法500進行到操作520，在操作520中，形成在源極觸點上方並且與源極觸點接觸的互連層。在一些實施例中，形成穿過N型摻雜半導體層並且與互連層接觸的觸點，使得N型摻雜半導體層通過源極觸點和互連層電連接到該觸點。

如第3N圖所示，形成在源極觸點364上方並且與其接觸的重佈線層370。在一些實施例中，通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，在ILD層356的頂表面和源極觸點364上沉積導電材料(例如，Al)，從而形成重佈線層370。可以在重佈線層370上形成鈍化層372。在一些實施例中，通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)沉積介電材料(例如，氮化矽)，從而形成鈍化層372。根據一些實施例，由此形成包括ILD層356、重佈線層370和鈍化層372的互連層376。

如第3L圖所示，形成各自延伸穿過ILD層356和N型摻雜半導體層306的觸點開口363和361。在一些實施例中，使用濕蝕刻和/或乾蝕刻(例如，RIE)，穿過ILD層356和N型摻雜半導體層306來形成觸點開口363和361。在一些實施例中，使用光刻來將觸點開口363和361進行圖案化以分別與週邊觸點338和340對準。對觸點開口363和361的蝕刻可以在週邊觸點338和340的上端處停止以暴露週邊觸點338和340。如第3L圖所示，使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，沿著觸點開口363和361的側壁形成間隙壁362，以將N型摻雜半導體層306電隔離。在一些實施例中，在形成間隙壁362之後執行對源極觸點開口358的蝕刻，使得不沿著源極觸點開口358的側壁形成間隙壁362，以增加在源極觸點364和N型摻雜半導體層306之間的接觸面積。

如第3M圖所示，分別在N型摻雜半導體層306的背面處的觸點開口363和361(在第3L圖中所示)中形成觸點366和368。根據一些實施例，觸點366和368垂直地延伸穿過ILD層356和N型摻雜半導體層306。可以使用相同的沉積製程來形成觸點366和368以及源極觸點364以減少沉積製程的數量。在一些實施例中，使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來將一種或多種導電材料沉積到觸點開口363和361中，以利用黏合層(例如，TiN)和導體層(例如，W)填充觸點開口363和361。然後可以執行平坦化製程(例如，CMP)，以去除多餘的導電材料，使得觸點366和368的頂表面(以及源極觸點364的頂表面)是與ILD層356的頂表面齊平的。在一些實施例中，由於觸點開口363和361是分別與週邊觸點338和340對準的，因此觸點366和368也分別在週邊觸點338和340上方並且與其接觸。

如第3N圖所示，還形成在觸點366上方並且與其接觸的重佈線層370。結果，N型摻雜半導體層306可以通過源極觸點364、互連層376的重佈線層370和觸點366電連接到週邊觸點338。在一些實施例中，N型摻雜半導體層306通過源極觸點364、互連層376、觸點366、週邊觸點338以及鍵合層346和348電連接到週邊電路352。

如第3N圖所示，形成在觸點368上方並且與其接觸的觸點焊墊374。在一些實施例中，通過濕蝕刻和/或乾蝕刻來去除鈍化層372的覆蓋觸點368的部分，以暴露下面的重佈線層370的部分，從而形成觸點焊墊374。結果，用於焊墊輸出的觸點焊墊374可以通過觸點368、週邊觸點340以及鍵合層346和348電連接到週邊電路352。

應理解，方法500中的第一停止層可以是第一導電層(例如，金屬矽化物層)，其部分保留在最終產品中的導電層中，如下文關於方法501描述的。為了便於描述，可能沒有重複在方法500和501之間的類似操作的細節。參考第5B圖，方法501從操作502開始，在操作502中，在第一基底上形成週邊電路。第一基底可以是矽基底。

如第5B圖所示，方法501進行到操作505，在操作505中，依次形成在第二基底上的犧牲層、在犧牲層上的第一導電層、在第一導電層上的N型摻雜半導體層、以及在N型摻雜半導體層上的介電堆疊層。在一些實施例中，第一導電層包括金屬矽化物。如第3A圖所示，停止層305可以是包括金屬矽化物的導電層，即金屬矽化物層。應理解，以上與形成載體基底302、犧牲層303和N型摻雜半導體層306相關的描述可以類似地應用於方法501，並且因此，為了便於描述不再重複。

如第5B圖所示，方法501進行到操作507，在操作507中，形成各自垂直地延伸穿過介電堆疊層和N型摻雜半導體層、在第一導電層處停止的多個通道結構。在一些實施例中，為了形成通道結構，形成各自垂直地延伸穿過介電堆疊層和摻雜元件層、在第一導電層處停止的多個通道孔，並且隨後沿著每個通道孔的側壁沉積儲存膜和半導體通道。

如第5B圖所示，方法501進行到操作508，在操作508中，利用儲存堆疊層替換介電堆疊層，使得每個通道結構垂直地延伸穿過儲存堆疊層和N型摻雜半導體層。在一些實施例中，為了利用儲存堆疊層替換介電堆疊層，蝕刻垂直地延伸穿過介電堆疊層、在N型摻雜半導體層處停止的開口，並且穿過開口，利用堆疊導電層替換堆疊犧牲層以形成包括交錯的堆疊介電層和堆疊導電層的儲存堆疊層。

如第5B圖所示，方法501進行到操作510，在操作510中，形成垂直地延伸穿過儲存堆疊層的絕緣結構。在一些實施例中，為了形成絕緣結構，在形成儲存堆疊層之後，將一種或多種介電材料沉積到開口中以填充開口。如第5B圖所示，方法501進行到操作512，在操作512中，將第一基底和第二基底晶圓以面對面的方式鍵合，使得儲存堆疊層在週邊電路上方。鍵合可以包括混合鍵合。

如第5B圖所示，方法501進行到操作515，在操作515中，依次去除第二基底、犧牲層、以及第一導電層的部分，以暴露多個通道結構中的每一個的端部。可以從第二基底的背面執行去除。在一些實施例中，為了依次去除第二基底、犧牲層、以及第一導電層的部分，去除第二基底，在停止層處停止，去除犧牲層的剩餘部分，在第一導電層處停止，並且去除第一導電層的部分以暴露多個通道結構中的每一個的端部。

應理解，以上與去除載體基底302和犧牲層303相關的描述可以類似地應用於方法501，並且因此為了便於描述不再重複。如第3P圖所示，在去除(第3G圖中所示的)犧牲層303之後，去除導電層305(例如，金屬矽化物層)的部分以暴露通道結構314的上端。可以將導電層305進行圖案化，使得可以使用例如光刻、濕蝕刻和/或乾蝕刻來去除在每個通道結構314正上方的部分以暴露每個通道結構314。根據一些實施例，導電層305的剩餘部分保留在N型摻雜半導體層306上。

如第5B圖所示，方法501進行到操作517，在操作517中，形成與多個通道結構的端部和第一導電層接觸的第二導電層。第二導電層可以包括金屬。在一些實施例中，為了形成第二導電層，蝕刻儲存膜的鄰接N型摻雜半導體層的部分以形成圍繞半導體通道的部分的凹部，對半導體通道的該部分進行摻雜，並且將金屬沉積到凹部中以與半導體通道的摻雜部分接觸，並且沉積到凹部的外部以與第一導電層接觸。

應理解，以上與去除儲存層316、阻擋層317和穿隧層315的鄰接N型摻雜半導體層306的部分以形成凹部357相關的描述可以類似地應用於方法501，並且因此為了便於描述，不再重複。如第3P圖所示，在(第3J圖中所示的)凹部357中形成金屬層362，其圍繞並且接觸半導體通道318的摻雜頂部部分，以及在凹部357的外部在導電層305(例如，金屬矽化物層)上形成金屬層362。金屬層362可以圍繞並且接觸通道結構314的在凹部357中的端部(例如，半導體通道318的摻雜部分)。金屬層362也可以在凹部357的外部的導電層305上方並且與其接觸。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，來沉積金屬膜(例如，W、Al、Ti、TiN、Co和/或Ni)以填充凹部357，並且在凹部357的外部沉積在導電層305上，從而形成金屬層362。可以執行CMP製程以去除任何多餘的金屬層362。根據一些實施例，由此形成包括金屬層362和導電層305的導電層359(作為第1C圖中的3D記憶體元件160中的導電層122的一個示例)。在一些實施例中，將導電層359進行圖案化和蝕刻以便不覆蓋週邊區域。與方法500相比，可以通過在最終產品中保留導電層的第一停止層(例如，金屬矽化物層)部分來減少方法501中的製程的數量。

如第5B圖所示，方法501進行到操作518，在操作518中，形成在儲存堆疊層上方並且與N型摻雜半導體層接觸的源極觸點。如第5B圖所示，方法501進行到操作520，在操作520中，形成在源極觸點上方並且與源極觸點接觸的互連層。在一些實施例中，形成穿過N型摻雜半導體層並且與互連層接觸的觸點，使得N型摻雜半導體層通過源極觸點和互連層電連接到該觸點。

第4A-4Q圖示出了根據本案公開內容的一些實施例的用於形成另一示例性3D記憶體元件的製造過程。第6A圖示出了根據本案公開內容的一些實施例的用於形成另一示例性3D記憶體元件的方法600的流程圖。第6B圖示出了根據本案公開內容的一些實施例的用於形成另一示例性3D記憶體元件的另一方法601的流程圖。在第4A-4Q圖、第6A圖和第6B圖中所描繪的3D記憶體元件的示例包括在第2A-2C圖中所描繪的3D記憶體元件200、250和260。將一起描述第4A-4Q圖、第6A圖和第6B圖。應理解，在方法600和601中所示的操作不是詳盡的，並且也可以在所示的操作中的任何操作之前、之後或之間執行其它操作。此外，這些操作中的一些操作可以同時執行，或者以與第6A圖和第6B圖中所示的順序不同的循序執行。

參考第6A圖，方法600從操作602開始，在操作602中，在第一基底上形成週邊電路。第一基底可以是矽基底。如第4G圖所示，使用多個製程在矽基底450上形成多個電晶體，這些製程包括但不限於光刻、蝕刻、薄膜沉積、熱生長、佈植、CMP和任何其它合適的製程。在一些實施例中，通過離子佈植和/或熱擴散來在矽基底450中形成摻雜區(未示出)，其例如用作電晶體的源極區和/或汲極區。在一些實施例中，還通過濕蝕刻和/或乾蝕刻以及薄膜沉積來在矽基底450中形成隔離區(例如，STI)。電晶體可以形成在矽基底450上的週邊電路452。

如第4G圖所示，在週邊電路452上方形成鍵合層448。鍵合層448包括電連接到週邊電路452的鍵合觸點。為了形成鍵合層448，使用一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)來沉積ILD層；使用濕蝕刻和/或乾蝕刻(例如，RIE)，隨後使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來形成穿過ILD層的鍵合觸點。

可以在第二基底上方形成各自垂直地延伸穿過儲存堆疊層以及具有N型摻雜阱的P型摻雜半導體層的通道結構。如第6A圖所示，方法600進行到操作604，在操作604中，依次形成在基底上的犧牲層、在犧牲層上的第一停止層、在第一停止層上的具有N型摻雜阱的P型摻雜半導體層以及在P型摻雜半導體層上的介電堆疊層。可以在第二基底的正面上形成犧牲層，在該第二基底上可以形成半導體元件。第二基底可以是矽基底。應理解，由於將從最終產品中去除第二基底，因此第二基底可以是虛設晶圓的部分，例如，載體基底，其由任何合適的材料(僅舉幾例，諸如玻璃、藍寶石、塑膠、矽)製成，以減少第二基底的成本。在一些實施例中，該基底是載體基底，P型摻雜半導體層包括多晶矽，並且介電堆疊層包括交錯的堆疊介電層和堆疊犧牲層。在一些實施例中，堆疊介電層和堆疊犧牲層被交替地沉積在P型摻雜半導體層上以形成介電堆疊層。在一些實施例中，犧牲層包括兩個襯墊氧化物層(也被稱為緩衝層)和被夾在兩個襯墊氧化物層之間的第二停止層。在一些實施例中，第一停止層包括高k介電質，第二停止層包括氮化矽，並且兩個襯墊氧化物層中的每一個包括氧化矽。在一些實施例中，在形成介電堆疊層之前，利用N型摻雜劑來摻雜P型摻雜半導體層的部分以形成N型摻雜阱。

如第4A圖所示，在載體基底402上形成犧牲層403，在犧牲層403上形成停止層405，並且在停止層405上形成P型摻雜半導體層406。P型摻雜半導體層406可以包括摻雜有P型摻雜劑(例如，B、Ga或Al)的多晶矽。犧牲層403可以包括任何合適的犧牲材料，其可以隨後被選擇性地去除並且不同於P型摻雜半導體層406的材料。在一些實施例中，犧牲層403是具有被夾在兩個襯墊氧化物層之間的停止層404的複合介電層。如以下詳細描述的，當從背面去除載體基底402時，停止層404可以充當CMP/蝕刻停止層，並且因此可以包括不同於載體基底402的材料的任何合適的材料，例如氮化矽。類似地，當從正面蝕刻通道孔時，停止層405可以充當蝕刻停止層，並且因此可以包括相對於多晶矽(在停止層405上的P型摻雜半導體層406的材料)而言具有高蝕刻選擇性(例如，大於大約5)的任何合適的材料。在一個示例中，停止層405可以在稍後製程中從最終產品中去除，並且可以包括高k介電質，僅舉幾例，例如氧化鋁、氧化鉿、氧化鋯或氧化鈦。在另一示例中，停止層405的至少部分可以保留在最終產品中，並且可以包括金屬矽化物，僅舉幾例，例如矽化銅、矽化鈷、矽化鎳、矽化鈦、矽化鎢、矽化銀、矽化鋁、矽化金、矽化鉑。應理解，在一些示例中，可以在載體基底402和停止層404之間以及在停止層404和停止層405之間形成襯墊氧化物層(例如，氧化矽層)，以鬆弛不同層之間的應力並且避免剝離。

根據一些實施例，為了形成犧牲層403，使用一種或多種薄膜沉積製程來在載體基底402上依次沉積氧化矽、氮化矽和氧化矽，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。根據一些實施例，為了形成停止層405，使用一種或多種薄膜沉積製程來在犧牲層403上沉積高k介電質，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。在一些實施例中，為了形成P型摻雜半導體層406，使用一種或多種薄膜沉積製程(其包括但不限於CVD、PVD、ALD或其任何組合)來在停止層405上沉積多晶矽，隨後使用離子佈植和/或熱擴散來利用P型摻雜劑(例如，B、Ga或Al)摻雜所沉積的多晶矽。在一些實施例中，為了形成P型摻雜半導體層406，當在停止層405上沉積多晶矽時，執行對諸如B、Ga或Al之類的P型摻雜劑的原位摻雜。在其中停止層405包括金屬矽化物的一些實施例中，將金屬層沉積在犧牲層403上，隨後沉積多晶矽以在金屬層上形成P型摻雜半導體層406。然後，通過熱處理(例如，退火、燒結或任何其它合適的製程)在多晶矽和金屬層上執行矽化製程，以將金屬層轉換為金屬矽化物層，作為停止層405。

如第4A圖所示，P型摻雜半導體層406的部分摻雜有N型摻雜劑(例如，P、As或Sb)，以在P型摻雜半導體層406中形成N型摻雜阱407。在一些實施例中，使用離子佈植和/或熱擴散來形成N型摻雜阱407。可以控制離子佈植和/或熱擴散製程以控制N型摻雜阱407的厚度(穿過P型摻雜半導體層406的整個厚度或者穿過其部分)。

如第4B圖所示，在P型摻雜半導體層406上形成包括多對的第一介電層(本文中被稱為「堆疊犧牲層」412)和第二介電層(本文中被稱為「堆疊介電層」410，本文中一起被稱為「介電層對」)的介電堆疊層408。根據一些實施例，介電堆疊層408包括交錯的堆疊犧牲層412和堆疊介電層410。堆疊介電層410和堆疊犧牲層412可以被交替地沉積在載體基底402上方的P型摻雜半導體層406上以形成介電堆疊層408。在一些實施例中，每個堆疊介電層410包括氧化矽層，並且每個堆疊犧牲層412包括氮化矽層。介電堆疊層408可以是通過一種或多種薄膜沉積製程來形成的，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。如第4B圖所示，可以在介電堆疊層408的邊緣上形成階梯結構。階梯結構可以通過朝向載體基底402對介電堆疊層408的介電層對執行多個所謂的「修整-蝕刻」迴圈來形成。由於被施加到介電堆疊層408的介電層對的重複的修整-蝕刻迴圈，介電堆疊層408可以具有一個或多個傾斜的邊緣以及比底部介電層對要短的頂部介電層對，如第4B圖所示。

如第6A圖所示，方法600進行到操作606，在操作606中，形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一停止層處停止的通道結構。在一些實施例中，為了形成通道結構，蝕刻各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一停止層處停止的通道孔，並且沿著每個通道孔的側壁依次沉積儲存膜和半導體通道。

如第4B圖所示，每個通道孔是垂直地延伸穿過介電堆疊層408和P型摻雜半導體層406、在停止層405處停止的開口。在一些實施例中，形成多個開口，使得每個開口成為用於在稍後的製程中生長單獨的通道結構414的位置。在一些實施例中，用於形成通道結構414的通道孔的製程包括濕蝕刻和/或乾蝕刻，例如DRIE。根據一些實施例，由於在停止層405的材料(例如，氧化鋁或金屬矽化物)與P型摻雜半導體層406的材料(即，多晶矽)之間的蝕刻選擇性，所以對通道孔的蝕刻繼續直到被停止層405(例如，高k介電層(例如，氧化鋁層)或金屬矽化物層)停止為止。在一些實施例中，可以控制蝕刻條件(例如，蝕刻速率和時間)，以確保每個通道孔已經到達停止層405並且被其停止，從而將通道孔和在其中形成的通道結構414之間的開槽變化最小化。應理解，取決於特定的蝕刻選擇性，一個或多個通道孔可以在很小程度上延伸進入停止層405中，在本案公開內容中仍然將此視為被停止層405停止。

如第4B圖所示，包括阻擋層417、儲存層416和穿隧層415的儲存膜以及半導體通道418是沿著通道孔的側壁和底表面按該順序依次形成的。在一些實施例中，首先使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，沿著通道孔的側壁和底表面按該順序沉積阻擋層417、儲存層416和穿隧層415，以形成儲存膜。然後，可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來在穿隧層415之上沉積半導體材料(例如，多晶矽(例如，未摻雜的多晶矽))，從而形成半導體通道418。在一些實施例中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(「SONO」結構)，以形成儲存膜的阻擋層417、儲存層416和穿隧層415以及半導體通道418。

如第4B圖所示，在通道孔中並且在半導體通道418之上形成封蓋層以完全或部分地填充通道孔(例如，不具有或具有氣隙)。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來沉積介電材料(例如，氧化矽)，從而形成封蓋層。然後，在通道孔的頂部部分中形成通道插塞。在一些實施例中，通過CMP、濕蝕刻和/或乾蝕刻來將儲存膜、半導體通道418和封蓋層的在介電堆疊層408的頂表面上的部分去除並且平坦化。然後，可以通過對半導體通道418和封蓋層的在通道孔的頂部部分中的部分進行濕蝕刻和/或乾蝕刻，從而在通道孔的頂部部分中形成凹部。然後，可以通過經由一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)來將諸如多晶矽之類的半導體材料沉積到凹部中，從而形成通道插塞。根據一些實施例，由此形成穿過介電堆疊層408和P型摻雜半導體層406、在停止層405處停止的通道結構414。

如第6A圖所示，方法600進行到操作608，在操作608中，例如使用所謂的「閘極替換」製程來利用儲存堆疊層替換介電堆疊層，使得通道結構垂直地延伸穿過儲存堆疊層和P型摻雜半導體層。在一些實施例中，為了利用儲存堆疊層替換介電堆疊層，蝕刻垂直地延伸穿過介電堆疊層、在P型摻雜半導體層處停止的開口，並且穿過開口，利用堆疊導電層替換堆疊犧牲層以形成包括交錯的堆疊介電層和堆疊導電層的儲存堆疊層。

如第4C圖所示，縫隙420是垂直地延伸穿過介電堆疊層408並且在P型摻雜半導體層406處停止的開口。在一些實施例中，用於形成縫隙420的製程包括濕蝕刻和/或乾蝕刻，例如DRIE。雖然如第4C圖所示，縫隙420是與N型摻雜阱407橫向地對準的，但是應理解，在其它示例中，縫隙420可以不是與N型摻雜阱407橫向地對準的。然後，可以穿過縫隙420執行閘極替換，以利用(在第4E圖中所示的)儲存堆疊層430替換介電堆疊層408。

如第4D圖所示，首先通過穿過縫隙420去除(在第4C圖中所示的)堆疊犧牲層412來形成橫向凹部422。在一些實施例中，通過穿過縫隙420施加蝕刻劑來去除堆疊犧牲層412，從而產生在堆疊介電層410之間交錯的橫向凹部422。蝕刻劑可以包括對於堆疊介電層410選擇性地蝕刻堆疊犧牲層412的任何合適的蝕刻劑。

如第4E圖所示，穿過縫隙420將堆疊導電層428(包括閘電極和黏合層)沉積到(在第4D圖中所示的)橫向凹部422中。在一些實施例中，在堆疊導電層428之前，將閘極介電層432沉積到橫向凹部422中，使得堆疊導電層428被沉積在閘極介電層432上。可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適製程、或其任何組合)，來沉積堆疊導電層428(例如，金屬層)。在一些實施例中，還沿著縫隙420的側壁以及在底部形成閘極介電層432，例如高k介電層。根據一些實施例，由此形成包括交錯的堆疊導電層428和堆疊介電層410的儲存堆疊層430，其替換(在第4D圖中所示的)介電堆疊層408。

如第6A圖所示，方法600進行到操作610，在操作610中，形成垂直地延伸穿過儲存堆疊層的絕緣結構。在一些實施例中，為了形成絕緣結構，在形成儲存堆疊層之後，將一種或多種介電材料沉積到開口中以填充開口。如第4E圖所示，形成垂直地延伸穿過儲存堆疊層430、在P型摻雜半導體層406的頂表面上停止的絕緣結構436。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來將一種或多種介電材料(例如，氧化矽)沉積到縫隙420中，以完全或部分地填充縫隙420(具有或不具有氣隙)，從而形成絕緣結構436。在一些實施例中，絕緣結構436包括閘極介電層432(例如，包括高k介電質)和介電封蓋層434(例如，包括氧化矽)。

如第4F圖所示，在形成絕緣結構436之後，形成包括通道局部觸點444和字元線局部觸點442的局部觸點以及週邊觸點438、439和440。可以通過使用一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)來在儲存堆疊層430的頂部上沉積介電材料(例如，氧化矽或氮化矽)，從而在儲存堆疊層430上形成局部介電層。可以通過使用濕蝕刻和/或乾蝕刻(例如，RIE)來蝕刻穿過局部介電層(和任何其它ILD層)的觸點開口，隨後使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來利用導電材料填充觸點開口，從而形成通道局部觸點444、字元線局部觸點442以及週邊觸點438、439和440。

如第4F圖所示，在通道局部觸點444、字元線局部觸點442以及週邊觸點438、439和440上方形成鍵合層446。鍵合層446包括電連接到通道局部觸點444、字元線局部觸點442以及週邊觸點438、439和440的鍵合觸點。為了形成鍵合層446，使用一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)來沉積ILD層，並且使用濕蝕刻和/或乾蝕刻(例如，RIE)，隨後使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，穿過ILD層來形成鍵合觸點。

如第6A圖所示，方法600進行到操作612，在操作612中，將第一基底和第二基底以面對面的方式鍵合，使得儲存堆疊層在週邊電路上方。鍵合可以包括混合鍵合。如第4G圖所示，載體基底402和形成於其上的部件(例如，儲存堆疊層430和穿過其形成的通道結構414)上下翻轉。根據一些實施例，將面朝下的鍵合層446與面朝上的鍵合層448鍵合，即以面對面的方式鍵合，從而在載體基底402和矽基底450之間形成鍵合介面454。在一些實施例中，在鍵合之前，對鍵合表面應用處理製程，例如等離子體處理、濕處理和/或熱處理。在鍵合之後，將鍵合層446中的鍵合觸點與鍵合層448中的鍵合觸點彼此對準並且接觸，使得儲存堆疊層430和穿過其形成的通道結構414可以電連接到週邊電路452並且在週邊電路452上方。

如第6A圖所示，方法600進行到操作614，在操作614中，依次去除第二基底、犧牲層和第一停止層，以暴露多個通道結構中的每一個的端部。可以從第二基底的背面執行去除。在一些實施例中，為了依次去除第二基底、犧牲層和第一停止層，去除第二基底，在犧牲層的第二停止層處停止，並且去除犧牲層的剩餘部分，在第一停止層處停止。

如第4H圖所示，從背面完全地去除載體基底402(以及在第4G圖中所示的在載體基底402和停止層404之間的襯墊氧化物層)，直到被停止層404(例如，氮化矽層)停止為止。可以使用CMP、研磨、乾蝕刻和/或濕蝕刻來完全地去除載體基底402。在一些實施例中，將載體基底402剝離。在其中載體基底402包括矽並且停止層404包括氮化矽的一些實施例中，使用矽CMP去除載體基底402，當到達具有不同於矽的材料的停止層404(即，充當背面CMP停止層)時，其可以自動地停止。在一些實施例中，使用通過TMAH的濕蝕刻來去除載體基底402(矽基底)，當到達具有不同於矽的材料的停止層404(即，充當背面蝕刻停止層)時，其自動地停止。停止層404可以確保完全去除載體基底402，而無需顧慮在減薄之後的厚度均勻性。

如第4I圖所示，然後同樣可以使用濕蝕刻，利用諸如磷酸和氫氟酸之類的適當蝕刻劑來完全地去除犧牲層403的剩餘部分(例如，在第4H圖中所示的停止層404以及在停止層404與停止層405之間的另一襯墊氧化物層)，直到被具有不同材料(例如，高k介電質)的停止層405停止為止。如上所述，由於每個通道結構414沒有延伸超過停止層405進入犧牲層403或載體基底402中，因此對載體基底402和犧牲層403的去除不影響通道結構414。如第4J圖所示，在其中停止層405包括高k介電質(與包括金屬矽化物的導電層相反)的一些實施例中，使用濕蝕刻和/或乾蝕刻來完全地去除(在第4I圖所示的)停止層405，以暴露通道結構414的上端。

如第6A圖所示，方法600進行到操作616，在操作616中，形成與多個通道結構的端部接觸的導電層。在一些實施例中，導電層包括與多個通道結構的端部和P型摻雜半導體層接觸的金屬矽化物層、以及與金屬矽化物層接觸的金屬層。在一些實施例中，為了形成導電層，去除儲存膜的鄰接P型摻雜半導體層的部分以形成圍繞半導體通道的部分的凹部，並且對半導體通道的該部分進行摻雜。在一些實施例中，為了形成導電層，將金屬矽化物層形成為在凹部中與半導體通道的摻雜部分接觸、並且在凹部的外部與P型摻雜半導體層接觸。

如第4J圖所示，去除(在第4I圖中所示的)儲存層416、阻擋層417和穿隧層415的鄰接P型摻雜半導體層406的部分，以形成圍繞半導體通道418的延伸進入P型摻雜半導體層406中的頂部部分的凹部457。在一些實施例中，依次執行兩個濕蝕刻製程。例如，使用濕蝕刻，利用諸如磷酸之類的適當蝕刻劑，來選擇性地去除包括氮化矽的儲存層416，而不蝕刻包括多晶矽的P型摻雜半導體層406。可以通過控制蝕刻時間和/或蝕刻速率來控制對儲存層416的蝕刻，使得蝕刻不會繼續而影響儲存層416被儲存堆疊層430圍繞的其餘部分。然後，可以使用濕蝕刻，利用諸如氫氟酸之類的適當蝕刻劑，來選擇性地去除包括氧化矽的阻擋層417和穿隧層415，而不蝕刻包括多晶矽的P型摻雜半導體層406和半導體通道418。可以通過控制蝕刻時間和/或蝕刻速率來控制對阻擋層417和穿隧層415的蝕刻，使得蝕刻不會繼續而影響阻擋層417和穿隧層415被儲存堆疊層430圍繞的其餘部分。在一些實施例中，使用經圖案化的停止層405作為蝕刻遮罩，來執行單個乾蝕刻製程。例如，當執行乾蝕刻時，可以不去除停止層405，而是替代地可以對其進行圖案化，以僅暴露在通道結構414的上端處的儲存層416、阻擋層417和穿隧層415，同時仍然作為蝕刻遮罩覆蓋其它區域。然後可以執行乾蝕刻以蝕刻儲存層416、阻擋層417和穿隧層415的鄰接P型摻雜半導體層406的部分。可以通過控制蝕刻時間和/或蝕刻速率來控制乾蝕刻，使得蝕刻不會繼續而影響儲存層416、阻擋層417和穿隧層415被儲存堆疊層430圍繞的其餘部分。一旦完成乾蝕刻，就可以去除經圖案化的停止層405。

然而，與經由具有高縱橫比(例如，大於50)的穿過介電堆疊層408/儲存堆疊層430的開口(例如，第4D圖中的縫隙420)、使用正面濕蝕刻的已知解決方案相比，從背面去除儲存層416、阻擋層417和穿隧層415的鄰接P型摻雜半導體層406的部分具有小得多的挑戰性並且具有更高的生產成品率。通過避免由縫隙420的高縱橫比所引入的問題，可以降低製造複雜性和成本，並且可以增加成品率。此外，垂直可微縮性(例如，介電堆疊層408/儲存堆疊層430的增加的層級)也可以得到改善。

如第4J圖所示，根據一些實施例，可以去除每個通道結構414的儲存膜(包括阻擋層417、儲存層416和穿隧層415)的鄰接P型摻雜半導體層406的頂部部分，以形成凹部457，其暴露半導體通道418的頂部部分。在一些實施例中，對半導體通道418被凹部457暴露的頂部部分進行摻雜以增加其導電性。例如，可以執行傾斜離子佈植製程，以利用任何合適的摻雜劑將半導體通道418(例如，包括多晶矽)被凹部457暴露的頂部部分摻雜到期望的摻雜濃度。

如第4K圖所示，在(第4J圖中所示的)凹部457中形成導電層459，其圍繞並且接觸半導體通道418的摻雜頂部部分，並且在凹部457的外部在P型摻雜半導體層406上形成導電層459。在一些實施例中，為了形成導電層459，將金屬矽化物層476形成為在凹部457中與半導體通道418的摻雜頂部部分接觸、並且在凹部457的外部與P型摻雜半導體層406接觸，並且在金屬矽化物層476上形成金屬層478。在一個示例中，可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，來在凹部457的側壁和底表面上以及在P型摻雜半導體層406上沉積金屬膜(例如，Co、Ni或Ti)。金屬膜可以是與P型摻雜半導體層406的多晶矽和半導體通道418的摻雜頂部部分接觸的。然後，可以通過熱處理(例如，退火、燒結或任何其它合適的製程)在金屬膜和多晶矽上執行矽化製程，以沿著凹部457的側壁和底表面以及在P型摻雜半導體層406上形成金屬矽化物層476。然後，可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來在金屬矽化物層476 上沉積另一金屬膜(例如，W、Al、Ti、TiN、Co和/或Ni)，以填充凹部457的剩餘空間，從而在金屬矽化物層476上形成金屬層478。在另一示例中，代替分別沉積兩個金屬膜，可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，將單個金屬膜(例如，Co、Ni或Ti)沉積到凹部457中以填充凹部457並且沉積在P型摻雜半導體層406上。然後，可以通過熱處理(例如，退火、燒結或任何其它合適的製程)在金屬膜和多晶矽上執行矽化製程，使得金屬膜的部分形成沿著凹部457的側壁和底表面以及在P型摻雜半導體層406上的金屬矽化物層476，而金屬膜的剩餘部分成為金屬矽化物層476上的金屬層478。可以執行CMP製程以去除任何多餘的金屬層478。如第4K圖所示，根據一些實施例，由此形成包括金屬矽化物層476和金屬層478的導電層459(作為第2A圖中的3D記憶體元件200中的導電層222的一個示例)。在一些實施例中，對導電層459進行圖案化和蝕刻以便不覆蓋週邊區域。

在一些實施例中，為了形成導電層，將摻雜多晶矽沉積到凹部中以與半導體通道的摻雜部分接觸，並且形成與摻雜多晶矽和P型摻雜半導體層接觸的金屬矽化物層。如第4P圖所示，在(第4J圖中所示的)凹部457中形成通道插塞480，其圍繞並且接觸半導體通道418的摻雜頂部部分。結果，根據一些實施例，由此利用通道插塞480替換(在第4H圖中所示的)通道結構414的鄰接P型摻雜半導體層406被去除的頂部部分。在一些實施例中，為了形成通道插塞480，使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，將多晶矽沉積到凹部457中以填充凹部457，隨後使用CMP製程來去除在P型摻雜半導體層406的頂表面上方的任何多餘的多晶矽。在一些實施例中，在將多晶矽沉積到凹部457中時，執行對諸如B、Ga或Al之類的P型摻雜劑的原位摻雜，以對通道插塞480進行摻雜。由於通道插塞480和半導體通道418的摻雜頂部部分可以包括相同的材料(例如，摻雜多晶矽)，所以可以將通道插塞480 視為通道結構414的半導體通道418的部分。

如第4P圖所示，在P型摻雜半導體層406和通道插塞480上形成包括金屬矽化物層476和金屬層478的導電層459。在一些實施例中，首先在P型摻雜半導體層406和通道插塞480上沉積金屬膜，隨後進行矽化製程以形成與通道插塞480和P型摻雜半導體層406接觸的金屬矽化物層476。然後，可以在金屬矽化物層476上沉積另一金屬膜以形成金屬層478。在一些實施例中，在P型摻雜半導體層406和通道插塞480上沉積金屬膜，隨後進行矽化製程，使得金屬膜的與P型摻雜半導體層406和通道插塞480接觸的部分形成金屬矽化物層476，並且金屬膜的剩餘部分成為金屬層478。如第4P圖所示，根據一些實施例，由此形成包括金屬矽化物層476和金屬層478的導電層459(作為第2B圖中的3D記憶體元件250中的導電層222的一個示例)。在一些實施例中，對導電層459進行圖案化和蝕刻以便不覆蓋週邊區域。

如第6A圖所示，方法600進行到操作618，在操作618中，形成在儲存堆疊層上方並且與P型摻雜半導體層接觸的第一源極觸點，並且形成在儲存堆疊層上方並且與N型摻雜阱接觸的第二源極觸點。如第4L圖所示，在P型摻雜半導體層406上形成一個或多個ILD層456。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適合的製程、或其任何組合)，來在P型摻雜半導體層406的頂表面上沉積介電材料，從而形成ILD層456。

如第4M圖所示，可以形成穿過ILD層456和導電層459進入P型摻雜半導體層406中的源極觸點開口458。在一些實施例中，使用濕蝕刻和/或乾蝕刻(例如，RIE)來形成源極觸點開口458。在一些實施例中，源極觸點開口458進一步延伸進入P型摻雜半導體層406的頂部部分中。穿過ILD層456和導電層459的蝕刻製程可以繼續蝕刻P型摻雜半導體層406的部分。在一些實施例中，在蝕刻穿過ILD層456和導電層459之後，使用單獨的蝕刻製程來蝕刻P型摻雜半導體層406的部分。

如第4M圖所示，可以形成穿過ILD層456和導電層459進入N型摻雜阱407中的源極觸點開口465。在一些實施例中，使用濕蝕刻和/或乾蝕刻(例如，RIE)來形成源極觸點開口465。在一些實施例中，源極觸點開口465進一步延伸進入N型摻雜阱407的頂部部分中。穿過ILD層456和導電層459的蝕刻製程可以繼續蝕刻N型摻雜阱407的部分。在一些實施例中，在蝕刻穿過ILD層456和導電層459之後，使用單獨的蝕刻製程來蝕刻N型摻雜阱407的部分。可以在源極觸點開口465的蝕刻之後執行對源極觸點開口458的蝕刻，反之亦然。應理解，在一些示例中，可以通過相同的蝕刻製程來蝕刻源極觸點開口458和465以減少蝕刻製程的數量。

如第4N圖所示，在P型摻雜半導體層406的背面處的源極觸點開口458和465(第4M圖中所示)中分別形成源極觸點464和478。根據一些實施例，源極觸點464在儲存堆疊層430上方並且與P型摻雜半導體層406接觸。根據一些實施例，源極觸點479在儲存堆疊層430上方並且與N型摻雜阱407接觸。在一些實施例中，使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來將一種或多種導電材料沉積到源極觸點開口458和465中，以利用黏合層(例如，TiN)和導體層(例如，W)填充源極觸點開口458和465。然後，可以執行諸如CMP之類的平坦化製程以去除多餘的導電材料，使得源極觸點464和478的頂表面是彼此齊平的以及與ILD層456的頂表面齊平的。應理解，在一些示例中，可以通過相同的沉積和CMP製程來形成源極觸點464和478以減少製程的數量。

如第6A圖所示，方法600進行到操作620，在操作620中，形成在第一源極觸點和第二源極觸點上方並且與其接觸的互連層。在一些實施例中，互連層包括分別在第一源極觸點和第二源極觸點上方並且與第一源極觸點和第二源極觸點接觸的第一互連結構和第二互連結構。

如第4O圖所示，形成在源極觸點464和478上方並且與其接觸的重佈線層470。在一些實施例中，通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來在ILD層456和源極觸點364的頂表面上沉積導電材料(例如，Al)，從而形成重佈線層470。在一些實施例中，通過光刻和蝕刻製程來將重佈線層470圖案化，以形成在源極觸點464上方並且與其接觸的第一互連結構470-1以及在源極觸點479上方並且與其接觸的第二互連結構470-2。第一互連結構470-1和第二互連結構470-2可以彼此電隔離。可以在重佈線層470上形成鈍化層472。在一些實施例中，通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來沉積介電材料(例如，氮化矽)，從而形成鈍化層472。根據一些實施例，由此形成包括ILD層456、重佈線層470和鈍化層472的互連層476。

如第4L圖所示，形成各自延伸穿過ILD層456和P型摻雜半導體層406的觸點開口460、461和463。在一些實施例中，使用濕蝕刻和/或乾蝕刻(例如，RIE)，穿過ILD層456和P型摻雜半導體層406來形成觸點開口460、461和463。在一些實施例中，使用光刻來將觸點開口460、461和463圖案化，以分別與週邊觸點438、440和439對準。對觸點開口460、461和463的蝕刻可以在週邊觸點438、440和439的上端處停止以暴露週邊觸點438、440和439。對觸點開口460、461和463的蝕刻可以通過相同的蝕刻製程來執行，以減少蝕刻製程的數量。應理解，由於不同的蝕刻深度，可以在對源極觸點開口465的蝕刻之前執行對觸點開口460、461和463的蝕刻(但不是同時)，反之亦然。

如第4M圖所示，使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)，沿著觸點開口460、461和463以及源極觸點開口465的側壁形成間隙壁462，以將P型摻雜半導體層406電隔離。在一些實施例中，通過相同的沉積製程，沿著觸點開口460、461和463以及源極觸點開口465的側壁形成間隙壁462，以減少製程的數量。在一些實施例中，在形成間隙壁462之後執行對源極觸點開口458的蝕刻，使得不沿著源極觸點開口458的側壁形成間隙壁462，以增加在源極觸點464和P型摻雜半導體層406之間的接觸面積。

如第4N圖所示，分別在P型摻雜半導體層406的背面處的觸點開口460、461和463(在第4M圖中所示)中形成觸點466、468和469。根據一些實施例，觸點466、468和469垂直地延伸穿過ILD層456和P型摻雜半導體層406。可以使用相同的沉積製程來形成觸點466、468和469以及源極觸點464和478，以減少沉積製程的數量。在一些實施例中，使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來將一種或多種導電材料沉積到觸點開口460、461和463中，以利用黏合層(例如，TiN)和導體層(例如，W)填充觸點開口460、461和463。然後，可以執行平坦化製程(例如，CMP)，以去除多餘的導電材料，使得觸點466、468和469的頂表面(以及源極觸點464和478的頂表面)是與ILD層456的頂表面齊平的。在一些實施例中，由於觸點開口460、461和463是分別與週邊觸點438、440和439對準的，因此觸點466、468和469也分別在週邊觸點438、440和439上方並且與其接觸。

如第4O圖所示，形成在觸點466上方並且與其接觸的、重佈線層470的第一互連結構470-1。結果，P型摻雜半導體層406可以通過源極觸點464、互連層476的第一互連結構470-1和觸點466電連接到週邊觸點438。在一些實施例中，P型摻雜半導體層406通過源極觸點464、互連層476的第一互連結構470-1、觸點466、週邊觸點438、以及鍵合層446和448電連接到週邊電路452。類似地，形成在觸點469上方並且與其接觸的、重佈線層470的第二互連結構470-2。結果，N型摻雜阱407可以通過源極觸點479、互連層476的第二互連結構470-2和觸點469電連接到週邊觸點438。在一些實施例中，N型摻雜阱407通過源極觸點479、互連層476的第二互連結構470-2、觸點469、週邊觸點439以及鍵合層446和448電連接到週邊電路452。

如第4O圖所示，形成在觸點468上方並且與其接觸的觸點焊墊474。在一些實施例中，通過濕蝕刻和/或乾蝕刻來去除鈍化層472的覆蓋觸點468的部分，以暴露下面的重佈線層470的部分，從而形成觸點焊墊474。結果，用於焊墊輸出的觸點焊墊474可以通過觸點468、週邊觸點440以及鍵合層446和448電連接到週邊電路452。

應理解，方法600中的第一停止層可以是第一導電層(例如，金屬矽化物層)，其部分保留在最終產品中的導電層中，如以下關於方法601描述的。為了便於描述，可以不再重複方法600和601之間的類似操作的細節。參考第6B圖，方法601從操作602開始，在操作602中，在第一基底上形成週邊電路。第一基底可以是矽基底。

如第6B圖所示，方法601進行到操作605，在操作605中，依次形成在第二基底上的犧牲層、在犧牲層上的第一導電層、在第一導電層上的具有N型摻雜阱的P型摻雜半導體層、以及在P型摻雜半導體層上的介電堆疊層。在一些實施例中，第一導電層包括金屬矽化物。如第4A圖所示，停止層405可以是包括金屬矽化物的導電層，即金屬矽化物層。應理解，以上與形成載體基底402、犧牲層403和P型摻雜半導體層406相關的描述可以類似地應用於方法601，並且因此，為了便於描述不再重複。

如第6B圖所示，方法601進行到操作607，在操作607中，形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一導電層處停止的多個通道結構。在一些實施例中，為了形成通道結構，形成各自垂直地延伸穿過介電堆疊層和摻雜元件層、在第一導電層處停止的多個通道孔，並且沿著每個通道孔的側壁來依次沉積儲存膜和半導體通道。

如第6B圖所示，方法601進行到操作608，在操作608中，利用儲存堆疊層替換介電堆疊層，使得每個通道結構垂直地延伸穿過儲存堆疊層和P型摻雜半導體層。在一些實施例中，為了利用儲存堆疊層替換介電堆疊層，蝕刻垂直地延伸穿過介電堆疊層、在P型摻雜半導體層處停止的開口，並且穿過開口，利用堆疊導電層替換堆疊犧牲層，以形成包括交錯的堆疊介電層和堆疊導電層的儲存堆疊層。

如第6B圖所示，方法601進行到操作610，在操作610中，形成垂直地延伸穿過儲存堆疊層的絕緣結構。在一些實施例中，為了形成絕緣結構，在形成儲存堆疊層之後，將一種或多種介電材料沉積到開口中以填充開口。如第6B圖所示，方法601進行到操作612，在操作612中，將第一基底和第二基底晶圓以面對面的方式鍵合，使得儲存堆疊層在週邊電路上方。鍵合可以包括混合鍵合。

如第6B圖所示，方法601進行到操作615，在操作615中，依次去除第二基底、犧牲層、以及第一導電層的部分，以暴露多個通道結構中的每一個的端部。可以從第二基底的背面執行去除。在一些實施例中，為了依次去除第二基底、犧牲層、以及第一導電層的部分，去除第二基底，在停止層處停止，去除犧牲層的剩餘部分，在第一導電層處停止，並且去除第一導電層的部分以暴露多個通道結構中的每一個的端部。

應理解，以上與去除載體基底402和犧牲層403相關的描述可以類似地應用於方法601，並且因此為了便於描述不再重複。如第4Q圖所示，在去除(在第4G圖中所示的)犧牲層403之後，去除導電層405(例如，金屬矽化物層)的部分以暴露通道結構414的上端。可以將導電層405進行圖案化，使得可以使用例如光刻、濕蝕刻和/或乾蝕刻來去除在每個通道結構414正上方的部分以暴露每個通道結構414。根據一些實施例，導電層405的剩餘部分保留在P型摻雜半導體層 406上。

如第6B圖所示，方法601進行到操作617，在操作617中，形成與多個通道結構的端部和第一導電層接觸的第二導電層。第二導電層可以包括金屬。在一些實施例中，為了形成第二導電層，蝕刻儲存膜的鄰接P型摻雜半導體層的部分以形成圍繞半導體通道的部分的凹部，對半導體通道的該部分進行摻雜，並且將金屬沉積到凹部中以與半導體通道的摻雜部分接觸，並且沉積到凹部的外部以與第一導電層接觸。

應理解，以上與去除儲存層416、阻擋層417和穿隧層415的鄰接P型摻雜半導體層406的部分以形成凹部457相關的描述可以類似地應用於方法601，並且因此為了便於描述不再重複。如第4Q圖所示，在(第4J圖中所示的)凹部457中形成圍繞並且接觸半導體通道418的摻雜頂部部分的金屬層478，以及在凹部457的外部在導電層405(例如，金屬矽化物層)上形成金屬層478。金屬層478可以圍繞並且接觸通道結構414的在凹部457中的端部(例如，半導體通道418的摻雜部分)。金屬層478也可以在凹部457的外部的導電層405上方並且與其接觸。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)來沉積金屬膜(例如，W、Al、Ti、TiN、Co和/或Ni)以填充凹部457並且在凹部457的外部沉積在導電層405上，從而形成金屬層478。可以執行CMP製程以去除任何多餘的金屬層478。根據一些實施例，由此形成包括金屬層478和導電層405的導電層459(作為第2C圖中的3D記憶體元件260中的導電層222的一個示例)。在一些實施例中，將導電層459圖案化和蝕刻以便不覆蓋週邊區域。與方法600相比，可以通過在最終產品中保留導電層的第一停止層(例如，金屬矽化物層)部分來減少方法601中的製程的數量。

如第6B圖所示，方法601進行到操作618，在操作618中，形成在儲存堆疊層上方並且與P型摻雜半導體層接觸的第一源極觸點，以及形成在儲存堆疊層上方並且與N型摻雜阱接觸的第二源極觸點。如第6B圖所示，方法601進行到操作620，在操作620中，形成在第一源極觸點和第二源極觸點上方並且與其接觸的互連層。在一些實施例中，互連層包括在第一源極觸點上方並且與其接觸的第一互連結構、以及在第二源極觸點上方並且與其接觸的第二互連結構。在一些實施例中，形成穿過P型摻雜半導體層並且與第一互連結構接觸的第一觸點，使得P型摻雜半導體層通過第一源極觸點和第一互連結構電連接到第一觸點。在一些實施例中，形成穿過P型摻雜半導體層並且與第二互連結構接觸的第二觸點，使得N型摻雜阱通過第二源極觸點和第二互連結構電連接到第二觸點。

根據本案公開內容的一個方面，公開了一種用於形成3D記憶體元件的方法。依次形成在基底上的犧牲層、在犧牲層上的第一停止層、在第一停止層上的具有N型摻雜阱的P型摻雜半導體層、以及在P型摻雜半導體層上的介電堆疊層。形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一停止層處停止的多個通道結構。利用儲存堆疊層替換介電堆疊層，使得多個通道結構中的每個通道結構垂直地延伸穿過儲存堆疊層和P型摻雜半導體層。依次去除基底、犧牲層和第一停止層，以暴露多個通道結構中的每個通道結構的端部。形成與多個通道結構的端部接觸的導電層。

在一些實施例中，導電層包括：金屬矽化物層，其與多個通道結構的端部和P型摻雜半導體層接觸；以及與金屬矽化物層接觸的金屬層。

在一些實施例中，為了形成多個通道結構，蝕刻各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一停止層處停止的多個通道孔，並且沿著多個通道孔中的每個通道孔的側壁依次沉積儲存膜和半導體通道。

在一些實施例中，為了形成導電層，蝕刻儲存膜的鄰接P型摻雜半導體層的部分，以形成圍繞半導體通道的部分的凹部，並且對半導體通道的該部分進行摻雜。

在一些實施例中，為了形成導電層，形成在凹部中與半導體通道被摻雜部分接觸、並且在凹部的外部與P型摻雜半導體層接觸的金屬矽化物層。

在一些實施例中，為了形成導電層，將摻雜多晶矽沉積到凹部中，以與半導體通道被摻雜部分接觸，並且形成與摻雜多晶矽和P型摻雜半導體層接觸的金屬矽化物層。

在一些實施例中，犧牲層包括第二停止層。在一些實施例中，為了依次去除基底、犧牲層和第一停止層，去除基底，在第二停止層處停止，並且去除犧牲層的剩餘部分，在第一停止層處停止。

在一些實施例中，P型摻雜半導體層包括多晶矽，並且介電堆疊層包括交錯的堆疊介電層和堆疊犧牲層。在一些實施例中，為了利用儲存堆疊層替換介電堆疊層，蝕刻垂直地延伸穿過介電堆疊層、在P型摻雜半導體層處停止的開口，並且穿過開口，利用堆疊導電層替換堆疊犧牲層，以形成包括交錯的堆疊介電層和堆疊導電層的儲存堆疊層。

在一些實施例中，在利用儲存堆疊層替換介電堆疊層之後，將一種或多種介電材料沉積到開口中，以形成垂直地延伸穿過儲存堆疊層的絕緣結構。

在一些實施例中，在形成導電層之後，形成與P型摻雜半導體層接觸的第一源極觸點，並且形成與N型摻雜阱接觸的第二源極觸點。

在一些實施例中，形成互連層，互連層包括分別與第一源極觸點和第二源極觸點接觸的第一互連結構和第二互連結構。

在一些實施例中，形成穿過P型摻雜半導體層並且與第一互連結構接觸的第一觸點，使得P型摻雜半導體層通過第一源極觸點和第一互連結構電連接到第一觸點。在一些實施例中，形成穿過P型摻雜半導體層並且與第二互連結構接觸的第二觸點，使得N型摻雜阱通過第二源極觸點和第二互連結構電連接到第二觸點。

在一些實施例中，在形成介電堆疊層之前，利用N型摻雜劑來摻雜P型摻雜半導體層的部分以形成N型摻雜阱。

在一些實施例中，第一停止層包括高k介電質。

根據本案公開內容的另一方面，公開了一種用於形成3D記憶體元件的方法。依次形成在基底上的犧牲層、在犧牲層上的第一導電層、在第一導電層上的具有N型摻雜阱的P型摻雜半導體層、以及在P型摻雜半導體層上的介電堆疊層。形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一導電層處停止的多個通道結構。利用儲存堆疊層替換介電堆疊層，使得多個通道結構中的每個通道結構垂直地延伸穿過儲存堆疊層和P型摻雜半導體層。依次去除基底、犧牲層、以及第一導電層的部分，以暴露多個通道結構中的每個通道結構的端部。形成與多個通道結構的端部和第一導電層接觸的第二導電層。

在一些實施例中，第一導電層包括金屬矽化物，並且第二導電層包括金屬。

在一些實施例中，為了形成多個通道結構，蝕刻各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一導電層處停止的多個通道孔，並且沿著多個通道孔中的每個通道孔的側壁依次沉積儲存膜和半導體通道。

在一些實施例中，為了形成第二導電層，蝕刻儲存膜的鄰接P型摻雜半導體層的部分，以形成圍繞半導體通道的部分的凹部，對半導體通道的該部分進行摻雜，以及將金屬沉積到凹部中以與半導體通道的被摻雜部分接觸，並且沉積到凹部的外部以與第一導電層接觸。

在一些實施例中，犧牲層包括停止層。在一些實施例中，為了依次去除基底、犧牲層、以及第一導電層的部分，去除基底，在停止層處停止，並且去除犧牲層的剩餘部分，在第一導電層處停止。

根據本案公開內容的另一方面，其公開了一種用於形成3D記憶體元件的方法。在第一基底上形成週邊電路。形成各自垂直地延伸穿過在第二基底上方的儲存堆疊層和具有N型摻雜阱的P型摻雜半導體層的多個通道結構。將第一基底和第二基底以面對面的方式鍵合，使得儲存堆疊層在週邊電路上方。去除第二基底，以暴露多個通道結構中的每個通道結構的上端和P型摻雜半導體層。形成在P型摻雜半導體層上並且與多個通道結構的上端接觸的導電層。

在一些實施例中，為了形成多個通道結構，在P型摻雜半導體層上形成介電堆疊層，形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層的多個通道結構，並且利用儲存堆疊層替換介電堆疊層。

在一些實施例中，為了形成多個通道結構，蝕刻各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層的多個通道孔，並且沿著多個通道孔中的每個通道孔的側壁依次沉積儲存膜和半導體通道。

在一些實施例中，為了形成導電層，形成在凹部中與半導體通道被摻雜部分接觸並且在凹部的外部與P型摻雜半導體層接觸的金屬矽化物層，並且形成在金屬矽化物層上的金屬層。

在一些實施例中，為了形成導電層，將摻雜多晶矽沉積到凹部中以與半導體通道被摻雜部分接觸，形成與摻雜多晶矽和P型摻雜半導體層接觸的金屬矽化物層，並且形成在金屬矽化物層上的金屬層。

在一些實施例中，為了形成導電層，形成在凹部中與半導體通道被摻雜部分接觸、並且在凹部的外部在P型摻雜半導體層上的金屬矽化物層上的金屬層。

在一些實施例中，在對第一基底和第二基底進行鍵合之前，形成垂直地延伸穿過儲存堆疊層的絕緣結構。

在一些實施例中，鍵合包括混合鍵合。

前面對具體實施例的描述將如此揭示本案公開內容的總體性質，以使得其他人可以通過應用本領域技術內的知識，在無需過度實驗的情況下容易地修改和/或適應這些具體實施例的各種應用，而不脫離本案公開內容的總體構思。因此，基於本文給出的教導和指導，這樣的適應和修改旨在處於所公開的實施例的等效物的含義和範圍內。將理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。

前文中已經借助於功能區塊描述了本案公開內容的實施例，所述功能區塊示出了特定功能以及其關係的實現方式。為了描述的方便，本文任意地定義了這些功能區塊的範圍。只要適當地執行了特定功能和關係，就可以定義替代範圍。

發明內容和摘要部分可以闡述由發明人設想的本案公開內容的一個或多個示例性實施例，但不是全部的示例性實施例，並且因此，並不旨在以任何方式限制本案公開內容和所附的權利要求。

本案公開內容的廣度和範圍不應當受上述示例性實施例中的任何一者的限制，而應當僅根據隨後的權利要求以及其等效物來限定。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。