JP2022534308A - メモリストリングにポケット構造を有する三次元メモリデバイス、およびその方法 - Google Patents
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Abstract
Description
104 誘電スタック
106 ゲート犠牲層
108 誘電層
110 選択的エピタキシャル犠牲層
112 酸化パッド層
114 NANDメモリストリング
116 メモリ膜
118 ブロック層
120 記憶層
122 トンネル層
124 半導体チャネル
126 キャップ層
128 スリット
130 保護層
132 空洞
134 半導体チャネル124の一部分、弱点
200 3Dメモリデバイス
202 基板
204 メモリスタック
206 導電層
208 誘電層
210 選択的エピタキシャル層
212 NANDメモリストリング
213 チャネル構造
214 メモリ膜
216 ブロック層
218 記憶層、電荷捕獲層
220 トンネル層
222 半導体チャネル
224 キャップ層
225 チャネルプラグ
226 ポケット構造
228 ソースコンタクト構造
230 スペーサ
232 ソース導体
302 シリコン基板
304 酸化パッド層
306 選択的エピタキシャル犠牲層
308 第1の誘電層、ゲート犠牲層
310 第2の誘電層
312 誘電スタック
314 チャネルホール
316 拡大部分
318 メモリ膜
320 ブロック層
322 記憶層
324 トンネル層
326 半導体チャネル
328 キャップ層
330 NANDメモリストリング
331 チャネル構造
332 ポケット構造
334 スリット
336 保護層
338 空洞
340 ポケット構造
341 横凹部
342 選択的エピタキシャル層
344 導電層
346 メモリスタック
348 スペーサ
350 ソース導体
352 ソースコンタクト構造
W1 チャネル構造213の横寸法
W2 ポケット構造226の横寸法
Claims (30)
- 基板と、
前記基板上の選択的エピタキシャル層と、
前記選択的エピタキシャル層の上の交互の導電層および誘電層を備えるメモリスタックと、
前記メモリスタック内で垂直に延びるチャネル構造、および、前記選択的エピタキシャル層内で垂直に延びるポケット構造を備えるメモリストリングと
を備え、
前記メモリストリングは、半導体チャネルであって、前記チャネル構造内で垂直に延び、前記ポケット構造内で垂直および横に延び、前記選択的エピタキシャル層と接触する半導体チャネルを備える、三次元(3D)メモリデバイス。 - 前記チャネル構造の横寸法は前記ポケット構造の横寸法以下である、請求項1に記載の3Dメモリデバイス。
- 前記チャネル構造の前記横寸法は前記ポケット構造の前記横寸法と同じである、請求項2に記載の3Dメモリデバイス。
- 前記メモリストリングは、前記チャネル構造内で前記メモリスタックと前記半導体チャネルとの間にメモリ膜を横に備え、前記メモリ膜は、前記チャネル構造内で垂直に延び、前記ポケット構造内で横に延びる、請求項1から3のいずれか一項に記載の3Dメモリデバイス。
- 前記メモリ膜は、ブロック層と、記憶層と、トンネル層とを備える、請求項4に記載の3Dメモリデバイス。
- 前記メモリストリングは、前記半導体チャネルによって包囲されるキャップ層を備え、前記ポケット構造における前記キャップ層の横寸法は、前記チャネル構造における前記キャップ層の横寸法より大きい、請求項1から5のいずれか一項に記載の3Dメモリデバイス。
- 前記選択的エピタキシャル層は単結晶シリコンを含み、前記半導体チャネルはポリシリコンを含む、請求項1から6のいずれか一項に記載の3Dメモリデバイス。
- 前記半導体チャネルは、前記ポケット構造内で横に約20nmにわたって延びる、請求項1から7のいずれか一項に記載の3Dメモリデバイス。
- 前記半導体チャネルは、前記メモリストリングの下端において平坦である、請求項1から8のいずれか一項に記載の3Dメモリデバイス。
- 前記メモリスタックを通じて垂直に延び、前記選択的エピタキシャル層と接触するソースコンタクト構造をさらに備える、請求項1から9のいずれか一項に記載の3Dメモリデバイス。
- 基板と、
前記基板上の選択的エピタキシャル層と、
前記選択的エピタキシャル層の上の交互の導電層および誘電層を備えるメモリスタックと、
前記メモリスタック内で垂直に延びるチャネル構造、および、前記選択的エピタキシャル層内で垂直に延びるポケット構造を備えるメモリストリングと
を備え、
前記チャネル構造の横寸法は前記ポケット構造の横寸法以下である、三次元(3D)メモリデバイス。 - 前記チャネル構造の前記横寸法は前記ポケット構造の前記横寸法と同じである、請求項11に記載の3Dメモリデバイス。
- 前記メモリストリングは、半導体チャネルであって、前記チャネル構造内で垂直に延び、前記ポケット構造内で垂直および横に延び、前記選択的エピタキシャル層と接触する半導体チャネルを備える、請求項11または12に記載の3Dメモリデバイス。
- 前記半導体チャネルは、前記ポケット構造内で横に約20nmにわたって延びる、請求項13に記載の3Dメモリデバイス。
- 前記メモリストリングは、前記チャネル構造内で前記メモリスタックと前記半導体チャネルとの間にメモリ膜を横に備え、前記メモリ膜は、前記チャネル構造内で垂直に延び、前記ポケット構造内で横に延びる、請求項13または14に記載の3Dメモリデバイス。
- 前記メモリ膜は、ブロック層と、記憶層と、トンネル層とを備える、請求項15に記載の3Dメモリデバイス。
- 前記メモリストリングは、前記半導体チャネルによって包囲されるキャップ層を備え、前記ポケット構造における前記キャップ層の横寸法は、前記チャネル構造における前記キャップ層の横寸法より大きい、請求項13から16のいずれか一項に記載の3Dメモリデバイス。
- 前記選択的エピタキシャル層は単結晶シリコンを含み、前記半導体チャネルはポリシリコンを含む、請求項13から17のいずれか一項に記載の3Dメモリデバイス。
- 前記半導体チャネルは、前記メモリストリングの下端において平坦である、請求項13から18のいずれか一項に記載の3Dメモリデバイス。
- 前記メモリスタックを通じて垂直に延び、前記選択的エピタキシャル層と接触するソースコンタクト構造をさらに備える、請求項11から19のいずれか一項に記載の3Dメモリデバイス。
- 三次元(3D)メモリデバイスを形成するための方法であって、
基板の上方の選択的エピタキシャル犠牲層、および、前記選択的エピタキシャル犠牲層の上方の誘電スタックを形成するステップと、
前記誘電スタックおよび前記選択的エピタキシャル犠牲層を通じて垂直に延びる第1の開口を形成するステップと、
前記選択的エピタキシャル犠牲層を通じて垂直に延びる前記第1の開口の一部分を拡大させるステップと、
続いて、前記第1の開口の側壁および底面に沿って、メモリ膜および半導体チャネルをこの順番で形成するステップと、
前記メモリ膜の一部分を露出させる空洞を形成するために、前記選択的エピタキシャル犠牲層を除去するステップと、
前記半導体チャネルの一部分を露出させるために、前記空洞において露出された前記メモリ膜の前記一部分を除去するステップと、
前記空洞を満たし、前記半導体チャネルの前記一部分と接触するように、前記基板から選択的エピタキシャル層をエピタキシャル成長させるステップと
を含む方法。 - 前記第1の開口の前記一部分を拡大させるステップは、前記第1の開口を通じて前記選択的エピタキシャル犠牲層をエッチバックするステップを含む、請求項21に記載の方法。
- 前記メモリ膜を形成するステップは、続いて、前記第1の開口の前記側壁および前記底面に、第1の酸化シリコン層、窒化シリコン層、および第2の酸化シリコン層をこの順番で堆積させるステップを含み、
前記半導体チャネルを形成するステップは、前記第2の酸化シリコン層にわたってポリシリコン層を堆積させるステップを含む、請求項22に記載の方法。 - 前記第1の酸化シリコン層、前記窒化シリコン層、前記第2の酸化シリコン層、および前記ポリシリコン層は、前記第1の開口の拡大された前記一部分内で横に延びる、請求項23に記載の方法。
- 前記メモリ膜および前記半導体チャネルを形成するステップの後、
前記選択的エピタキシャル犠牲層の一部を露出させるために、前記誘電スタックを通じて垂直に延びる第2の開口を形成するステップと、
前記第2の開口の側壁を覆う保護層を形成するステップと
をさらに含む、請求項21から24のいずれか一項に記載の方法。 - 前記保護層を形成するステップは、
前記第2の開口の前記側壁および底面に高誘電率(高k)誘電層を堆積させるステップと、
前記選択的エピタキシャル犠牲層の前記一部を露出させるために、前記第2の開口の前記底面における前記高k誘電層の一部をエッチングするステップと
を含む、請求項25に記載の方法。 - 前記選択的エピタキシャル犠牲層を除去するステップは、前記第2の開口を通じて前記選択的エピタキシャル犠牲層をエッチングするステップを含み、
前記空洞において露出された前記メモリ膜の前記一部分を除去するステップは、前記半導体チャネルの前記一部分によって停止されるまで前記メモリ膜の前記一部分をエッチングするステップを含む、請求項25または26に記載の方法。 - 前記選択的エピタキシャル層をエピタキシャル成長させるステップの後、
前記保護層を除去するステップと、
前記第2の開口を通じて前記誘電スタックを置き換えるためにメモリスタックを形成するステップと
をさらに含む、請求項25から27のいずれか一項に記載の方法。 - 前記選択的エピタキシャル犠牲層と接触するように、ソースコンタクト構造を前記第2の開口内に形成し、前記メモリスタックを通じて垂直に延ばすステップをさらに含む、請求項28に記載の方法。
- 前記基板はシリコン基板であり、前記選択的エピタキシャル層は単結晶シリコンを含む、請求項21から29のいずれか一項に記載の方法。
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