KR20210024318A - 3차원 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 개시의 일 실시예는, 기판 상에 배치되며 제1 도전형 불순물을 포함하는 도전층과, 상기 기판 상에 배치되며 상기 도전층을 덮는 고유전체 물질을 포함하는 절연성 베이스층과, 상기 절연성 베이스층 상에 배치된 하부 절연막과 상기 하부 절연막 상에 교대로 적층된 복수의 게이트 전극들과 복수의 몰드 절연층들을 갖는 적층 구조체 - 여기서, 상기 절연성 베이스층은 상기 하부 절연막 및 상기 복수의 몰드 절연층의 물질들과 다른 유전체 물질을 포함함 - 와, 상기 적층 구조체를 관통하는 수직 채널층과 상기 수직 채널층과 상기 복수의 게이트 전극들 사이에 배치된 수직 절연층을 포함하며 상기 절연성 베이스층 내에서 폭방향으로 확장된 제1 확장 영역을 갖는 수직 구조체와, 상기 수직 구조체의 제1 확장 영역에서 상기 도전층과 접촉하는 바닥으로부터 상기 수직 채널층의 표면을 따라 연장되며, 상기 도전층과 동일한 도전물질을 포함하는 도전막과, 상기 적층 구조체, 상기 절연성 베이스층 및 상기 도전층을 관통하며 상기 기판의 상면과 평행한 일 방향으로 연장되고 상기 절연성 베이스층 내에서 폭방향으로 확장된 제2 확장 영역을 갖는 분리 구조체를 포함하는 3차원 반도체 장치를 제공한다.
Description
본 개시는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치는 높은 집적도가 요구된다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 3차원(예, 수직) 트랜지스터 구조를 가지는 3차원 반도체 장치가 제안되고 있다.
본 개시에서 해결하려는 과제는, 신뢰성이 개선된 3차원 반도체 장치를 제공하는데 있다.
본 개시에서 해결하려는 과제는, 신뢰성이 개선된 3차원 반도체 장치의 제조방법을 제공하는데 있다.
본 개시의 일 실시예는, 기판 상에 배치되며 제1 도전형 불순물을 포함하는 도전층과, 상기 기판 상에 배치되며 상기 도전층을 덮는 고유전체 물질을 포함하는 절연성 베이스층과, 상기 절연성 베이스층 상에 배치된 하부 절연막과 상기 하부 절연막 상에 교대로 적층된 복수의 게이트 전극들과 복수의 몰드 절연층들을 갖는 적층 구조체 - 여기서, 상기 절연성 베이스층은 상기 하부 절연막 및 상기 복수의 몰드 절연층의 물질들과 다른 유전체 물질을 포함함 - 와, 상기 적층 구조체를 관통하는 수직 채널층과 상기 수직 채널층과 상기 복수의 게이트 전극들 사이에 배치된 수직 절연층을 포함하며 상기 절연성 베이스층 내에서 폭방향으로 확장된 제1 확장 영역을 갖는 수직 구조체와, 상기 수직 구조체의 제1 확장 영역에서 상기 도전층과 접촉하는 바닥으로부터 상기 수직 채널층의 표면을 따라 연장되며, 상기 도전층과 동일한 도전물질을 포함하는 도전막과, 상기 적층 구조체, 상기 절연성 베이스층 및 상기 도전층을 관통하며 상기 기판의 상면과 평행한 일 방향으로 연장되고 상기 절연성 베이스층 내에서 폭방향으로 확장된 제2 확장 영역을 갖는 분리 구조체를 포함하는 3차원 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에 배치된 도전층과, 상기 도전층 상에 배치되며 상기 기판의 일 영역과 접촉하는 복수의 지지 영역을 갖는 절연성 베이스층과, 상기 절연성 베이스층 상에 교대로 배치된 복수의 게이트 전극들과 복수의 몰드 절연층들을 갖는 적층 구조체와, 상기 베이스층 및 상기 도전층을 관통하며, 상기 기판의 상면과 평행한 일 방향으로 연장되고, 상기 베이스층 내에서 폭방향으로 확장된 제1 확장 영역을 갖는 분리 구조체를 포함하는 3차원 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에 배치되며 제1 도전성 불순물을 포함하는 도전층과, 상기 도전층 상에 배치되며 상기 기판의 일 영역과 접촉하는 복수의 지지 영역을 갖는 절연성 베이스층과, 상기 절연성 베이스층 상에 교대로 배치된 복수의 게이트 전극들과 복수의 몰드 절연층들을 갖는 적층 구조체 - 여기서, 상기 절연성 베이스층은 상기 복수의 몰드 절연층들과 식각 선택비를 갖는 유전체 물질을 포함함 - 와, 상기 적층 구조체를 관통하는 수직 채널층과 상기 수직 채널층과 상기 복수의 게이트 전극들 사이에 배치된 수직 절연층을 포함하며 상기 절연성 베이스층 내에서 폭방향으로 확장되며 볼록한 측면을 갖는 제1 확장 영역을 갖는 수직 구조체와, 상기 적층 구조체, 상기 절연성 베이스층 및 상기 도전층을 관통하며, 상기 기판의 상면과 평행한 일 방향으로 연장되고, 상기 절연성 베이스층 내에서 폭방향으로 확장되며 볼록한 측면을 갖는 제2 확장 영역을 갖는 분리 구조체를 포함하는 3차원 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에 하부 희생막을 형성하는 단계와, 상기 기판 상에 상기 하부 희생막을 덮도록 식각 정지층을 형성하는 단계와, 상기 식각 정지층 상에 복수의 희생층들과 복수의 몰드 절연층들을 교대로 적층하여 적층 구조체를 형성하는 단계 - 여기서, 상기 식각 정지층은 상기 적층 구조체의 물질들과 식각 선택비를 갖는 유전체 물질을 포함함 - 와, 상기 식각 정지층에 연결되도록 상기 적층 구조체를 관통하는 채널 홀을 형성하는 단계와, 상기 하부 희생막이 노출되도록 상기 채널 홀에서 상기 식각 정지층에 위치한 부분을 확장시키는 단계와, 상기 채널 홀의 내부 측벽 및 바닥면에 수직 절연층과 수직 채널층을 순차적으로 형성하여 수직 구조체를 형성하는 단계와, 상기 하부 희생막에 연결되도록 상기 적층 구조체와 상기 식각 정지층을 관통하는 개구부를 형성하는 단계와, 상기 개구부를 통해서 상기 하부 희생막과 함께 상기 식각 정지층에 위치한 상기 수직 절연층 부분의 적어도 일부를 제거하는 단계와, 상기 제거된 공간에 제1 도전형 불순물이 도프된 도전 물질을 충전하여 도전층을 형성하는 단계를 포함하며, 상기 도전층을 형성하는 단계는, 상기 수직 절연층 부분이 제거된 영역에 상기 도전층과 연결된 도전막을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조방법을 제공한다.
불량의 원인을 제공하는 이온 주입 공정을 사용하지 않고도 적층 구조체의 상단에 GIDL 트랜지스터를 형성하므로, 신뢰성이 우수한 반도체 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 3차원 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 개시의 일 실시예에 따른 3차원 반도체 장치를 나타내는 개략 평면도이다.
도 3은 도 2에 도시된 3차원 반도체 장치를 I-I'로 절개하여 본 단면도이다.
도 4는 도 3에 도시된 3차원 반도체 장치에서 "A" 영역을 확대하여 나타내는 단면도이다.
도 5는 본 개시의 일 실시예에 따른 3차원 반도체 장치로서, 도 3의 "A" 영역에 대응되는 영역의 부분 확대도이다.
도 6 내지 도 13은 본 개시의 다양한 실시예에 따른 3차원 반도체 장치의 제조 방법의 일부 공정을 설명하기 위한 주요 공정별 단면도들이다.
도 14a 내지 도 14c는 각각 도 7, 도 8 및 도 11의 부분 확대도이다.
도 15는 본 개시의 일 실시예에 따른 3차원 반도체 장치를 나타내는 개략 평면도이다.
도 16은 도 15에 도시된 3차원 반도체 장치에서 "B" 영역을 확대하여 나타내는 단면도이다.
도 17은 본 개시의 일 실시예에 따른 3차원 반도체 장치로서, 도 15의 "B" 영역에 대응되는 영역의 부분 확대도이다.
도 2는 본 개시의 일 실시예에 따른 3차원 반도체 장치를 나타내는 개략 평면도이다.
도 3은 도 2에 도시된 3차원 반도체 장치를 I-I'로 절개하여 본 단면도이다.
도 4는 도 3에 도시된 3차원 반도체 장치에서 "A" 영역을 확대하여 나타내는 단면도이다.
도 5는 본 개시의 일 실시예에 따른 3차원 반도체 장치로서, 도 3의 "A" 영역에 대응되는 영역의 부분 확대도이다.
도 6 내지 도 13은 본 개시의 다양한 실시예에 따른 3차원 반도체 장치의 제조 방법의 일부 공정을 설명하기 위한 주요 공정별 단면도들이다.
도 14a 내지 도 14c는 각각 도 7, 도 8 및 도 11의 부분 확대도이다.
도 15는 본 개시의 일 실시예에 따른 3차원 반도체 장치를 나타내는 개략 평면도이다.
도 16은 도 15에 도시된 3차원 반도체 장치에서 "B" 영역을 확대하여 나타내는 단면도이다.
도 17은 본 개시의 일 실시예에 따른 3차원 반도체 장치로서, 도 15의 "B" 영역에 대응되는 영역의 부분 확대도이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 3차원 반도체 장치의 메모리 셀 어레이의 등가회로도이며, 도 2는 본 개시의 일 실시예에 따른 3차원 반도체 장치(100)의 메모리 셀 어레이(CA)를 나타내는 개략 평면도이다. 여기서, 도 1의 등가 회로는 도 2의 메모리 셀 어레이(CA)와 같이 구현될 수 있다.
도 1을 참조하면, 메모리 셀 어레이(CA)는, 공통 소스 라인(CSL), 복수의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)과, 복수의 그라운드 선택 라인들(GSL)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판(101) 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역(예, 도 3의 도전층(180) 참조)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일부 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
본 실시예에 따른 셀 어레이는 최하위에는 게이트 유도 드레인 누설(gate induced drain leakage, GIDL) 방식을 이용하여 메모리 셀 어레이의 소거 동작을 수행하는 GIDL 트랜지스터들(GDT)를 포함한다. 상기 GIDL 트랜지스터들(GDT)은 접지 선택 라인(GSL)과 공통 소스 라인(CSL) 사이에 배치될 수 있으며, 이를 "하단 GIDL 트랜지스터들"라고도 한다. 일부 실시예에서는, 하단 GIDL 트랜지스터들도 복수(예, 2개)로 제공될 수 있다. 일부 실시예에서는, 스트링 선택 라인들(SSL)과 상기 비트 라인들(BL) 사이에 적어도 하나의 "상단 GIDL 트랜지스터들"이 더 포함될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 GIDL 트랜지스터(GDT) 및 접지 선택 트랜지스터(GST), 상기 비트 라인들(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다.
상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1∼WLn) 및 복수 개의 스트링 선택 라인들(SSL)은 각각 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2에 도시된 바와 같이, 기판(101) 상에 그라운드 선택 라인(GSL), 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)이 순차적으로 형성될 수 있으며, 게이트 전극층들(130) 각각의 하부 및/또는 상부에는 몰드 절연층들(도 3의 122)이 배치될 수 있다. 게이트 도전층들(130)은 기판(101)으로부터 거리가 길어질수록 면적이 감소될 수 있다. 상기 비트 라인들(도 3의 BL)은 상기 기판(101)으로부터 이격되어 상기 기판(101) 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다.
도 2에는 메모리 셀 어레이(50)는 분리 구조체(IA)에 의하여 분리될 수 있다. 또한, 게이트 전극층들(130) 중 스트링 선택 라인(SSL)은 선택 라인 컷 영역(SLC)에 의하여 분리될 수 있다. 일부 실시예에서, 분리 구조체(IA)는 하나 이상의 절연 물질이 갭-필(gap-fill)된 구조로 제공될 수 있다. 예를 들어, 이러한 절연물질은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
메모리 셀 어레이(CA)는 제3 방향(Z)을 따라 게이트 전극층들(130) 및 몰드 절연층들(도 3의 122)을 관통하는 복수의 수직 구조체(CS)를 포함할 수 있다. 복수의 수직 구조체(CS)는 분리 구조체(IA) 사이에서 소정의 간격으로 이격되어 배열될 수 있다. 분리 구조체(IA)에는 일정한 간격으로 지지 영역(110S)이 배열될 수 있다. 상기 지지 영역(110S)은 상기 도전층(도 3의 180)을 형성하기 위한 공간을 지지하기 위해서 기판(101)과 접촉되는 절연성 베이스층(도3 의 110)의 영역으로 정의된다. 이에 대해서는 도 3에서 더욱 상세히 설명하기로 한다.
도 3은 도 2에 도시된 3차원 반도체 장치를 I-I'로 절개하여 본 단면도이다.
도 3을 참조하면, 반도체 장치(100)는, 기판(101)과, 상기 기판(101) 상에 교대로 적층된 몰드 절연층들(122)과, 복수의 게이트 전극들(130)을 갖는 적층 구조체(LS)를 포함한다.
예를 들어, 상기 기판(101)은, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 본 실시예에서는, 상기 복수의 게이트 전극들(130)은 최하위 게이트 전극(131), 차하위 게이트 전극(132), 최상위 게이트 전극(136) 및 이들 사이에 적층된 셀 게이트 전극들(135-1,135-2,135-3...135-n)을 포함할 수 있다. 최하위 게이트 전극(131)는 GIDL 트랜지스터의 관련 요소이며, 차하위 게이트 전극(132) 및 최상위 게이트 전극(136)은 각각 상기 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터(SST)의 관련 요소일 수 있다. 셀 게이트 전극들(135-1,135-2,135-3...135-n)은 복수의 메모리 셀 트랜지스터들(MCT)의 관련 요소일 수 있다(도 1 및 도 2 참조). 반도체 장치(100)의 필요한 용량에 따라 셀 게이트 전극들(135-1,135-2,135-3...135-n)의 개수가 결정될 수 있으며, 예를 들어, 30 개 이상일 수 있다.
상기 최하위 게이트 전극들(131)은 다른 복수의 게이트 전극들을 포함할 수 있으며, 예를 들어, 2개의 게이트 전극들을 포함할 수 있다.
상기 적층 구조체(LS)는 평면적 관점에서 제1 방향(X) 및 상기 제1 방향(X)에 교차하는 제2 방향(Y)으로 연장된 형태를 가질 수 있다. 상기 복수의 게이트 전극들(130)은 상기 제1 방향(X) 및 제2 방향(Y) 모두에 교차하는 제3 방향(Z)으로 순차적으로 적층될 수 있다. 상기 제1 방향(X) 및 상기 제2 방향(Y)은 상기 기판(101)의 상면에 실질적으로 평행할 수 있고, 상기 제3 방향(Z)은 상기 기판(101)의 상기 상면에 실질적으로 수직일 수 있다. 상기 복수의 게이트 전극들(130)은 상기 몰드 절연층들(122)에 의해 서로 분리될 수 있다.
예를 들어, 상기 몰드 절연층들(122)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 복수의 게이트 전극들(130)은 폴리 실리콘(Poly-Si) 또는 텅스텐(W)과 같은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
상기 적층 구조체(LS)는 상기 기판(101)을 향하는 하면에 위치한 하부 절연막(111)을 더 포함할 수 있다. 상기 하부 절연막(111)은, 일 예로, 실리콘 산화막, 실리콘 질화막, 고유전막(예, 알루미늄 산화막 및 하프늄 산화막 등), 또는 이들의 조합을 포함할 수 있다. 상기 하부 절연막(111)은 상기 몰드 절연층들(122)의 두게보다 얇은 두께를 가질 수 있다.
상기 적층 구조체(LS)는 상기 기판(101)의 상면과 수직인 제3 방향(Z)으로 형성된 채널 홀들(CH)을 포함한다. 상기 채널 홀들(CH) 내부에는 수직 구조체(CS)가 제공된다. 상기 수직 구조체(CS)는 상기 적층 구조체(LS)를 관통하는 수직 채널층(150)과, 상기 수직 채널층(150)과 상기 복수의 게이트 전극들(130) 사이에 배치된 수직 절연층(171)을 포함할 수 있다. 또한, 상기 수직 구조체(CS)는 상기 수직 채널층(150) 내에서 상기 제3 방향(예, Z 방향)으로 배치된 절연성 코어(160)를 더 포함할 수 있다. 상기 수직 절연체(171)는 상단 및 하단이 오픈된 파이프 형태 또는 마카로니(macaroni) 형태일 수 있다.
상기 수직 구조체(CS)는 상기 적층 구조체(LS)를 관통하여 도전층(180)에 전기적으로 연결될 수 있다. 상기 수직 구조체(CS)는 상기 적층 구조체(LS) 내에 복수 개로 제공될 수 있고, 복수의 수직 구조체(CS)는 평면적 관점에서 상기 제1 및 제2 방향(예, X, Y)을 따라 배열될 수 있다. 상기 복수의 수직 구조체는 도 2에 도시된 바와 같이, 지그재그 형태로 배열될 수 있다.
상기 수직 절연층(171)은 플래시 메모리 장치의 메모리 요소를 포함할 수 있다. 즉, 상기 수직 절연층(171)은 플래시 메모리 장치의 전하 저장막(171b)을 포함할 수 있다. 이러한 수직 절연층(171)에 저장되는 데이터는 상기 수직 채널층(150)과 게이트 전극들(130)의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 상기 수직 절연층(171)는 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)을 포함할 수도 있다.
상기 수직 절연층(171)은 상기 전하 저장막(171b)과 상기 수직 채널층들(160) 사이에 터널 절연막(171c)을 더 포함할 수 있다. 상기 터널 절연막(171c)은 상기 수직 채널층(160)과 직접 접촉할 수 있다. 일부 실시예에서, 상기 수직 절연층(171)은 상기 전하 저장막(171b)과 상기 게이트 전극들(130) 사이에 개재되는 블로킹 절연막(171a)을 더 포함할 수 있다. 예를 들어, 상기 전하 저장막(171b)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중 적어도 하나를 포함할 수 있다. 상기 터널 절연막(171c)은 상기 전하 저장막(171b)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널 절연막(171c)은 실리콘 산화막일 수 있다. 상기 블로킹막(171a)은 상기 전하 저장막(171b)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 블로킹막(171a)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 산질화막일 수 있다
본 실시예에서, 수직 구조체(CS)는 실질적으로 수직 방향(Z 방향)으로 실질적으로 동일한 면적을 갖는 것으로 도시되어 있으나, 수직 구조체(CS)(또는, 채널 홀들(CH))는 기판(101)에 가까울수록 폭이 좁아지는 형상을 가질 수 있다.
도 3을 참조하면, 상기 게이트 전극들(130)의 각각의 상면 및 하면에는 수평 절연체들(172)이 제공될 수 있다. 상기 수평 절연체들(172)의 각각은 게이트 전극들(130) 각각과 수직 절연층(171) 사이로 연장될 수 있다. 상기 수평 절연층들(172)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일부 실시예에서, 상기 수평 절연층들(172)은 전하 트랩형 플래시 메모리 트랜지스터의 블로킹 절연막을 포함할 수 있다.
상기 적층 구조체(LS) 상에 상기 적층 구조체(LS)의 상면을 가로지르는 배선(비트 라인들(195))이 배치될 수 있다. 상기 비트 라인들(195)은 콘택 비아(193)를 통해 수직 구조체(CS)의 상단에 위치한 패드(PD)에 접속될 수 있다. 비트 라인들(195)과 적층 구조체(LS) 사이에는 층간 절연막(191)이 개재되고, 콘택 비아(193)는 층간 절연막(191)을 관통하여 형성될 수 있다. 상기 층간 절연막(191)은 수직 구조체(CS)의 패드(PD)를 덮도록 적층 구조체(LS) 상에 배치된 제1 절연막(191a)과 분리 구조체(IA)를 덮도록 상기 제1 절연막(191a) 상에 배치된 제2 절연막(191b)을 포함할 수 있다.
본 실시예에 따른 반도체 장치(100)는 상기 기판(101)과 상기 적층 구조체(LS) 사이 배치된 공통 소스 라인을 구성하는 도전층(180)을 포함한다. 상기 도전층(180) 상에는 절연성 베이스층(110)을 배치되어 상기 도전층(180)을 덮을 수 있다. 상기 절연성 베이스층(110)(여기서, 상기 절연성 베이스층(110)은 식각정지층이라고도 함)은 상기 기판(101)의 일 영역과 접촉된 지지 영역(110S)을 가질 수 있다. 상기 지지 영역(110S)은 상기 도전층(180)을 형성하기 전에 하부 희생막을 제거하여 발생된 공간을 지지하기 위한 수단으로 제공된다(도 11 참조). 이러한 지지 영역(110S)은 도 2에 도시된 바와 같이, 분리 구조체(IA)가 형성될 영역에 일정한 간격으로 배열될 수 있다.
상기 도전층(180)은 제1 도전형 불순물이 도프된 도전물질을 포함할 수 있다. 예를 들어, 상기 도전층(180)은 n형 불순물이 도프된 폴리 실리콘(poly-Si)을 포함할 수 있다. 상기 절연성 베이스층(110)은 식각 정지층으로 제공되며, 상기 적층 구조체(LS)의 물질들(예, 몰드 절연층들(122))과 식각 선택비를 갖는 고유전체 물질을 포함할 수 있다. 본 실시예에 채용된 절연성 베이스층(110)은 고유전체 물질을 포함할 수 있다. 예를 들어, 상기 절연성 베이스층(110)은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy) 또는 프라세오디뮴 산화물(Pr2O3)을 포함할 수 있다. 특정 예에서, 상기 절연성 베이스층(110)은, Al2O3 또는 HfO2을 포함할 수 있다.
본 실시예에 채용된 절연성 베이스층(110)은 식각 선택비가 큰 고유전체막으로 구성되므로, 채널 홀(CH) 형성공정에서 예비 홀의 위치(예, 절연성 베이스층(110)의 내부)를 비교적 정확히 제어할 수 있다(도 6 참조). 또한, 종래의 전도성 식각 정지층(예, 폴리 실리콘)과 달리, 전기적 절연성을 갖는 절연성 베이스층(110)은 인접한 트랜지스터(예, GIDL 트랜지스터)의 전기적인 스트레스를 완화시킬 수 있다.
본 실시예에서, 상기 수직 구조체(CS)는 상기 절연성 베이스층(110) 내부로 연장된 단부를 가지며, 상기 수직 구조체(CS)의 단부는 상기 절연성 베이스층(110) 내에서 폭방향으로 확장된 제1 확장 영역(EA)을 갖는다. 예를 들어, 상기 제1 확장 영역(EA)은 각각 볼록한 측면을 갖는 항아리 형상을 가질 수 있다. 상기 제1 확장 영역(EA)은 식각 정지층인 절연성 베이스층(110)까지 식각한 후에 등방성 식각(예, 습식 식각)을 적용하여 하부 희생막(도 7의 105)이 노출될 때까지 폭방향으로도 확장시키는 과정에서 얻어질 수 있다.
상기 수직 구조체(CS)의 제1 확장 영역(EA)은 상기 도전층(180)과 연결될 수 있다. 상기 수직 구조체(CS)는 상기 제1 확장 영역(EA)에서 상기 도전층(180)과 접촉하는 바닥으로부터 상기 수직 채널층(150)의 표면을 따라 연장된 도전막(185)을 포함할 수 있다. 도 4는 도 3에 도시된 반도체 장치의 "A" 영역을 확대하여 나타내는 부분 확대 단면도이다.
도 4를 참조하면, 제1 확장 영역(EA)은 폭방향으로 볼록한 절연성 코어(160)의 단부와, 그 볼록한 단부의 표면을 따라 배치된 수직 채널층(150) 부분을 포함할 수 있다. 상기 도전막(185)은 상기 도전층(180)과 접촉되도록 상기 제1 확장 영역(EA)의 바닥에 위치한 상기 수직 채널층(150) 부분의 표면에 배치될 수 있다.
상기 도전막(185)은 상기 도전층(180)으로부터 연장된 요소로서, 상기 도전층(180)과 동일한 도전물질을 포함할 수 있다. 상기 도전막(185)은 상기 도전층(180)과 동일하거나 유사하게 제1 도전형 불순물(예, n형 불순물)(IP, +로 표시됨)이 고농도로 도프된 도전성 물질일 수 있다. 상기 도전막(185)으로부터 그와 인접한 수직 채널층(150) 부분에 제1 도전형 불순물(IP)이 확산될 수 있다. 예를 들어, 상기 도전층(180) 및 상기 도전막(185)은 n형 불순물로 도프된 폴리 실리콘을 포함할 수 있다. 일부 실시예에서, 상기 수직 채널층(150)도 상기 도전층(180) 및 상기 도전막(185)과 동일한 물질인 폴리 실리콘을 포함할 수 있다. 이러한 불순물 확산을 효과적으로 유도하기 위해서 추가적인 열처리 공정이 적용될 수 있다.
본 실시예에서, 상기 수직 채널층(150) 중 상기 도전막(185)에 인접한 부분은 상기 제1 도전형 불순물(IP)이 확산된 영역을 가질 수 있다. 이러한 도전막(185)에 인접한 부분은 상기 수직 채널층(150)에서 상기 최하위 게이트 전극(131)에 인접한 부분을 포함할 수 있다. 다시 말해, 상기 도전막(185)의 제1 도전형 불순물(IP)은 최하위 게이트 전극(131)에 인접한 수직 채널층(150) 부분까지 확산될 수 있다.
그 결과, 메모리 셀 어레이 영역의 하단에 위치하더라도, GIDL 트랜지스터를 형성하기 위한 채널 영역의 일부에 제1 도전형(예, n형) 불순물(IP)로 도프시킬 수 있다. 예를 들어, GIDL 트랜지스터의 채널 영역의 불순물 농도는 X선 형광 분석방법(XRF: X-ray Fluorescence)을 기준으로 2∼10 counts/㎤ 범위일 수 있다.
이와 같이, 공통 소스 라인(CSL)을 구성하는 도전층(180)을 구성하는 고농도로 불순물(IP)이 도프된 도전 물질을 상기 도전층(180)과 접하는 제1 확장 영역(EA)으로 연장시켜 도전막(185)을 형성할 수 있으며 이러한 도전막(185)을 이용하여 인접한 수직 채널층(150) 부분까지 불순물(IP)을 효과적으로 확산시킬 수 있다.
도 4에 도시된 바와 같이, 상기 도전막(185)은 상기 제1 확장 영역(EA)의 상반부까지 연장될 수 있다. GIDL 트랜지스터의 채널 영역, 즉 상기 최하위 게이트 전극(131)에 인접한 수직 채널층(150) 부분에 불순물 소스인 상기 도전막(185)을 더 가깝게 위치시킬 수 있다.
이러한 도전막(185)은 도전층(180)을 형성하는 과정에서 제공될 수 있다. 구체적으로, 도전층(180)을 위한 공간에 충전되어 있던 하부 희생막을 제거하는 과정에, 제1 확장 영역(EA)에 위치하던 수직 절연층(171) 부분을 제거하고, 그 제거된 공간에 도전층(180)을 위한 도전 물질을 충전하는 과정에서 상기 도전막(185)도 함께 형성될 수 있다. 그 결과, 도 4에 도시된 바와 같이, 도전막(185)의 상단은 잔류한 수직 절연층(171)의 하단에 연결될 수 있다.
상기 절연성 베이스층(110) 내에 위치한 제1 확장 영역(EA)은 인접한 수직 구조체(CS)의 폭보다 확장된 폭(W)을 가질 수 있다. 이러한 확장된 폭(W)은 채널 홀(CH)의 식각된 위치(확장을 위한 식각공정 전) 및 식각 정지층인 절연성 베이스층(110)의 두께(t) 등에 의해 결정될 수 있다. 상기 제1 확장 영역(EA)의 최대 폭(W)은 상기 절연성 베이스층(110)의 두께(t)와의 편차가 ±30% 범위 이내일 수 있다. 예를 들어, 상기 절연성 베이스층(110)의 두께(t)는 30∼50㎚의 범위이며, 상기 제1 확장 영역(EA)의 최대 폭(W)은 30∼60㎚의 범위일 수 있다.
상기 반도체 장치(100)는 상기 적층 구조체(LS), 상기 절연성 베이스층(110) 및 상기 도전층(180)을 관통하는 분리 구조체(IA)를 포함한다. 상기 분리 구조체(IA)는 기판(101)의 일부 영역까지 형성될 수 있다. 상기 분리 구조체(IA)는 도 2에 도시된 바와 같이 상기 기판(101)의 상면과 평행한 일 방향으로 연장될 수 있다. 상기 분리 구조체(IA)는 상기 절연성 베이스층(110) 내에서 폭방향으로 확장된 제2 확장 영역(ER)을 가질 수 있다.
이러한 제2 확장 영역(ER)은 제1 확장 영역(EA)과 유사하게 절연성 베이스층(110)까지 식각한 후에 등방성 식각을 적용하여 기판(101)을 노출시키면서 폭방향으로 확장시키는 과정에서 얻어질 수 있다. 분리 구조체(IA)는 절연물질(172)이 충전되어 구성될 수 있다. 지지 영역(110S)에서 절연성 베이스층(110)의 레벨은 다른 영역의 절연성 베이스층(110)의 레벨보다 다소 낮으므로, 지지 영역(110S) 상에 위치한 분리 구조체(IA)와 다른 위치의 분리 구조체(IA)의 제2 확장 영역들(ER)은 그 레벨이 다소 상이할 수 있다. 또한, 예비 홀을 형성하는 과정(도 9 참조)에서 식각 정지 위치가 상이할 수 있으므로, 제2 확장 영역들(ER)의 형상은 서로 다를 수 있다.
본 실시예에서, 상기 도전막(185)의 상단은 상기 최하위 게이트 전극(131)에 인접하도록 제1 확장 영역(EA)의 상반부 상에 위치하지만, 다른 실시예에서, 상기 도전막(185)의 상단 위치는 하부 절연막(111)의 아래에 위치하면, 도전층(180) 형성과정에서 하부 희생막을 제거하기 위한 식각공정(도 12 참조)에 따라 다양하게 변경될 수 있다.
도 5는 본 개시의 다른 실시예에 따른 반도체 장치를 나타내는 단면도로서, 도 4에 대응되는 "A" 영역의 확대 단면으로 이해될 수 있다.
도 5를 참조하면, 본 실시예에 따른 반도체 장치는, 도전막(185')의 상단이 제1 확장 영역(EA)의 하반부에 위치하는 점을 제외하고 도 1 내지 도 3에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 수직 구조체(CS)는 앞선 실시예와 유사하게 그 제1 확장 영역(EA)에 위치한 도전막(185')에 의해 도전층(180)과 연결될 수 있다. 도전막(185')은 도전층(180)으로부터 연장된 부분이므로, 도전층(180)과 도전막(185')은 동일한 물질로 일체화된 형태를 가질 수 있다.
상기 수직 구조체(CS)의 도전막(185')은 상기 도전층(180)과 접하는 부분, 예를 들어 제1 확장 영역(EA)의 바닥 부분에 위치하며, 그로부터 연장될 수 있다. 상기 도전막(185')의 상단은 제1 확장 영역(EA)의 하반부에 위치할 수 있다. 이 경우에도 상기 도전막(185')은 제1 확장 영역(EA)에 위치한 수직 채널층(150) 부분과 접촉하므로, 그 부분을 통해서 상기 최하위 게이트 전극(131)에 인접한 수직 채널층(150) 부분까지 불순물(IP)을 확산시킬 수 있다. 이와 같이, 상기 도전막(185')의 상단 위치는 하부 절연막(111)를 관통하여 게이트 전극들(130)에 접촉되지만 않는다면, 도전층(180) 형성과정에서 하부 희생막을 제거하기 위한 식각공정(도 12 참조)에 따라 다양하게 변경될 수 있다.
앞선 실시예들에 따른 반도체 장치(100)는 도 3에 도시된 바와 같이, 메모리 셀 어레이(CA)를 중심으로 도시하여 설명하였으나, 주변 회로 구조체가 기판(101의 상면과 수직한 방향(예, Z 방향)으로 적층된 구조, 즉 COP(Cell-On-Peri 또는 Cell-Over-Peri) 구조를 가질 수 있다. 이와 같이, 메모리 셀 어레이(CA)를 제외한 주변 회로는 메모리 셀 어레이(CA) 하부에 배치되므로 집적률을 크게 개선할 수 있다.
도 6 내지 도 13은 본 개시의 다양한 실시예에 따른 3차원 반도체 장치의 제조 방법의 일부 공정을 설명하기 위한 주요 공정별 단면도들로서, 도 3에 대응되는 단면도로 이해할 수 있다. 또한, 도 14a 내지 도 14c는 각각 도 7, 도 8 및 도 12의 부분 확대도이다.
도 6을 참조하면, 기판(101) 상에 하부 희생막(105)과 식각정지층(110)("절연성 베이스층"이라고도 함)을 형성하고, 상기 식각 정지층(110) 상에 몰드 적층 구조체(MLS)를 형성한다. 이어, 몰드 구조체(MLS)에 채널 홀(CH)을 형성한다.
상기 기판(101)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 하부 희생막(105)은 도전층(도 3의 180)을 정의하는 영역일 수 있다. 하부 희생막(105)은 식각 정지층(110)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 희생막(105)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물을 포함할 수 있다. 본 실시예에서, 하부 희생막(105)은 상기 수직 절연층(도 3의 171)과 유사한 3층 구조를 가질 수 있으며, 예를 들어, 실리콘 산화물(105a)/실리콘 질화물(105b)/실리콘 산화물(105c)을 포함할 수 있다.
상기 하부 희생막(105)을 덮도록 식각 정지층(110)을 형성한다. 상기 식각 정지층(110)은 몰드 적층 구조체(MLS)의 물질들과 식각 선택비를 갖는 고유전막일 수 있다. 상기 식각 정지층(110)은 앞서 예시된 고유전막을 포함할 수 있으며, 예를 들어 Al2O3 또는 HfO2를 포함할 수 있다. 상기 식각 정지층(110)은 하부 희생막(105)이 제거된 후에도 그 공간이 유지되도록 지지대(110S)를 포함할 수 있다. 상기 지지대(110S)는 상기 하부 희생막(105)이 제거된 영역으로서 그 하부 구조물(예, 기판(101))과 직접 접촉하는 식각 정지층(110) 영역으로 제공될 수 있다.
상기 몰드 적층 구조체(MLS)는 상기 식각 정지층(110) 상에 배치된 하부 절연막(111)과 상기 하부 절연막(111) 상에 교대로 배치된 희생층들(121)과 몰드 절연층들(122)을 포함할 수 있다. 예를 들어, 상기 하부 절연막(111)은 상기 몰드 절연층(122)과 유사한 물질을 포함할 수 있다. 상기 희생층들(121)은 몰드 절연층들(122)에 대해 식각 선택비를 갖는 희생물질을 포함할 수 있다. 예를 들면, 몰드 절연층들(122)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 희생층들(121)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
본 실시예와 같이, 하부 절연막(111)과 몰드 절연층들(122)의 두께는 서로 동일하지 않을 수 있다. 하부 절연막(111)은 상대적으로 얇게 형성될 수 있다. 최상부의 절연막(122T)은 상대적으로 두껍게 형성될 수 있다. 이에 한정되지는 않으며, 절연막들(120) 및 희생막들(110)의 두께 및/또는 개수는 다양하게 변경될 수 있다.
이어, 몰드 구조체(MLS)에 채널 홀(CH)을 형성할 수 있다. 이방성 식각 공정을 이용하여 희생층들(121) 및 몰드 절연층들(122), 하부 절연막(111)을 관통하는 채널 홀들(CH)을 형성할 수 있다. 일부 실시예에서, 채널 홀들(CH)의 내부 측벽은 기판(101)의 상면에 실제로는 수직하지 않을 수 있다. 예를 들어, 채널 홀들(CH)의 폭은 기판(101)의 상면에 가까울수록 감소될 수 있다. 본 식각공정에서, 고유전물질로 구성된 식각 정지층(110)을 이용함으로써, 채널 홀(CH)의 단부 위치를 비교적 정확히 제어할 수 있다. 본 실시예에서, 채널 홀(CH)의 단부(즉, 바닥)는 상기 식각 정지층(110) 내에 위치할 수 있다. 채널 홀(CH)을 형성하기 전에 스트링 선택 라인을 위한 선택 라인 컷 영역(SLC)을 채널 홀(CH) 사이에 형성할 수 있다.
도 7을 참조하면, 상기 하부 희생막(105)이 노출되도록 상기 식각 정지층(110)에 위치한 상기 채널 홀(CH) 부분을 폭방향으로 확장시킨다.
본 공정은 식각 정지층(110)에 대한 선택적 식각이 가능한 등방성 식각공정(예, 습식 식각)으로 수행될 수 있다. 도 14a에 도시된 바와 같이, 채널 홀(CH)의 단부에서 등방성 식각이 수행되어 볼록한 측면을 갖는 항아리 형상을 갖는 제1 확장 공간(CH_E)이 제공될 수 있다. 이러한 식각공정은 제1 확장 공간(CH_E)의 바닥면을 통해서 하부 희생막(105)이 노출될 수 있다. 하부 희생막(105)의 노출 영역은 하부 희생막(105)을 제거하는 후속 공정에서 제1 확장 공간(CH_E)에 형성될 수직 절연층(171) 부분을 제거하기 위한 통로로 활용될 수 있다.
도 8을 참조하면, 상기 채널 홀(CH)의 내부에 수직 구조체(CS)를 형성할 수 있다.
상기 채널 홀(CH)의 내부 측벽 및 제1 확장 공간(CH_E)에 의해 노출된 표면에 수직 절연층(171)과 수직 채널층(150) 및 절연성 코어(160)를 순차적으로 형성하여 수직 구조체(CS)를 형성할 수 있다. 도 14b에 도시된 바와 같이, 수직 절연층(171)은 채널 홀들(CH)의 내부 측벽 및 제1 확장 공간(CH_E)의 노출면에 컨포멀하게 형성될 수 있다. 앞서 설명한 바와 같이, 본 실시예에 채용된 수직 절연층(171)은, 블록킹막(171a), 전하 저장막(171b), 및 터널링막(171c)을 순차적으로 증착함으로써 형성될 수 있다. 이어, 수직 채널층(150)도 이와 유사하게 상기 수직 절연층(171)의 표면에 형성될 수 있다. 상기 수직 절연층(171) 및/또는 상기 수직 채널층(150)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다.
수직 채널층(150)의 내부 공간에는 절연성 코어(160)가 충전될 수 있다. 예를 들어, 상기 절연성 코어(160)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 특정 예에서는 스핀 온 글래스(SOG) 산화물로 형성될 수 있다. 이와 같이, 수직 절연층(171)과 수직 채널층(150) 및 절연성 코어(160)을 순차적으로 형성함으로써, 수직 구조체(CS)를 형성하고, 도 14b에 도시된 바와 같이, 수직 구조체(CS)는 제1 확장 공간(CH_E)에서 볼록한 항아리 형상을 갖는 제1 확장 영역(EA)을 가질 수 있다.
다음으로, 수직 채널층(150) 및 절연성 코어(160)의 상단 일부를 에치백을 이용하여 리세스시킨 후에 도전성 물질로 패드(PD)를 형성한다. 패드(PD)를 형성하기 위해 리세스된 영역을 매립하는 도전 물질층을 형성한 후에, 최상위 몰드 절연층(122T)이 노출되도록 평탄화 공정이 수행될 수 있다. 상기 패드(PD)는 수직 채널층(150)에 연결되며, 후속 공정에서 비트 라인 등과 연결될 콘택 영역을 제공할 수 있다.
도 9를 참조하면, 상기 하부 희생막(105)에 연결되도록 상기 몰드 적층 구조체(MLS)와 상기 식각 정지층(110)을 관통하는 개구부(OP')를 형성한다.
개구부(OP') 형성 전에, 몰드 적층 구조체(MLS)에 패드를 덮도록 제1 층간 절연막(191a)("보호 절연막"이라고도 함)을 형성할 수 있다. 보호 절연막(191a)은 후속 식각 공정에서 최상부의 절연층(122T), 패드(PD) 및 수직 구조체(CS)를 보호할 수 있다. 개구부(OP')는 포토 리소그래피 공정을 이용하여 마스크를 형성하고, 마스크를 이용한 이방성 식각함으로써 형성될 수 있다. 개구부(OP')는 일 방향(예, Y방향)으로 연장되는 트렌치 구조일 수 있다. 개구부(OP')는 식각 정지층(110)의 일부 영역을 노출시킬 수 있다. 개구부(OP')를 통해 식각 정지층(110)의 일부가 노출될 수 있다.
본 식각 공정에서도 앞선 채널 홀(CH) 형성공정(도 6 참조)과 유사하게, 고유전 물질로 구성된 식각 정지층(110)을 이용함으로써, 개구부(OP')의 단부 위치를 비교적 정확히 제어할 수 있다.
도 10을 참조하면, 상기 하부 희생막(105)이 노출되도록 상기 식각 정지층(110) 내에 위치한 상기 개구부(OP') 영역을 확장시켜 제2 확장 공간(OP_E')을 형성할 수 있다.
본 공정은 앞선 확장 공정(도 7 참조)과 유사하게 식각 정지층(110)에 대한 선택적 식각이 가능한 등방성 식각공정(예, 습식 식각)으로 수행될 수 있다. 개구부(OP)의 단부에서 등방성 식각이 수행되어 볼록한 측면을 갖는 항아리 형상을 갖는 제2 확장 공간(OP_E')을 형성할 수 있다. 이러한 식각공정은 제2 확장 공간(OP_E')의 바닥면을 통해서 하부 희생막(105)이 노출될 수 있다.
도 11을 참조하면, 개구부(OP)의 내부 측벽에 절연 스페이서(175)를 형성하고, 상기 절연 스페이서(175)를 이용하여 상기 개구부(OP)를 상기 기판(101)의 일부 영역까지 연장시킨다.
개구부(OP)의 내부 표면에 절연층을 형성한 후에 상기 개구부(OP)의 바닥면이 개방되도록 이방성 식각 공정을 수행하여 바닥면에서 하부 희생막(105)을 노출시킬 수 있다. 이렇게 얻어진 절연성 스페이서(175)를 이용하여 상기 개구부(OP)를 상기 기판(101)의 일부 영역까지 연장시킬 수 있다. 그 결과, 개구부(OP)의 하단부에서 하부 희생막(105)이 노출될 수 있으므로, 개구부(OP)를 통해서 하부 희생막(105)을 제거할 수 있다.
도 12를 참조하면, 상기 개구부(OP)를 통해서 상기 하부 희생막(105)과 함께 상기 식각 정지층(110)에 위치한 상기 수직 절연층(171) 부분의 적어도 일부를 제거할 수 있다.
개구부(OP)를 통한 하부 희생막(105) 제거 과정에서, 절연성 스페이서에 의해 몰드 적층 구조체가 손상되지 않을 수 있다. 또한, 상기 하부 희생막(105)이 제거되어 공통 소스라인(또는 도전층(180))을 위한 공간(OB)이 형성되고, 도 14c에 도시된 바와 같이, 추가적인 식각과정에서 상기 하부 희생막(105)과 연결되면서 제1 확장 영역(EA)에 위치한 수직 절연층(171)이 부분적으로 제거되어 제1 확장 영역(EA)에 빈 공간(OB_E)을 제공할 수 있다. 이러한 빈 공간(OB_E)은 후속 공정에서 도전막(도 13의 "185")의 형성 영역을 정의할 수 있다.
추가적인 식각 공정이 수행됨에 따라, 상기 수직 절연층(171)은 제1 확장 영역(EA)의 바닥면으로부터 상부로 점차적으로 제거될 수 있다. 앞서 설명한 바와 같이, 수직 절연층(171)이 식각되는 영역은 하부 절연막(111)의 아래에 적절히 위치시킬 수 있다. 이러한 식각 경로는 볼록한 측면을 통해서 진행될 수 있다. 에천트가 볼록한 측면을 지날 때에 식각 진행이 늦어지므로, 급격한 과식각으로 인해 하부 절연막(111)까지 식각되는 것을 효과적으로 방지할 수 있다.
도 13을 참조하면, 앞선 공정에서 얻어진 공간들(OB, OB_E)에 제1 도전형 불순물(IP)이 도프된 도전 물질을 충전하여 도전층(180)을 형성할 수 있다.
하부 희생막(105)이 제거된 공간(OB)에 제1 도전형 불순물이 도프된 도전물질을 증착하여 도전층(180)을 형성할 수 있다. 도전층(180)을 형성하는 과정에서 상기 수직 절연층(171) 부분이 제거된 공간(OB_E)에 상기 도전층(180)과 연결된 도전막(185)을 형성할 수 있다.
상기 도전막(185)은 상기 도전층(180)으로부터 연장된 요소로서 상기 도전층(180)과 동일한 도전물질을 포함할 수 있다. 상기 도전막(185)은 상기 도전층(180)과 동일하거나 유사하게 제1 도전형 불순물(IP)이 고농도로 도프된 도전성 물질일 수 있다. 예를 들어, 상기 도전층(180) 및 상기 도전막(185)은 n형 불순물로 도프된 폴리 실리콘을 포함할 수 있다. 앞서 설명한 바와 같이, 도전막(185)을 통해서 인접한 수직 채널층(150)에 불순물(IP)을 확산시킬 수 있다. 이러한 불순물 확산을 효과적으로 유도하기 위해서 추가적인 열처리 공정이 수행될 수 있다.
다음으로, 개구부(OP) 내에 절연성 스페이서(175)를 제거하고, 개구부(OP)를 통해 노출된 희생층들(121)을 제거하고, 도 12에 도시된 바와 같이, 수평 절연층(172) 및 게이트 전극(130)을 형성할 수 있다. 이어, 도 3에 도시된 바와 같이, 개구부(OP)에 절연 물질을 충전하여 분리 구조체(IS)를 형성하고, 비트 라인(BL)을 포함한 상부 배선 공정을 수행할 수 있다.
앞선 실시예들에서는 수직 구조체의 단부가 절연성 베이스층(즉, 식각 정지층) 내에 위치한 형태를 예시하였으나, 채널 홀을 형성하는 식각 공정에 따라 채널 홀의 단부는 식각 정지층의 아래에 위치할 수도 있다. 이 경우에도 절연성 베이스층 내에 위치한 볼록한 측면을 갖는 확장 영역에 도전막이 제공되며, 그 도전막을 통해서 GIDL 트랜지스터의 채널 영역에 불순물을 확산시킬 수 있다.
도 15는 본 개시의 일 실시예에 따른 3차원 반도체 장치를 나타내는 개략 평면도이며, 도 16은 도 15에 도시된 3차원 반도체 장치에서 "B" 영역을 확대하여 나타내는 단면도이다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 반도체 장치는, 상기 수직 구조체(CS')의 바닥면이 상기 절연성 베이스층(110)의 하면보다 낮은 레벨에 위치하는 점을 제외하고 도 1 내지 도 3에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 수직 구조체(CS')는 앞선 실시예와 유사하게 절연성 베이스층(110) 내에 제1 확장 영역(EA')을 포함하며, 제1 확장 영역(EA')의 수직 채널층(160) 표면을 따라 연장된 도전막(185')을 포함할 수 있다. 다만, 수직 구조체(CS)의 단부 또는 바닥면은 절연성 베이스층(110)의 하면보다 아래에 위치할 수 있다. 이는 채널 홀의 형성공정(도 6 참조)에서 절연성 베이스층(110)을 관통한 경우로서 이해될 수 있다. 이 경우에, 제1 확장 영역(EA')은 식각 선택비가 높은 절연성 베이스층(110)에 한하여 형성되더라도, 채널 홀의 단부가 하부 희생막(105)(최종 구조에서는 도전층(180)) 내에 위치하도록 형성함으로써 수직 절연층(171) 및 수직 채널층(150)이 하부 희생막(105)(최종 구조에서는 도전층(180))의 내부까지 연장되어 형성될 수 있다. 일부 실시예에서는, 절연성 코어(160)도 절연성 베이스층(110) 하면보다 낮은 하부 희생막(105)(최종 구조에서는 도전층(180))의 내부에 위치할 수 있다.
본 실시예에서도, 도전층(180) 형성 과정에서, 제1 확장 영역(EA') 내의 수직 절연층(171) 부분이 부분적으로 제거되고, 그 제거된 도전층(180)과 동일한 물질로 충전되어 도전막(185')을 제공한다. 상기 도전막(185')은 도전층(180)과 동일하게 불순물이 도프된 도전 물질로 구성되므로, 인접한 수직 채널층(150)으로 불순물을 확산시킬 수 있다.
도 17은 본 개시의 일 실시예에 따른 3차원 반도체 장치를 나타내는 개략 평면도이다.
도 17을 참조하면, 본 실시예에 따른 반도체 장치는, 상기 수직 구조체(CS")가 기판의 일부 영역까지 연장된 점을 제외하고 도 1 내지 도 3와 도 15 및 도 16에 도시된 반도체 장치들과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3와 도 15 및 도 16에 도시된 반도체 장치들의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 수직 구조체(CS")는 앞선 실시예와 유사하게 절연성 베이스층(110) 내에 제1 확장 영역(EA")을 포함하며, 제1 확장 영역(EA")의 수직 채널층(150) 표면을 따라 연장된 도전막(185")을 포함할 수 있다. 다만, 수직 구조체(CS)는 도전층(180)을 관통하여 그 바닥면이 기판(101) 내에 위치할 수 있다. 이도 앞선 실시예와 유사하게, 채널 홀의 형성공정(도 6 참조)에서 하부 희생막(105)을 관통한 경우로서 이해될 수 있다. 채널 홀의 단부는 기판(101)의 일부 영역에 위치하므로 수직 절연층(171) 및 수직 채널층(150)이 도전층(180)) 아래에 위치한 기판(101) 영역까지 연장되어 형성될 수 있다. 일부 실시예에서는, 절연성 코어(160)의 단부도 기판(191) 영역에 위치할 수 있다.
본 실시예에서도, 도전층(180) 형성 과정에서, 제1 확장 영역(EA") 내의 수직 절연층(171)이 부분적으로 제거될 뿐만 아니라, 기판(101) 내에 위치하던 수직 절연층(171)도 부분적으로 제거될 수 있다. 그 제거된 영역들에 도전층(180)과 동일한 물질로 충전되어 상부 도전막(185a)과 하부 도전막(185b)이 제공될 수 있다. 여기서, 상기 상부 도전막(185a)은 앞선 실시예의 도전막들과 유사하게 인접한 수직 채널층(150)으로의 불순물 확산에 기여할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
111: 하부 절연막
110: 절연성 베이스층(또는 식각 정지층)
121: 희생층 122: 몰드 절연층
LS: 적층 구조체 130: 게이트 전극층
EA: 제1 확장영역 ER: 제2 확장 영역
CS: 수직 구조체 150: 수직 채널층
160: 절연성 코어 171: 수직 절연층
171a: 터널링막 171b: 전하 저장막
171c: 블록킹막 175: 수평 절연층
180: 도전층 185,185': 도전막
193: 콘택 비아 195(BL): 비트 라인
110: 절연성 베이스층(또는 식각 정지층)
121: 희생층 122: 몰드 절연층
LS: 적층 구조체 130: 게이트 전극층
EA: 제1 확장영역 ER: 제2 확장 영역
CS: 수직 구조체 150: 수직 채널층
160: 절연성 코어 171: 수직 절연층
171a: 터널링막 171b: 전하 저장막
171c: 블록킹막 175: 수평 절연층
180: 도전층 185,185': 도전막
193: 콘택 비아 195(BL): 비트 라인
Claims (20)
- 기판 상에 배치되며, 제1 도전형 불순물이 포함된 도전층;
상기 기판 상에 배치되며, 상기 도전층을 덮는 고유전체 물질을 포함하는 절연성 베이스층;
상기 절연성 베이스층 상에 배치된 하부 절연막과, 상기 하부 절연막 상에 교대로 적층된 복수의 게이트 전극들과 복수의 몰드 절연층들을 갖는 적층 구조체 - 여기서, 상기 절연성 베이스층은 상기 하부 절연막 및 상기 복수의 몰드 절연층의 물질들과 다른 고유전체 물질을 포함함 -;
상기 적층 구조체를 관통하는 수직 채널층과, 상기 수직 채널층과 상기 복수의 게이트 전극들 사이에 배치된 수직 절연층을 포함하며, 상기 절연성 베이스층 내에서 폭방향으로 확장된 제1 확장 영역을 갖는 수직 구조체;
상기 수직 구조체의 제1 확장 영역에서 상기 도전층과 접촉하는 바닥으로부터 상기 수직 채널층의 표면을 따라 연장되며, 상기 도전층과 동일한 도전물질을 포함하는 도전막; 및
상기 적층 구조체, 상기 절연성 베이스층 및 상기 도전층을 관통하며, 상기 기판의 상면과 평행한 일 방향으로 연장되고, 상기 절연성 베이스층 내에서 폭방향으로 확장된 제2 확장 영역을 갖는 분리 구조체;를 포함하는 3차원 반도체 장치.
- 제1항에 있어서,
상기 수직 채널층 중 상기 도전막에 인접한 부분은 상기 게이트 전극들에 인접한 부분들에 비해 높은 상기 제1 도전형 불순물 농도를 갖는 3차원 반도체 장치.
- 제2항에 있어서,
상기 도전막에 인접한 부분은 상기 수직 채널층에서 상기 복수의 게이트 전극들 중 최하위 게이트 전극에 인접한 부분을 포함하는 3차원 반도체 장치.
- 제3항에 있어서,
상기 도전층 및 상기 도전막은 n형 불순물을 갖는 폴리 실리콘을 포함하는 3차원 반도체 장치.
- 제1항에 있어서,
상기 제1 및 제2 확장 영역은 각각 볼록한 측면을 갖는 항아리 형상을 갖는 3차원 반도체 장치.
- 제1항에 있어서,
상기 도전막은 상기 제1 확장 영역의 상반부까지 연장되는 3차원 반도체 장치.
- 제6항에 있어서,
상기 도전막의 상단은 상기 하부 절연막의 아래에 위치하는 3차원 반도체 장치.
- 제1항에 있어서,
상기 도전막의 상단은 상기 수직 절연층의 하단에 연결되는 3차원 반도체 장치.
- 제1항에 있어서,
상기 절연성 베이스층은 상기 기판의 일 영역과 접촉된 지지 영역을 갖는 3차원 반도체 장치.
- 제1항에 있어서,
상기 제1 확장 영역의 최대 폭은 상기 절연성 베이스층의 두께와의 편차가 ±30% 범위 이내인 3차원 반도체 장치.
- 제10항에 있어서,
상기 절연성 베이스층의 두께는 30∼50㎚의 범위이며, 상기 제1 확장 영역의 최대 폭은 30∼60㎚의 범위를 갖는 3차원 반도체 장치.
- 제1항에 있어서,
상기 절연성 베이스층은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3)로 구성된 그룹으로 선택된 적어도 하나를 포함하는 3차원 반도체 장치.
- 제1항에 있어서,
상기 수직 구조체는 상기 수직 채널층 내에서 상기 기판의 상면과 수직인 방향으로 배치된 절연성 코어를 더 포함하며, 상기 절연성 코어는 상기 절연성 베이스층 내에서 폭방향으로 확장된 확장영역을 갖는 3차원 반도체 장치.
- 제1항에 있어서,
상기 분리 구조체는 상기 기판과 접촉하는 3차원 반도체 장치.
- 기판 상에 배치된 도전층;
상기 도전층 상에 배치되며, 상기 기판의 일 영역과 접촉하는 복수의 지지 영역을 갖는 절연성 베이스층;
상기 절연성 베이스층 상에 교대로 배치된 복수의 게이트 전극들과 복수의 몰드 절연층들을 갖는 적층 구조체; 및
상기 적층 구조체, 상기 베이스층 및 상기 도전층을 관통하며, 상기 기판의 상면과 평행한 일 방향으로 연장되고, 상기 베이스층 내에서 폭방향으로 확장된 제1 확장 영역을 갖는 분리 구조체를 포함하는 3차원 반도체 장치.
- 제15항에 있어서,
상기 절연성 베이스층은 상기 몰드 절연층들과 식각 선택비를 갖는 고유전체 물질을 포함하는 3차원 반도체 장치.
- 제15항에 있어서,
상기 적층 구조체를 관통하는 수직 채널층과, 상기 수직 채널층과 상기 복수의 게이트 전극들 사이에 배치된 수직 절연층을 포함하며, 상기 절연성 베이스층 내에서 폭방향으로 확장되며 볼록한 측면을 갖는 제2 확장 영역을 갖는 수직 구조체;를 더 포함하는 3차원 반도체 장치.
- 제17항에 있어서,
상기 도전층으로부터 연장되며, 상기 제2 확장 영역에 위치한 상기 수직 채널층 부분의 표면에 배치된 도전막;을 더 포함하고,
상기 도전층 및 상기 수직 채널층은 폴리 실리콘을 포함하는 3차원 반도체 장치.
- 제17항에 있어서,
상기 수직 채널층의 바닥면은 상기 절연성 베이스층의 하면보다 낮은 레벨에 위치하는 3차원 반도체 장치.
- 기판 상에 배치되며, 제1 도전성 불순물을 포함하는 도전층;
상기 도전층 상에 배치되며, 상기 기판의 일 영역과 접촉하는 복수의 지지 영역을 갖는 절연성 베이스층;
상기 절연성 베이스층 상에 교대로 배치된 복수의 게이트 전극들과 복수의 몰드 절연층들을 갖는 적층 구조체 - 여기서, 상기 절연성 베이스층은 상기 복수의 몰드 절연층들과 식각 선택비를 갖는 고유전체 물질을 포함함 -; 및
상기 적층 구조체를 관통하는 수직 채널층과, 상기 수직 채널층과 상기 복수의 게이트 전극들 사이에 배치된 수직 절연층을 포함하며, 상기 절연성 베이스층 내에서 폭방향으로 확장되며 볼록한 측면을 갖는 제1 확장 영역을 갖는 수직 구조체; 및
상기 적층 구조체, 상기 절연성 베이스층 및 상기 도전층을 관통하며, 상기 기판의 상면과 평행한 일 방향으로 연장되고, 상기 절연성 베이스층 내에서 폭방향으로 확장되며 볼록한 측면을 갖는 제2 확장 영역을 갖는 분리 구조체;를 포함하는 3차원 반도체 장치.
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