DE102020121073A1 - Dreidimensionale Halbleitervorrichtungen - Google Patents

Dreidimensionale Halbleitervorrichtungen Download PDF

Info

Publication number
DE102020121073A1
DE102020121073A1 DE102020121073.6A DE102020121073A DE102020121073A1 DE 102020121073 A1 DE102020121073 A1 DE 102020121073A1 DE 102020121073 A DE102020121073 A DE 102020121073A DE 102020121073 A1 DE102020121073 A1 DE 102020121073A1
Authority
DE
Germany
Prior art keywords
layer
insulating
vertical
semiconductor device
dimensional semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020121073.6A
Other languages
English (en)
Inventor
Sunggil Kim
Sungjin Kim
Seulye KIM
Junghwan Kim
Chanhyoung Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102020121073A1 publication Critical patent/DE102020121073A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Eine dreidimensionale Halbleitervorrichtung enthält: eine leitfähige Schicht (180), auf einem Substrat (101) und mit einer Verunreinigung (IP) eines ersten Leitfähigkeitstyps; eine Basisschicht (110) auf der leitfähigen Schicht (180); eine Stapelstruktur (LS), die einen unteren Isolierfilm (111), und Gate-Elektroden (130) und Mold-Isolierschichten (122) auf dem unteren Isolierfilm (111) enthält, wobei die Basisschicht (110) ein hochdielektrisches Material enthält; eine vertikale Struktur (CS), die eine Kanalschicht (150), welche die Stapelstruktur (LS) durchdringt, und eine vertikale Isolierschicht (171), die zwischen der Kanalschicht (150) und den Gate-Elektroden (130) angeordnet ist, enthält, wobei die vertikale Struktur (CS) einen ersten Bereich in der Basisschicht (110) aufweist; einen leitfähigen Film (185), der sich entlang einer Oberfläche der Kanalschicht (150) von einem Boden des ersten Bereichs benachbart zu der leitfähigen Schicht (180) aus erstreckt, wobei der leitfähige Film (185) die Verunreinigung (IP) eines ersten Leitfähigkeitstyps enthält; und eine Isolierstruktur (IA), welche die Stapelstruktur (LS), die Basisschicht (110) und die leitfähige Schicht (180) durchdringt und sich parallel zu einer oberen Oberfläche des Substrats (101) erstreckt, wobei die Isolierstruktur (IA) einen zweiten Bereich in der Basisschicht (110) aufweist.

Description

  • Technisches Gebiet
  • Das vorliegende erfinderische Konzept bezieht sich auf eine dreidimensionale Halbleitervorrichtung und Verfahren zur Herstellung derselben.
  • Beschreibung der verwandten Technik
  • Elektronische Produkte werden kleiner und erfordern einen höheren Datendurchsatz. Mit anderen Worten, wenn die Größe elektronischer Produkte abnimmt, nehmen deren Datendurchsatz-Anforderungen zu. Dementsprechend erfordern Halbleitervorrichtungen, die in solchen elektronischen Produkten verwendet werden, eine hohe Integration. Um den Grad der Integration einer Halbleitervorrichtung zu erhöhen, kann eine dreidimensionale Halbleitervorrichtung mit einer dreidimensionalen (zum Beispiel vertikalen) Transistorstruktur anstatt einer planaren Transistorstruktur verwendet werden.
  • Kurzfassung
  • Nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts enthält eine dreidimensionale Halbleitervorrichtung eine leitfähige Schicht, die auf einem Substrat angeordnet ist und eine Verunreinigung eines ersten Leitfähigkeitstyps enthält; eine isolierende Basisschicht, die auf der leitfähigen Schicht angeordnet ist; eine Stapelstruktur, die einen unteren Isolierfilm, der auf der isolierenden Basisschicht angeordnet ist, und eine Mehrzahl an Gate-Elektroden und eine Mehrzahl an Mold-Isolierschichten, die wechselweise auf dem unteren Isolierfilm gestapelt sind, enthält, wobei die isolierende Basisschicht ein hochdielektrisches Material enthält; eine vertikale Struktur, die eine vertikale Kanalschicht, welche die Stapelstruktur durchdringt, und eine vertikale Isolierschicht, die zwischen der vertikalen Kanalschicht und der Mehrzahl an Gate-Elektroden angeordnet ist, enthält, wobei die vertikale Struktur einen erweiterten Bereich aufweist, der sich in einer Breitenrichtung in die isolierende Basisschicht erstreckt; und eine Isolierstruktur, welche die Stapelstruktur, die isolierende Basisschicht und die leitfähige Schicht durchdringt und sich in eine Richtung parallel zu einer oberen Oberfläche des Substrats erstreckt, wobei die leitfähige Schicht einen Erweiterungsabschnitt aufweist, der sich entlang einer Oberfläche der vertikalen Kanalschicht in den erweiterten Bereich der vertikalen Struktur erstreckt. In der ganzen Spezifikation ist ein hochdielektrisches Material zum Beispiel ein hochdielektrisches k-Material.
  • Nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts enthält eine dreidimensionale Halbleitervorrichtung eine leitfähige Schicht, die auf einem Substrat angeordnet ist; eine isolierende Basisschicht, die auf der leitfähigen Schicht angeordnet ist und eine Mehrzahl an Trägerbereichen aufweist, die das Substrat berührt; eine Stapelstruktur mit einer Mehrzahl an Gate-Elektroden und einer Mehrzahl an Mold-Isolierschichten, die wechselweise auf der isolierenden Basisschicht gestapelt sind; eine vertikale Struktur die eine vertikale Kanalschicht, welche die Stapelstruktur durchdringt, und eine vertikale Isolierschicht, die zwischen der vertikalen Kanalschicht und der Mehrzahl an Gate-Elektroden angeordnet ist, enthält, wobei die vertikale Struktur einen ersten erweiterten Bereich aufweist, der sich in einer Breitenrichtung in die isolierende Basisschicht erstreckt und eine konvexe Seite aufweist; und eine Isolierstruktur, welche die Stapelstruktur, die isolierende Basisschicht und die leitfähige Schicht durchdringt und sich in eine erste Richtung parallel zu einer oberen Oberfläche des Substrats erstreckt und einen zweiten erweiterten Bereich aufweist, der sich in eine zweite Richtung, welche die erste Richtung schneidet, und parallel zu der oberen Oberfläche des Substrats in die isolierende Basisschicht erstreckt, wobei die leitfähige Schicht einen Erweiterungsabschnitt aufweist, der sich entlang einer Oberfläche der vertikalen Kanalschicht erstreckt, und ein oberes Ende des Erweiterungsabschnitts mit einem unteren Ende der vertikalen Isolierschicht auf dem Substrat der vertikalen Kanalschicht im ersten erweiterten Bereich der vertikalen Struktur verbunden ist.
  • Nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts enthält eine dreidimensionale Halbleitervorrichtung eine leitfähige Schicht, die auf einem Substrat angeordnet ist und eine Verunreinigung eines ersten Leitfähigkeitstyps enthält; eine isolierende Basisschicht, die auf der leitfähigen Schicht angeordnet ist und eine Mehrzahl an Trägerbereichen aufweist, die das Substrat berührt; eine Stapelstruktur mit einer Mehrzahl an Gate-Elektroden und einer Mehrzahl an Mold-Isolierschichten, die wechselweise auf der isolierenden Basisschicht gestapelt sind, wobei die isolierende Basisschicht ein hochdielektrisches Material enthält; eine vertikale Struktur, die eine vertikale Kanalschicht, welche die Stapelstruktur durchdringt, und eine vertikale Isolierschicht, die zwischen der vertikalen Kanalschicht und der Mehrzahl an Gate-Elektroden angeordnet ist, enthält, wobei die vertikale Struktur einen ersten Bereich mit einer konvexen Seite in der isolierenden Basisschicht aufweist; und eine Isolierstruktur, welche die Stapelstruktur, die isolierende Basisschicht und die leitfähige Schicht durchdringt, sich in eine Richtung parallel zu einer oberen Oberfläche des Substrats erstreckt und einen zweiten Bereich mit einer konvexen Seite in der isolierenden Basisschicht aufweist, wobei die leitfähige Schicht einen Erweiterungsabschnitt aufweist, der sich entlang einer Oberfläche der vertikalen Kanalschicht erstreckt, und wobei der Erweiterungsabschnitt mit der vertikalen Isolierschicht auf der Oberfläche der vertikalen Kanalschicht im ersten Bereich der vertikalen Struktur verbunden ist.
  • Nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts enthält ein Verfahren zur Herstellung einer dreidimensionalen Halbleitervorrichtung das Ausbilden einer unteren Opferschicht auf einem Substrat; das Ausbilden einer Ätzstoppschicht auf dem Substrat, um die untere Opferschicht zu bedecken; das Ausbilden einer Stapelstruktur durch wechselweises Stapeln einer Mehrzahl an Opferschichten und einer Mehrzahl an Mold-Isolierschichten auf der Ätzstoppschicht, wobei die Ätzstoppschicht ein hochdielektrisches Material mit einer Ätzselektivität mit der Mehrzahl an Opferschichten und der Mehrzahl an Mold-Isolierschichten enthält; das Ausbilden eines Kanallochs, das die Stapelstruktur durchdringt, um mit der Ätzstoppschicht verbunden zu sein; das Erstrecken eines Abschnitts des Kanallochs, das in der Ätzstoppschicht positioniert ist, um die untere Opferschicht freizulegen; das Ausbilden einer vertikalen Struktur durch sequenzielles Ausbilden einer vertikalen Isolierschicht und einer vertikalen Kanalschicht auf einer inneren Seitenwand und einer Bodenoberfläche des Kanallochs; das Ausbilden einer Öffnung, welche die Stapelstruktur und die Ätzstoppschicht durchdringt, um mit der unteren Opferschicht verbunden zu sein; das Entfernen eines Abschnitts der vertikalen Isolierschicht, die in der Ätzstoppschicht positioniert ist, zusammen mit der unteren Opferschicht durch die Öffnung; und das Ausbilden einer leitfähigen Schicht durch Füllen eines Raums, der durch das Entfernen des Abschnitts der vertikalen Isolierschicht ausgebildet wird, mit einem leitfähigen Material, das eine Verunreinigung eines ersten Leitfähigkeitstyps enthält, wobei das Ausbilden der leitfähigen Schicht das Ausbilden eines leitfähigen Films, welcher mit der leitfähigen Schicht verbunden ist, enthält.
  • Nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts enthält eine dreidimensionale Halbleitervorrichtung: eine leitfähige Schicht, die auf einem Substrat angeordnet ist und eine Verunreinigung eines ersten Leitfähigkeitstyps enthält; eine Isolierschicht, die auf der leitfähigen Schicht angeordnet ist; eine Stapelstruktur, die einen unteren Isolierfilm, der auf der Isolierschicht angeordnet ist, und eine Mehrzahl an Gate-Elektroden und eine Mehrzahl an Mold-Isolierschichten, die wechselweise auf dem unteren Isolierfilm gestapelt sind, enthält, wobei die Isolierschicht ein hochdielektrisches Material enthält; eine vertikale Struktur, die eine vertikale Kanalschicht, welche die Stapelstruktur durchdringt, und eine vertikale Isolierschicht, die zwischen der vertikalen Kanalschicht und der Mehrzahl an Gate-Elektroden angeordnet ist, enthält, wobei die vertikale Struktur einen ersten Bereich in der Isolierschicht aufweist, wobei eine Seite des ersten Bereichs in der Isolierschicht eine unterste Gate-Elektrode der Gate-Elektroden in einer Richtung senkrecht zu einer oberen Oberfläche des Substrats überlappt; und einen leitfähigen Film, der sich von der leitfähigen Schicht aus erstreckt und mindestens einen Abschnitt der vertikalen Kanalschicht im ersten Bereich bedeckt, wobei der leitfähige Film die Verunreinigung eines ersten Leitfähigkeitstyps enthält.
  • Figurenliste
  • Für ein deutlicheres Verständnis der oben genannten und anderen Merkmale des vorliegenden erfinderischen Konzepts sorgt die detaillierte Beschreibung von Ausführungsbeispielen desselben in Verbindung mit den beigefügten Zeichnungen, wobei:
    • 1 ein äquivalenter Schaltplan eines Speicherzellenarrays einer dreidimensionalen (3D) Halbleitervorrichtung nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts ist;
    • 2 eine schematische Draufsicht ist, die eine dreidimensionale Halbleitervorrichtung nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts darstellt;
    • 3 eine Querschnittsansicht der in 2 dargestellten 3D-Halbleitervorrichtung entlang Linie I-I' ist;
    • 4 eine vergrößerte Querschnittsansicht eines Bereichs „A“ in der in 3 dargestellten 3D-Halbleitervorrichtung ist;
    • 5 eine teilweise vergrößerte Ansicht eines Bereichs einer dreidimensionalen Halbleitervorrichtung nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts ist, der dem Bereich „A“ aus 3 entspricht;
    • 6, 7, 8, 9, 10, 11, 12 und 13 Querschnittsansichten sind, die Prozesse eines Verfahrens zur Herstellung einer 3D-Halbleitervorrichtung nach verschiedenen Ausführungsbeispielen des vorliegenden erfinderischen Konzepts darstellen;
    • 14A, 14B und 14C jeweils teilweise vergrößerte Ansichten von 7, 8 und 11 sind;
    • 15 eine schematische Draufsicht ist, die eine dreidimensionale Halbleitervorrichtung nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts darstellt;
    • 16 eine vergrößerte Querschnittsansicht ist, die einen Bereich „B“ in der in 15 dargestellten 3D-Halbleitervorrichtung darstellt; und
    • 17 eine teilweise vergrößerte Ansicht eines Bereichs einer dreidimensionalen Halbleitervorrichtung nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts ist, der dem Bereich „B“ aus 15 entspricht.
  • Detaillierte Beschreibung der Ausführungsformen
  • Nachfolgend werden Ausführungsbeispiele des vorliegenden erfinderischen Konzepts mit Bezug auf die beigefügten Zeichnungen beschrieben. Gleiche Bezugszeichen können sich auf gleiche Elemente in den Zeichnungen beziehen.
  • 1 ist ein äquivalenter Schaltplan eines Speicherzellenarrays einer dreidimensionalen (3D) Halbleitervorrichtung nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts, und 2 ist eine schematische Draufsicht, die ein Speicherzellenarray CA einer 3D-Halbleitervorrichtung 100 nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts darstellt. In diesem Fall kann eine äquivalente Schaltung aus 1 wie das Speicherzellenarray CA aus 2 umgesetzt sein.
  • Bezugnehmend auf 1 kann das Speicherzellenarray CA eine gemeinsame Source-Leitung CSL, eine Mehrzahl an Bitleitungen BL, eine Mehrzahl an Zellketten CSTR, die zwischen der gemeinsamen Source-Leitung CSL und den Bitleitungen BL angeordnet ist, und eine Mehrzahl an Masse-Auswahlleitungen GSL enthalten.
  • Die gemeinsame Source-Leitung CSL kann ein leitfähiger dünner Film sein, der auf einem Substrat 101 oder einem Verunreinigungsbereich (zum Beispiel einer leitfähigen Schicht 180 aus 3), der auf dem Substrat 101 ausgebildet ist, angeordnet ist. Die Bitleitungen BL können zweidimensional angeordnet sein und eine Mehrzahl an Zellketten CSTR kann mit jeder der Bitleitungen BL parallel verbunden sein. Die Zellketten CSTR können mit der gemeinsamen Source-Leitung CSL gemeinsam verbunden sein. Die Mehrzahl an Zellketten CSTR kann zwischen einer Mehrzahl an Bitleitungen BL und der gemeinsamen Source-Leitung CSL angeordnet sein. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts kann die gemeinsame Source-Leitung CSL als eine Mehrzahl an gemeinsamen Source-Leitungen vorgesehen sein und die Mehrzahl an gemeinsamen Source-Leitungen kann in zwei Dimensionen angeordnet sein. In diesem Fall kann dieselbe Spannung an die gemeinsamen Source-Leitungen CSL angelegt werden oder die gemeinsamen Source-Leitungen CSL können jeweils elektrisch gesteuert werden.
  • Das Speicherzellenarray in dieser Ausführungsform enthält GIDL-Transistoren (GDT) zur Durchführung einer Löschoperation des Speicherzellenarrays CA unter Verwendung eines Gate-induzierten Drain-Leckage(GIDL)-Verfahrens. Die GIDL-Transistoren GDT können an einer untersten Position des Speicherzellenarrays CA angeordnet sein. Zum Beispiel können die GIDL-Transistoren GDT zwischen der Masse-Auswahlleitung GSL und der gemeinsamen Source-Leitung CSL angeordnet sein und können als „Boden-GIDL-Transistoren“ bezeichnet werden. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts können die Boden-GIDL-Transistoren in der Mehrzahl (zum Beispiel zwei) vorgesehen sein. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts können mindestens einer oder mehrere „Deck-GIDL-Transistoren“ ferner zwischen String-Auswahlleitungen SSL und den Bitleitungen BL vorgesehen sein. Ein Gate der GIDL-Transistoren GDT kann mit einer Leitung, welche durch die GIDL in 1 angegeben wird, verbunden sein.
  • Jede der Zellketten CSTR enthält den GIDL-Transistor GDT und einen Masse-Auswahltransistor GST, welcher mit der gemeinsamen Source-Leitung CSL verbunden ist, einen String-Auswahltransistor SST, der mit den Bitleitungen BL verbunden ist, und eine Mehrzahl an Speicherzellentransistoren MCT, die zwischen den Masse- und String-Auswahltransistoren GST und SST angeordnet sind. Der Masse-Auswahltransistor GST, der String-Auswahltransistor SST und der Speicherzellentransistor MCT können in Reihe verbunden sein. Die gemeinsame Source-Leitung CSL kann mit Sourceanschlüssen der Masse-Auswahltransistoren GST gemeinsam verbunden sein.
  • Die Masse-Auswahlleitung GSL, eine Mehrzahl an Wortleitungen WL1 bis WLn und eine Mehrzahl der String-Auswahlleitungen SSL, die zwischen der gemeinsamen Source-Leitung CSL und den Bitleitungen BL angeordnet ist, können jeweils als Gate-Elektroden des Masse-Auswahltransistors GST, des Speicherzellentransistors MCT und des String-Auswahltransistors SST verwendet werden. Jeder der Speicherzellentransistoren MCT kann ein Datenspeicherelement enthalten.
  • Wie in 2 dargestellt, können die Masse-Auswahlleitung GSL, die Wortleitungen WL1 bis WLn und die String-Auswahlleitung SSL sequenziell über dem Substrat 101 ausgebildet sein, und Mold-Isolierschichten 122 (siehe 3) können unter und/oder auf jeder der Gate-Elektroden 130 angeordnet sein. Ein Bereich der Gate-Elektroden 130 kann abnehmen, wenn ein Abstand davon zum Substrat 101 zunimmt. Mit anderen Worten kann eine oberste der Gate-Elektroden 130 einen Bereich aufweisen, der kleiner ist als eine unterste der Gate-Elektroden 130. Die Bitleitungen (BL in 3) können leitfähige Muster sein, zum Beispiel Metallleitungen, die vom Substrat 101 beabstandet und über dem Substrat 101 angeordnet sind.
  • In 2 kann das Speicherzellenarray CA durch eine Isolierstruktur IA geteilt werden. Die String-Auswahlleitung SSL der Gate-Elektroden 130 kann durch einen Auswahlleitungs-Schnittbereich SLC geteilt werden. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts kann die Isolierstruktur IA in einer Struktur vorgesehen sein, in der ein oder mehrere Isoliermaterialien in Lücken gefüllt werden. Zum Beispiel kann das Isoliermaterial Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid enthalten.
  • Das Speicherzellenarray CA kann eine Mehrzahl an vertikalen Strukturen CS enthalten, welche die Gate-Elektroden 130 und die Mold-Isolierschichten 122 (siehe 3) in einer dritten Richtung Z durchdringt. Die Mehrzahl an vertikalen Strukturen CS kann durch ein vorbestimmtes Intervall zwischen den Isolierstrukturen IA voneinander beabstandet sein. Trägerbereiche 110S können in der Isolierstruktur IA in regelmäßigen Intervallen angeordnet sein. Der Trägerbereich 110S ist ein Bereich einer isolierenden Basisschicht 110 (siehe 3), der das Substrat 101 berührt, um einen Raum für die Ausbildung der leitfähigen Schicht (180 in 3), die später mit Bezug auf 3 detaillierter beschrieben, zu tragen.
  • 3 ist eine Querschnittsansicht der 3D-Halbleitervorrichtung entlang Linie I-I' in 2.
  • Bezugnehmend auf 3 enthält die Halbleitervorrichtung 100 das Substrat 101 und eine Stapelstruktur LS mit Mold-Isolierschichten 122 und einer Mehrzahl an Gate-Elektroden 130, die wechselweise auf dem Substrat 101 gestapelt sind.
  • Zum Beispiel kann das Substrat 101 ein Siliziumsubstrat, ein Germaniumsubstrat oder ein Silizium-Germaniumsubstrat sein. In diesem Ausführungsbeispiel kann die Mehrzahl an Gate-Elektroden 130 eine unterste Gate-Elektrode 131, eine nächstgelegene untere Gate-Elektrode 132, eine oberste Gate-Elektrode 136 und Zell-Gate-Elektroden 135-1, 135-2, 135-3, ... und 135-n, die zwischen der untersten Gate-Elektrode 131 und der obersten Gate-Elektrode 136 gestapelt sind, enthalten. Die unterste Gate-Elektrode 131 ist ein Element, das sich auf den GIDL-Transistor GDT bezieht, und die nächstgelegene untere Gate-Elektrode 132 und die oberste Gate-Elektrode 136 können Elemente sein, welche sich jeweils auf die Masse-Auswahltransistoren GST und die String-Auswahltransistoren SST beziehen. Die Zell-Gate-Elektroden 135-1, 135-2, 135-3, ... und 135-n können Elemente sein, die sich auf die Mehrzahl an Speicherzellentransistoren MCT (siehe 1 und 2) beziehen. Die Anzahl an Zell-Gate-Elektroden 135-1, 135-2, 135-3, ... und 135-n kann abhängig von einer erforderlichen Kapazität der Halbleitervorrichtung 100 bestimmt werden und kann zum Beispiel 30 oder mehr sein.
  • Die untersten Gate-Elektroden 131 können eine Mehrzahl an anderen Gate-Elektroden enthalten und können zum Beispiel zwei Gate-Elektroden enthalten.
  • Die Stapelstruktur LS kann eine Form aufweisen, die sich in eine erste Richtung X und eine zweite Richtung Y, welche die erste Richtung X in einer Draufsicht schneidet, erstrecken. Die Mehrzahl an Gate-Elektroden 130 kann in eine dritte Richtung Z, welche sowohl die erste als auch die zweite Richtung X und Y schneidet, sequenziell gestapelt sein. Die erste Richtung X und die zweite Richtung Y können im Wesentlichen parallel zu einer oberen Oberfläche des Substrats 101 sein und die dritte Richtung Z kann im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats 101 sein. Die Mehrzahl an Gate-Elektroden 130 kann durch die Mold-Isolierschichten 122 voneinander getrennt sein.
  • Zum Beispiel können die Mold-Isolierschichten 122 einen Siliziumfilm, einen Siliziumoxidfilm, einen Siliziumcarbidfilm, einen Siliziumoxynitridfilm oder einen Siliziumnitridfilm enthalten. Zum Beispiel kann die Mehrzahl an Gate-Elektroden 130 ein Metall und/oder ein leitfähiges Metallnitrid, wie Polysilizium (Poly-Si) oder Wolfram (W), enthalten.
  • Die Stapelstruktur LS kann ferner einen unteren Isolierfilm 111 enthalten, der auf einer unteren Oberfläche, die dem Substrat 101 zugewandt ist, angeordnet ist. Der untere Isolierfilm 111 kann zum Beispiel einen Siliziumoxidfilm, einen Siliziumnitridfilm, einen hochdielektrischen Film (zum Beispiel einen Aluminiumoxidfilm, einen Hafniumoxidfilm und Ähnliches) oder eine Kombination daraus enthalten. Der untere Isolierfilm 111 kann eine Dicke aufweisen, die geringer ist als eine Dicke der Mold-Isolierschichten 122. Mit anderen Worten kann der untere Isolierfilm 111 dünner sein als die Mold-Isolierschichten 122.
  • Die Stapelstruktur LS enthält Kanallöcher CH, die in der dritten Richtung Z senkrecht zu der oberen Oberfläche des Substrats 101 ausgebildet sind. Die vertikale Struktur CS ist in den Kanallöchern CH vorgesehen. Die vertikale Struktur CS kann eine vertikale Kanalschicht 150, welche die Stapelstruktur LS durchdringt, und eine vertikale Isolierschicht 171, die zwischen der vertikalen Kanalschicht 150 und der Mehrzahl an Gate-Elektroden 130 angeordnet ist, enthalten. Die vertikale Struktur CS kann ferner einen Isolierkern 160 enthalten, der sich in der dritten Richtung (zum Beispiel der Z-Richtung) in die vertikale Kanalschicht 150 erstreckt. Die vertikale Isolierschicht 171 kann eine Rohrform oder eine Makkaroniform mit offenen Deck- und Bodenenden aufweisen.
  • Die vertikale Struktur CS kann mit der leitfähigen Schicht 180 elektrisch verbunden sein, während sie die Stapelstruktur LS durchdringt. Die vertikale Struktur CS kann in der Mehrzahl in der Stapelstruktur LS vorgesehen sein und die Mehrzahl an vertikalen Strukturen CS kann in die erste und zweite Richtung (zum Beispiel X- und Y-Richtung) in einer Draufsicht angeordnet sein. Die Mehrzahl an vertikalen Strukturen CS kann in einer Zickzackform angeordnet sein, wie in 2 dargestellt. Zum Beispiel können die vertikalen Strukturen CS, die sich in die X-Richtung erstrecken, in 2 zickzackförmig angeordnet sein.
  • Die vertikale Isolierschicht 171 kann ein Speicherelement einer Flashspeichervorrichtung enthalten. zum Beispiel kann die vertikale Isolierschicht 171 einen Ladungsspeicherfilm 171b der Flashspeichervorrichtung enthalten. in der vertikalen Isolierschicht 171 gespeicherte Daten können unter Verwendung von Fowler-Nordheim-Tunneln, das durch einen Spannungsunterschied zwischen der vertikalen Kanalschicht 150 und den Gate-Elektroden 130 verursacht wird, verändert werden. alternativ kann die vertikale Isolierschicht 171 außerdem einen dünnen Film enthalten, zum Beispiel einen dünnen Film für einen Phasenübergangsspeicher oder einen dünnen Film für einen variablen Widerstandsspeicher, der zur Speicherung von Informationen basierend auf anderen Operationsprinzipien imstande ist.
  • Die vertikale Isolierschicht 171 kann ferner einen Tunnelisolierfilm 171c zwischen dem Ladungsspeicherfilm 171b und den vertikalen Kanalschichten 150 enthalten. der Tunnelisolierfilm 171c kann die vertikale Kanalschicht 150 direkt berühren. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts kann die vertikale Isolierschicht 171 ferner einen Sperrisolierfilm 171a enthalten, der zwischen dem Ladungsspeicherfilm 171b und den Gate-Elektroden 130 angeordnet ist. Zum Beispiel kann der Ladungsspeicherfilm 171b eine Siliziumnitridschicht, eine Siliziumoxynitridschicht, eine Silizium-reiche Nitridschicht oder ein nanokristallines Silizium oder eine laminierte Einfangschicht enthalten. Der Tunnelisolierfilm 171c kann ein Material mit einer Energiebandlücke, die größer ist als jene des Ladungsspeicherfilms 171b, enthalten. Zum Beispiel kann der Tunnelisolierfilm 171c eine Siliziumoxidschicht sein. Der Sperrisolierfilm 171a kann ein Material mit einer Energiebandlücke, die größer ist als jene des Ladungsspeicherfilms 171b, enthalten. Zum Beispiel kann der Sperrisolierfilm 171a eine Siliziumoxidschicht, eine Siliziumnitridschicht und/oder eine Siliziumoxynitridschicht sein.
  • In dieser Ausführungsform ist die vertikale Struktur CS derart dargestellt, dass sie im Wesentlichen dieselbe Breite in der vertikalen Richtung (Z-Richtung) aufweist, allerdings kann die vertikale Struktur CS (oder die Kanallöcher CH) eine Form aufweisen, in der eine Breite davon in Richtung des Substrats 101 schmäler wird.
  • Bezugnehmend auf 3 können jeweils planare Isolierschichten 172 auf oberen und unteren Oberflächen der Gate-Elektroden 130 vorgesehen sein. Jede der planaren Isolierschichten 172 kann sich zwischen jeder der Gate-Elektroden 130 und der vertikalen Isolierschicht 171 erstrecken. Die planaren Isolierschichten 172 können aus einem dünnen Film oder einer Mehrzahl an dünnen Filmen bestehen. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts können die planaren Isolierschichten 172 einen Sperrisolierfilm eines Ladungseinfangs-Flashspeichertransistors enthalten.
  • Eine Verdrahtung (Bitleitungen 195) kann auf der Stapelstruktur LS angeordnet sein, um eine obere Oberfläche der Stapelstruktur LS zu überqueren. Die Bitleitungen 195 können durch ein Kontaktloch 193 mit einem Pad PD, das auf der Deckfläche der vertikalen Struktur CS positioniert ist, verbunden sein. Eine Zwischenschicht-Isolierschicht 191 kann zwischen den Bitleitungen 195 und der Stapelstruktur LS angeordnet sein und das Kontaktloch 193 kann die Zwischenschicht-Isolierschicht 191 durchdringen. Die Zwischenschicht-Isolierschicht 191 kann einen ersten Isolierfilm 191a, welcher auf der Stapelstruktur LS angeordnet ist, um das Pad PD der vertikalen Struktur CS zu bedecken, und einen zweiten Isolierfilm 191b, der auf dem ersten Isolierfilm 191a angeordnet ist, um die Isolierstruktur IA zu bedecken, enthalten.
  • Die Halbleitervorrichtung 100 nach dieser Ausführungsform enthält die leitfähige Schicht 180, die eine gemeinsame Source-Leitung, die zwischen dem Substrat 101 und der Stapelstruktur LS angeordnet ist, ausbildet. Die isolierende Basisschicht 110 kann auf der leitfähigen Schicht 180 angeordnet sein, um die leitfähige Schicht 180 zu bedecken. Die isolierende Basisschicht 110 (in diesem Fall kann die isolierende Basisschicht 110 auch als eine Ätzstoppschicht bezeichnet werden) kann einen Trägerbereich 110S aufweisen, der einen Abschnitt des Substrats 101 berührt. Der Trägerbereich 110S ist ein Mittel zum Tragen eines Raums, der durch Entfernen einer unteren Opferschicht vor dem Ausbilden der leitfähigen Schicht 180 erzeugt wird (siehe 11). Die Trägerbereiche 110S können in einem regelmäßigen Intervall in dem Bereich, in dem die Isolierstruktur IA ausgebildet ist, angeordnet sein, wie in 2 dargestellt.
  • Die leitfähige Schicht 180 kann ein mit einer Verunreinigung eines ersten Leitfähigkeitstyps dotiertes leitfähiges Material enthalten. Zum Beispiel kann die leitfähige Schicht 180 mit n-Typ-Verunreinigungen dotiertes Polysilizium (Poly-Si) enthalten. Die isolierende Basisschicht 110 kann als eine Ätzstoppschicht dienen und kann ein hochdielektrisches Material mit Ätzselektivität mit Materialien (zum Beispiel den Mold-Isolierschichten 122) der Stapelstruktur LS enthalten. Die in dieser Ausführungsform eingesetzte isolierende Basisschicht 110 kann ein hochdielektrisches Material enthalten. Zum Beispiel kann die isolierende Basisschicht 110 Aluminiumoxid (Al2O3), Tantaloxid (Ta2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Zirkoniumoxid (ZrO2), Zirkoniumsiliziumoxid (ZrSixOy), Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSixOy), Lanthanoxid (La2O3), Lanthanaluminiumoxid (LaAlxOy), Lanthanhafniumoxid (LaHfxOy), Hafniumaluminiumoxid (HfAlxOy) oder Praseodymoxid (Pr2O3) enthalten. Zum Beispiel kann die isolierende Basisschicht 110 Al2O3 oder HfO2 enthalten.
  • Da die in dieser Ausführungsform eingesetzte isolierende Basisschicht 110 aus einem hochdielektrischen Film mit einer relativ hohen Ätzselektivität ausgebildet ist, kann die Position eines vorläufigen Lochs (zum Beispiel dem Innern der isolierenden Basisschicht 110) in einem Kanalloch(CH)-Ausbildungsprozess relativ genau sein. Im Gegensatz zu einer herkömmlichen leitfähigen Ätzstoppschicht (zum Beispiel einer Polysiliziumschicht), kann die isolierende Basisschicht 110 mit elektrischer Isolierung eine elektrische Belastung eines dazu benachbarten Transistors, zum Beispiel eines GIDL-Transistors, abbauen.
  • In dieser Ausführungsform weist die vertikale Struktur CS ein Ende auf, das sich in die isolierende Basisschicht 110 erstreckt, und das Ende der vertikalen Struktur CS weist einen ersten erweiterten Bereich EA auf, der sich in einer Breitenrichtung in die isolierende Basisschicht 110 erstreckt. Zum Beispiel kann sich der erste erweiterte Bereich EA in die Y-Richtung erstrecken. Ferner kann der erste erweiterte Bereich EA eine Topfform mit einer konvexen Seite aufweisen. Der erste erweiterte Bereich EA kann in einem Prozess zum Ätzen der isolierenden Basisschicht 110, die eine Ätzstoppschicht ist, und dann zur Durchführung von isotropem Ätzen (zum Beispiel Nassätzen) und Erstrecken in der Breitenrichtung, um die untere Opferschicht 105 freizulegen, erhalten werden (siehe 7).
  • Der erste erweiterte Bereich EA der vertikalen Struktur CS kann mit der leitfähigen Schicht 180 verbunden sein. Die vertikale Struktur CS kann einen leitfähigen Film 185 enthalten, der sich entlang der Oberfläche der vertikalen Schicht 150 von einem Boden der vertikalen Struktur CS aus, welche die leitfähige Schicht 180 im ersten erweiterten Bereich EA berührt, erstreckt. Zum Beispiel können die Seiten des ersten erweiterten Bereichs EA von dem leitfähigen Film 185 bedeckt sein. 4 ist eine teilweise vergrößerte Querschnittsansicht, die einen vergrößerten Bereich „A“ der in 3 dargestellten Halbleitervorrichtung darstellt.
  • Bezugnehmend auf 4 kann der erste erweiterte Bereich EA einen Endabschnitt des Isolierkerns 160, welcher in der Breitenrichtung konvex ist, und einen Abschnitt der vertikalen Isolierschicht 150, die entlang der Oberfläche des konvexen Endabschnitts angeordnet ist, enthalten. Der leitfähige Film 185 kann auf einer Oberfläche des Abschnitts der vertikalen Kanalschicht 150, die auf dem Boden des ersten erweiterten Bereichs EA positioniert ist, angeordnet sein, um die leitfähige Schicht 180 zu berühren.
  • Der leitfähige Film 185 kann ein Element sein, das sich von der leitfähigen Schicht 180 aus erstreckt, und kann dasselbe leitfähige Material enthalten wie jener der leitfähigen Schicht 180. Der leitfähige Film 185 wird außerdem als ein „Erweiterungsabschnitt der leitfähigen Schicht 180“ bezeichnet. Der Erweiterungsabschnitt ist entlang einer Oberfläche der vertikalen Kanalschicht 150 im ersten erweiterten Bereich EA der vertikalen Struktur CS erweitert. Der leitfähige Film 185 kann ein mit einer hohen Konzentration einer Verunreinigung IP eines ersten Leitfähigkeitstyps (zum Beispiel einer n-Typ-Verunreinigung) dotiertes leitfähiges Material sein (durch + gekennzeichnet), auf gleiche Weise wie oder ähnlich der leitfähigen Schicht 180. Die Verunreinigung IP eines ersten Leitfähigkeitstyps kann vom leitfähigen Film 185 zu einem Abschnitt der vertikalen Kanalschicht 150 benachbart zum leitfähigen Film 185 diffundiert werden. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts kann die vertikale Kanalschicht 150 außerdem Polysilizium enthalten, welches dasselbe Material wie die leitfähige Schicht 180 und der leitfähige Film 185 ist. Ein zusätzlicher Wärmebehandlungsprozess kann durchgeführt werden, um solch eine Verunreinigungsdiffusion effektiv zu induzieren.
  • In dieser Ausführungsform kann ein Abschnitt der vertikalen Kanalschicht 150 benachbart zum leitfähigen Film 185 einen Bereich aufweisen (durch + gekennzeichnet), in dem die Verunreinigung IP eines ersten Leitfähigkeitstyps diffundiert ist. Der Abschnitt der vertikalen Kanalschicht 150 benachbart zum leitfähigen Film 185 kann einen Abschnitt benachbart zu der untersten Gate-Elektrode 131 in der vertikalen Kanalschicht 150 enthalten. Zum Beispiel kann die Verunreinigung IP eines ersten Leitfähigkeitstyps des leitfähigen Films 185 zum Abschnitt der vertikalen Kanalschicht 150 benachbart zu der untersten Gate-Elektrode 131 diffundiert sein. Zum Beispiel weist die vertikale Kanalschicht 150 benachbart zu der untersten Gate-Elektrode 131 einen Bereich auf (durch + gekennzeichnet), in dem die Verunreinigung IP eines ersten Leitfähigkeitstyps diffundiert ist.
  • Infolgedessen kann ein Abschnitt eines für die Ausbildung des GIDL-Transistors verwendeten Kanalbereichs mit der Verunreinigung IP eines ersten Leitfähigkeitstyps (zum Beispiel eines n-Typs) dotiert sein, selbst wenn dieser an einem unteren Ende des Speicherzellenarrays CA positioniert ist. Zum Beispiel kann die Verunreinigungskonzentration im Kanalbereich des GIDL-Transistors im Bereich von 2 bis 10 Zählungen/cm3 basierend auf Röntgenfluoreszenz (XRF) sein.
  • Somit kann das mit Verunreinigungen (IP) bei einer hohen Konzentration dotierte leitfähige Material, das die leitfähige Schicht 180 bildet, welche die gemeinsame Source-Leitung CSL bildet, durch Ausbilden des leitfähigen Films 185 zum ersten erweiterten Bereich EA, der die leitfähige Schicht 180 berührt, erweitert werden. Durch Verwenden des leitfähigen Films 185 können die Verunreinigungen IP effektiv zu einem Abschnitt der vertikalen Kanalschicht 150 benachbart zum leitfähigen Film 185 diffundiert werden.
  • Wie in 4 dargestellt, kann sich der leitfähige Film 185 zu einer oberen Hälfte des ersten erweiterten Bereichs EA erstrecken. Zum Beispiel kann sich der leitfähige Film 85 nahe eines oberen Abschnitts der isolierenden Basisschicht 110 erstrecken. Der leitfähige Film 185, der als eine Verunreinigungs-Source dient, kann näher am Kanalbereich des GIDL-Transistors, zum Beispiel einem Abschnitt der vertikalen Kanalschicht 150 benachbart zu der untersten Gate-Elektrode 131, angeordnet sein.
  • Der leitfähige Film 185 kann im Prozess zur Ausbildung der leitfähigen Schicht 180 vorgesehen sein. Zum Beispiel wird ein Abschnitt der vertikalen Isolierschicht 171, der im ersten erweiterten Bereich EA positioniert ist, im Prozess zur Entfernung der unteren Opferschicht, die in den Raum für die leitfähige Schicht 180 gefüllt ist, entfernt. In diesem Fall kann der leitfähige Film 185 außerdem in dem Raum ausgebildet sein, in dem der Abschnitt der vertikalen Isolierschicht entfernt worden ist, während ein leitfähiges Material für die leitfähige Schicht 180 gefüllt wird. Infolgedessen, wie in 4 dargestellt, kann ein oberes Ende des leitfähigen Films mit einem unteren Ende der verbleibenden vertikalen Isolierschicht 171 verbunden sein.
  • Der erste erweiterte Bereich EA, welcher in der isolierenden Basisschicht 110 angeordnet ist, kann eine Breite W aufweisen, die größer ist als eine Breite der dazu benachbarten vertikalen Struktur CS. Die Breite W des ersten erweiterten Bereichs EA kann durch eine Ätzposition des Kanallochs CH (vor dem Ätzprozess zur Erweiterung), eine Dicke t der isolierenden Basisschicht 110, die eine Ätzstoppschicht ist, oder Ähnlichem bestimmt werden. Abweichungen von sowohl der Dicke t der isolierenden Basisschicht 110 als auch der maximalen Breite W des ersten erweiterten Bereichs EA können in einem Bereich von ± 30 % liegen. Zum Beispiel kann die Dicke t der isolierenden Basisschicht 110 von 30 bis 50 nm reichen und die maximale Breite W des ersten erweiterten Bereichs kann von 30 bis 60 nm reichen.
  • Die Halbleitervorrichtung 100 kann die Isolierstruktur IA, welche die Stapelstruktur LS durchdringt, die isolierende Basisschicht 110 und die leitfähige Schicht 180 enthalten. Die Isolierstruktur IA kann derart ausgebildet sein, dass sie einen Abschnitt des Substrats 101 durchdringt. Wie in 2 dargestellt, kann sich die Isolierstruktur IA in eine Richtung parallel zu der oberen Oberfläche des Substrats 101 erstrecken. Die Isolierstruktur IA kann einen zweiten erweiterten Bereich ER aufweisen, der sich in der Breitenrichtung in die isolierende Basisschicht 110 erstreckt.
  • Der zweite erweiterte Bereich ER kann im Prozess zur Erweiterung in der Breitenrichtung (z.B. der Y-Richtung in 3) erhalten werden, während das Substrat 101 durch Anwenden von isotropem Ätzen nach dem Hochätzen auf die isolierende Basisschicht 110 freigelegt wird, ähnlich wie der erste erweiterte Bereich EA. Die Isolierstruktur IA kann durch Füllen eines Isoliermaterials 175 ausgebildet sein. Da die Ebene der isolierenden Basisschicht 110 im Trägerbereich 110S etwas niedriger ist als die Ebene der isolierenden Basisschicht 110 in anderen Bereichen, können sich die Ebenen der zweiten erweiterten Bereiche ER der Isolierstruktur IA, die auf dem Trägerbereich 110S positioniert ist, und der Isolierstruktur IA in anderen Bereichen als dem Trägerbereich 110S etwas voneinander unterscheiden. Zusätzlich, da die Ätzstopppositionen im Prozess zur Ausbildung des vorläufigen Lochs (siehe 9) unterschiedlich sein können, können sich die Formen der zweiten erweiterten Bereiche ER voneinander unterscheiden. Zum Beispiel kann der zweite erweiterte Bereich ER im Trägerbereich 110S näher am Substrat 101 sein als der zweite erweiterte Bereich ER in einem anderen Bereich als dem Trägerbereich 110S.
  • In dieser Ausführungsform ist ein oberes Ende des leitfähigen Films 185 auf der oberen Hälfte des ersten erweiterten Bereichs EA derart positioniert, dass er benachbart zu der untersten Gate-Elektrode 131 ist, in einem weiteren Ausführungsbeispiel des vorliegenden erfinderischen Konzepts jedoch, wenn das obere Ende des leitfähigen Films 185 unter dem unteren Isolierfilm 111 positioniert ist, kann die Position des oberen Endes des leitfähigen Films 185 abhängig von einem Ätzprozess (siehe 12) zum Entfernen der unteren Opferschicht während der Ausbildung der leitfähigen Schicht 180 verschiedenartig verändert werden.
  • 5 ist eine Querschnittsansicht, die eine Halbleitervorrichtung nach einem weiteren Ausführungsbeispiel des vorliegenden erfinderischen Konzepts darstellt, und kann einer vergrößerten Querschnittsansicht von Bereich „A“, der 4 entsprechen.
  • Bezugnehmend auf 5, mit der Ausnahme, dass ein oberes Ende eines leitfähigen Films 185' in der unteren Hälfte eines ersten erweiterten Bereichs EA positioniert ist, ist die Halbleitervorrichtung nach dieser Ausführungsform der in 1 bis 3 dargestellten Halbleitervorrichtung 100 ähnlich. Dementsprechend können die Komponenten dieser Ausführungsform jenen, die mit Bezug auf die in 1 bis 3 dargestellte Halbleitervorrichtung 100 beschrieben werden, entsprechen, sofern nicht anderweitig angegeben.
  • Ähnlich zu der vorherigen Ausführungsform kann eine in dieser Ausführungsform eingesetzte vertikale Struktur CS durch den im ersten erweiterten Bereich EA positionierten leitfähigen Film 185' mit einer leitfähigen Schicht 180 verbunden sein. Da sich der leitfähige Film 185' von der leitfähigen Schicht 180 aus erstreckt, können die leitfähige Schicht 180 und der leitfähige Film 185' mit demselben Material integriert werden.
  • Der leitfähige Film 185' der vertikalen Struktur CS kann in einem Abschnitt des ersten erweiterten Bereichs EA, der die leitfähige Schicht 180 berührt, zum Beispiel in einem Bodenabschnitt des ersten erweiterten Bereichs EA, positioniert sein. Zusätzlich kann sich der leitfähige Film 185' vom Bodenabschnitt des ersten erweiterten Bereichs EA aus erstrecken. Ein oberes Ende des leitfähigen Films 185' kann in einer unteren Hälfte des ersten erweiterten Bereichs EA positioniert sein. In diesem Fall, da der leitfähige Film 185' einen Abschnitt der vertikalen Kanalschicht 150, die im ersten erweiterten Bereich EA positioniert ist, berührt, können Verunreinigungen (IP) durch den berührten Abschnitt zu einem Abschnitt der vertikalen Kanalschicht 150 benachbart zu der untersten Gate-Elektrode 131 diffundiert werden. Somit, solange das obere Ende des leitfähigen Films 185' die Gate-Elektroden 130 durch den unteren Isolierfilm 111 nicht berührt, kann die obere Endposition des leitfähigen Films 185' abhängig vom Ätzprozess (siehe 12) zum Entfernen der unteren Opferschicht während der Ausbildung der leitfähigen Schicht 180 verschiedenartig verändert werden.
  • Die Halbleitervorrichtung 100 nach den vorangegangenen Ausführungsbeispielen ist basierend auf dem wie in 3 dargestellten Speicherzellenarray CA dargestellt, kann allerdings eine Struktur aufweisen, in der eine Peripherieschaltungsstruktur derart gestapelt ist, dass sie senkrecht zu der oberen Oberfläche des Substrats 101 ist, zum Beispiel in einer Z-Richtung, zum Beispiel eine Cell-On-Peri- oder eine Cell-Over-Peri(COP)-Struktur.
  • 6 bis 13 sind Querschnittsansichten, die 3 entsprechen und Prozesse in einem Verfahren zur Herstellung einer 3D-Halbleitervorrichtung nach Ausführungsbeispielen des vorliegenden erfinderischen Konzepts darstellen. 14A bis 14C sind jeweils teilweise vergrößerte Ansichten von 7, 8 und 12.
  • Bezugnehmend auf 6 sind eine untere Opferschicht 105 und eine Ätzstoppschicht 110 (als eine „isolierende Basisschicht“ bezeichnet) auf einem Substrat 101 ausgebildet und eine Mold-Stapelstruktur (MLS) ist auf der Ätzstoppschicht 110 ausgebildet. Anschließend werden Kanallöcher CH in der Mold-Struktur MLS ausgebildet.
  • Das Substrat 101 kann zum Beispiel ein Siliziumsubstrat, ein Germaniumsubstrat oder ein Silizium-Germaniumsubstrat sein. Die untere Opferschicht 105 kann ein Bereich sein, der die leitfähige Schicht (180 in 3) definiert. Die untere Opferschicht 105 kann ein Material mit einer Ätzselektivität mit der Ätzstoppschicht 110 enthalten. Zum Beispiel kann die untere Opferschicht 105 Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid enthalten. In dieser Ausführungsform kann die untere Opferschicht 105 eine Drei-Schicht-Struktur ähnlich der vertikalen Isolierschicht (siehe 171 in 3) aufweisen und kann zum Beispiel Siliziumoxid 105a/Siliziumnitrid 105b/Siliziumoxid 105c enthalten.
  • Die Ätzstoppschicht 110 ist derart ausgebildet, dass sie die untere Opferschicht 105 bedeckt. Die Ätzstoppschicht 110 kann eine hochdielektrische Schicht mit Ätzselektivität mit Materialien der Mold-Stapelstruktur MLS sein. Die Ätzstoppschicht 110 kann die oben dargestellte hochdielektrische Schicht enthalten und kann zum Beispiel Al2O3 oder HfO2 enthalten. Die Ätzstoppschicht 110 kann einen Träger 110S enthalten, sodass ein Raum aufrechterhalten werden kann, selbst nachdem die untere Opferschicht 105 entfernt worden ist. Der Träger 110S kann ein Bereich sein, aus dem die untere Opferschicht 105 entfernt wird, und kann als ein Bereich der Ätzstoppschicht 110 vorgesehen sein, der die untere Struktur (zum Beispiel das Substrat 101) direkt berührt.
  • Die Mold-Stapelstruktur MLS kann einen unteren Isolierfilm 111, welcher auf der Ätzstoppschicht 110 angeordnet ist, und Opferschichten 121 und Mold-Isolierschichten 122, die wechselweise auf dem unteren Isolierfilm 111 angeordnet sind, enthalten. Zum Beispiel kann der untere Isolierfilm 111 ein Material ähnlich jenem der Mold-Isolierschicht 122 enthalten. Die Opferschichten 121 können ein Opfermaterial mit Ätzselektivität in Bezug auf die Mold-Isolierschichten 122 enthalten. Zum Beispiel können die Mold-Isolierschichten 122 Siliziumoxid oder Siliziumnitrid enthalten und die Opferschichten 121 können Silizium, Siliziumoxid, Siliziumcarbid oder Siliziumnitrid enthalten.
  • In dieser Ausführungsform sind die Dicken des unteren Isolierfilms 111 und der Mold-Isolierschichten 122 womöglich nicht gleich. Der untere Isolierfilm 111 kann derart ausgebildet sein, dass er eine relativ dünne Dicke aufweist. Eine oberste Isolierschicht 122T kann derart ausgebildet sein, dass sie eine relativ große Dicke aufweist. Ausführungsbeispiele des vorliegenden erfinderischen Konzepts sind nicht darauf beschränkt und die Dicken und/oder die Anzahl der Isolierschichten 120 und der Opferschichten 121 kann verschiedenartig verändert werden.
  • Anschließend können die Kanallöcher CH in der Mold-Struktur MLS ausgebildet werden. Die Kanallöcher CH können unter Verwendung eines anisotropen Ätzprozesses derart ausgebildet sein, dass sie die Opferschichten 121, die Mold-Isolierschichten 122 und den unteren Isolierfilm 111 durchdringen. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts sind innere Seitenwände der Kanallöcher CH womöglich nicht im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats 101. Zum Beispiel kann die Breite der Kanallöcher CH abnehmen, wenn sich die Kanallöcher CH der oberen Oberfläche des Substrats 101 nähern. Im vorliegenden Ätzprozess kann die Endposition des Kanallochs CH durch Verwenden der aus einem hochdielektrischen Material ausgebildeten Ätzstoppschicht 110 relativ genau gesteuert werden. In dieser Ausführungsform kann ein Ende (zum Beispiel der Boden) des Kanallochs CH in der Ätzstoppschicht 110 positioniert sein. Zum Beispiel kann das Ende des Kanallochs CH den unteren Isolierfilm 111 knapp über der Ätzstoppschicht 110 durchdringen, um in die Ätzstoppschicht 110 hervorzustehen. Vor dem Ausbilden des Kanallochs CH kann ein Auswahlleitungs-Schnittbereich SLC für die String-Auswahlleitung SSL zwischen den Kanallöchem CH ausgebildet werden.
  • Bezugnehmend auf 7 ist ein Abschnitt des in der Ätzstoppschicht 110 positionierten Kanallochs CH derart in die Breitenrichtung erweitert, dass die untere Opferschicht 105 freigelegt ist.
  • Dieser Prozess kann durch einen isotropen Ätzprozess (zum Beispiel Nassätzen), der zum selektiven Ätzen der Ätzstoppschicht 110 imstande ist, durchgeführt werden. Wie in 14A dargestellt, kann das isotrope Ätzen an dem Ende des Kanallochs CH durchgeführt werden, um einen ersten Erweiterungsraum CH_E mit einer Topfform mit einer konvexen Seite vorzusehen. In diesem Ätzprozess kann die untere Opferschicht 105 durch eine Bodenoberfläche des ersten Erweiterungsraums CH E freigelegt sein. Ein freigelegter Bereich der unteren Opferschicht 105 kann als ein Durchgang verwendet werden, durch den ein Abschnitt der im ersten Erweiterungsraum CH_E auszubildenden vertikalen Isolierschicht 171 in einem anschließenden Prozess zur Entfernung der unteren Opferschicht 105 entfernt werden kann.
  • Bezugnehmend auf 8 kann eine vertikale Struktur CS im Kanalloch CH ausgebildet sein.
  • Die vertikale Struktur CS kann durch sequenzielles Ausbilden einer vertikalen Isolierschicht 171, einer vertikalen Kanalschicht 150 und eines Isolierkerns 160 auf einer inneren Seitenwand des Kanallochs CH und einer durch den ersten Erweiterungsraum CH_E freigelegten Oberfläche ausgebildet werden. Wie in 14B dargestellt, kann die vertikale Isolierschicht 171 auf den inneren Seitenwänden der Kanallöcher CH und den freigelegten Oberflächen der ersten Erweiterungsräume CH_E konform ausgebildet sein. Wie oben beschrieben, kann die in dieser Ausführungsform eingesetzte vertikale Isolierschicht 171 durch sequenzielles Abscheiden eines Sperrisolierfilms 171a, eines Ladungsspeicherfilms 171b und eines Tunnelisolierfilms 171c ausgebildet werden. Anschließend kann die vertikale Kanalschicht 150 auf der Oberfläche der vertikalen Isolierschicht 171 ausgebildet werden. Die vertikale Isolierschicht 171 und/oder die vertikale Kanalschicht 150 können unter Verwendung einer Atomlagenabscheidung (ALD) oder einer chemischen Gasphasenabscheidung (CVD) ausgebildet werden.
  • Der Isolierkern 160 kann in einen internen Raum der vertikalen Kanalschicht 150 gefüllt werden. Zum Beispiel kann der Isolierkern 160 Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid enthalten und kann zum Beispiel aus Spin-on-Glass(SOG)-Oxid ausgebildet sein. Wie oben beschrieben, sind die vertikale Isolierschicht 171, die vertikale Kanalschicht 150 und der Isolierkern 160 sequenziell ausgebildet, um die vertikale Struktur CS auszubilden, und wie in 14B dargestellt, kann die vertikale Struktur CS einen ersten erweiterten Bereich EA mit einer konvexen Topfform im ersten Erweiterungsraums CH E aufweisen.
  • Als nächstes werden obere Enden der vertikalen Kanalschicht 150 und des Isolierkerns 160 unter Verwendung eines Rückätzprozesses vertieft, um ein Pad PD unter Verwendung eines leitfähigen Materials auszubilden. Nach dem Ausbilden einer leitfähigen Materialschicht, die den vertieften Bereich füllt, um das Pad PD auszubilden, kann ein Planarisierungsprozess durchgeführt werden, um eine oberste Mold-Isolierschicht 122T freizulegen. Das Pad PD ist mit der vertikalen Kanalschicht 150 verbunden und kann einen Kontaktbereich zum Verbinden mit einer Bitleitung oder Ähnlichem in einem anschließenden Prozess vorsehen.
  • Bezugnehmend auf 9 wird eine Öffnung OP' derart ausgebildet, dass sie die Mold-Stapelstruktur MLS und die Ätzstoppschicht 110 durchdringt, um mit der unteren Opferschicht 105 verbunden zu sein.
  • Vor dem Ausbilden der Öffnung OP' kann ein erster Zwischenschicht-Isolierfilm 191a (auch als ein „Schutzisolierfilm“ bezeichnet) ausgebildet werden, um das Pad PD in der Mold-Stapelstruktur MLS zu bedecken. Der Schutzisolierfilm 191a kann eine oberste Isolierschicht 122T, das Pad PD und die vertikale Struktur CS in einem anschließenden Ätzprozess schützen. Die Öffnung OP' kann durch Ausbilden einer Maske unter Verwendung eines fotolitographischen Prozesses und Durchführen von anisotropem Ätzen durch Verwenden der Maske ausgebildet werden. Die Öffnung OP' kann eine Aussparung sein, die sich in eine Richtung (zum Beispiel die Y-Richtung) erstreckt. Die Öffnung OP' kann einen Abschnitt der Ätzstoppschicht 110 freilegen. Mit anderen Worten kann ein Abschnitt der Ätzstoppschicht 110 durch die Öffnung OP' freigelegt sein.
  • Ähnlich dem vorangegangenen Prozess um Ausbilden des Kanallochs CH (siehe 6) kann die Endposition der Öffnung OP' auch in diesem Ätzprozess unter Verwendung der aus einem hochdielektrischen Material ausgebildeten Ätzstoppschicht 110 relativ genau gesteuert werden.
  • Bezugnehmend auf 10 kann ein zweiter Erweiterungsraum OP_E' durch Erweitern der in der Ätzstoppschicht 110 positionierten Öffnung OP' ausgebildet werden, um die untere Opferschicht 105 freizulegen.
  • Dieser Prozess kann durch einen isotropen Ätzprozess (zum Beispiel Nassätzen), der zum selektiven Ätzen der Ätzstoppschicht 110 imstande ist, ähnlich dem oben beschriebenen Erweiterungsprozess (siehe 7) durchgeführt werden. Isotropes Ätzen kann an dem Ende der Öffnung OP durchgeführt werden, um den zweiten Erweiterungsraum OP_E' mit einer Topfform mit einer konvexen Seite auszubilden. In diesem Ätzprozess kann die untere Opferschicht 105 durch die Bodenoberfläche des zweiten Erweiterungsraumes OP_E' freigelegt sein.
  • Bezugnehmend auf 11 ist ein Isolierabstandsstück 175 auf einer inneren Seitenwand der Öffnung OP ausgebildet sein und die Öffnung OP ist unter Verwendung des Isolierabstandsstücks 175 zu einem Abschnitt des Substrats 101 erweitert.
  • Nach dem Ausbilden des Isolierabstandsstücks 175 auf der inneren Oberfläche der Öffnung OP kann ein anisotroper Ätzprozess durchgeführt werden, um die Bodenoberfläche der Öffnung OP zu öffnen, um die untere Opferschicht 105 in Richtung der Bodenoberfläche der Öffnung OP freizulegen. Die Öffnung OP kann unter Verwendung des dadurch erhaltenen Isolierabstandsstücks 175 zu einem Abschnitt des Substrats 101 erweitert sein. Infolgedessen, da die untere Opferschicht 105 in Richtung des unteren Endes der Öffnung OP freigelegt werden kann, kann die untere Opferschicht 105 durch die Öffnung OP entfernt werden.
  • Bezugnehmend auf 12 kann mindestens ein in der Ätzstoppschicht 110 angeordneter Abschnitt der vertikalen Isolierschicht 171 zusammen mit der unteren Opferschicht 105 durch die Öffnung OP entfernt werden.
  • In dem Prozess zum Entfernen der unteren Opferschicht 105 durch die Öffnung OP wird die Mold-Stapelstruktur MLS durch das Isolierabstandsstück 175 womöglich nicht beschädigt. Die untere Opferschicht 105 wird entfernt, um einen Raum OB für eine gemeinsame Source-Leitung (oder die leitfähige Schicht 180) auszubilden, und wie in 14C dargestellt, wird die im ersten erweiterten Bereich EA positionierte vertikale Isolierschicht 171 teilweise entfernt, wodurch ein leerer Raum OB_E im ersten erweiterten Bereich EA vorgesehen wird, während sie in einem zusätzlichen Ätzprozess mit der unteren Opferschicht 105 verbunden wird. Der leere Raum OB_E kann ein Bereich sein, in dem der leitfähige Film („185“ aus 13) in einem anschließenden Prozess ausgebildet wird.
  • Wenn der zusätzliche Ätzprozess durchgeführt wird, kann die vertikale Isolierschicht 171 von der Bodenoberfläche des ersten erweiterten Bereichs EA aus schrittweise nach oben entfernt werden. Wie oben beschrieben, kann ein Bereich, in dem die vertikale Isolierschicht 171 geätzt wird, unter dem unteren Isolierfilm 111 positioniert sein. Dieser Ätzpfad kann die konvexe Seite des erweiterten Bereichs EA durchlaufen. Da das Ätzen später fortschreitet, wenn das Ätzmittel die konvexe Seite des erweiterten Bereichs EA passiert, kann das Ätzen effektiv davon abgehalten werden, aufgrund von rapider Über-ätzung mit dem unteren Isolierfilm 111 verätzt zu werden.
  • Bezugnehmend auf 13 kann die leitfähige Schicht 180 durch Füllen eines mit einer Verunreinigung IP eines ersten Leitfähigkeitstyps dotierten leitfähigen Materials in die im vorangegangenen Prozess erhaltenen Räume OB und OB_E ausgebildet werden.
  • Die leitfähige Schicht 180 kann durch Abscheiden eines mit der Verunreinigung IP eines ersten Leitfähigkeitstyps dotierten leitfähigen Materials in den Raum OB, in dem die untere Opferschicht 105 entfernt worden ist, ausgebildet werden. In dem Prozess zum Ausbilden der leitfähigen Schicht 180 kann der mit der leitfähigen Schicht 180 verbundene leitfähige Film 185 in dem Raum OB_E, in dem die vertikale Isolierschicht 171 entfernt worden ist, ausgebildet sein.
  • Der leitfähige Film 185 kann dasselbe leitfähige Material enthalten wie die leitfähige Schicht 180 als ein Element, das sich aus der leitfähigen Schicht 180 erstreckt. Der leitfähige Film 185 kann aus einem mit einer hohen Konzentration einer Verunreinigung (IP) eines ersten Leitfähigkeitstyps dotierten leitfähigen Material auf dieselbe oder ähnliche Weise wie die leitfähige Schicht 180 ausgebildet sein. Zum Beispiel können die leitfähige Schicht 180 und der leitfähige Film 185 mit n-Typ-Verunreinigungen dotiertes Polysilizium enthalten. Wie oben beschrieben, kann die Verunreinigung IP durch den leitfähigen Film 185 in die dazu benachbarte vertikale Kanalschicht 150 diffundiert werden. Um solch eine Verunreinigungsdiffusion effektiv zu induzieren, kann ein zusätzlicher Wärmebehandlungsprozess durchgeführt werden.
  • Als nächstes wird das Isolierabstandsstück 175 in der Öffnung OP entfernt, die durch die Öffnung OP freigelegten Opferschichten 121 werden entfernt, und wie in 13 dargestellt, können planare Isolierschichten 172 und Gate-Elektroden 130 ausgebildet werden. Anschließend, wie in 3 dargestellt, kann eine Isolierstruktur IS durch Füllen der Öffnung OP mit einem Isoliermaterial ausgebildet werden und ein Prozess für eine obere Verdrahtung, welche die Bitleitung BL enthält, kann durchgeführt werden.
  • In den vorangegangenen Ausführungsformen wird das Ende der vertikalen Struktur CS als in der isolierenden Basisschicht 110 (zum Beispiel der Ätzstoppschicht) positioniert dargestellt, aber das Ende des Kanallochs CH kann abhängig vom Ätzprozess zur Ausbildung des Kanallochs CH auch unter der Ätzstoppschicht positioniert sein. In diesem Fall ist der leitfähige Film 185 ebenfalls in dem in der isolierenden Basisschicht 110 positionierten erweiterten Bereich EA mit der konvexen Seite vorgesehen und die Verunreinigung kann durch den leitfähigen Film 185 in den Kanalbereich des GIDL-Transistors diffundiert werden.
  • 15 ist eine schematische Draufsicht, die eine dreidimensionale Halbleitervorrichtung nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts darstellt, und 16 ist eine vergrößerte Querschnittsansicht, die einen Bereich „B“ in der in 15 dargestellten dreidimensionalen Halbleitervorrichtung darstellt.
  • Bezugnehmend auf die Halbleitervorrichtung aus 15 und 16 kann die Halbleitervorrichtung der in 1 bis 3 dargestellten Halbleitervorrichtung 100 ähnlich sein, mit der Ausnahme, dass eine Bodenoberfläche einer vertikalen Struktur CS' auf einer unteren Ebene als eine Bodenoberfläche der isolierenden Basisschicht 110 positioniert ist. Zusätzlich können die Komponenten dieser Ausführungsform den Komponenten der in 1 bis 3 dargestellten Halbleitervorrichtung 100 gleich oder ähnlich sein, sofern nicht anderweitig angegeben.
  • Ähnlich zu der vorangegangenen Ausführungsform kann die in dieser Ausführungsform eingesetzte vertikale Struktur CS' einen ersten erweiterten Bereich EA' in der isolierenden Basisschicht 110 enthalten und kann einen leitfähigen Film 185' enthalten, der sich entlang der Oberfläche der vertikalen Kanalschicht 150 erstreckt. In diesem Fall können ein Ende oder eine Bodenoberfläche der vertikalen Struktur CS' unter der isolierenden Basisschicht 110 positioniert sein. Mit anderen Worten kann die Bodenoberfläche der isolierenden Basisschicht 110 im Kanalloch-Ausbildungsprozess (siehe 6) durchdringt werden. In diesem Fall kann der erste erweiterte Bereich EA' lediglich in der isolierenden Basisschicht 110 mit einer relativ hohen Ätzselektivität ausgebildet sein, aber das Ende des Kanallochs CH kann in der unteren Opferschicht 105 (in der leitfähigen Schicht 180 in der Endstruktur) positioniert sein. Somit kann sich die vertikale Kanalschicht 150 ins Innere der unteren Opferschicht 105 (der leitfähigen Schicht 180 in der Endstruktur) erstrecken. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts kann der Isolierkern 160 ebenfalls in der unteren Opferschicht 105 (der leitfähigen Schicht 180 in der Endstruktur) unter einer unteren Oberfläche der isolierenden Basisschicht 110 positioniert sein.
  • Auch in dieser Ausführungsform wird im Prozess zur Ausbildung der leitfähigen Schicht 180 ein Abschnitt der vertikalen Isolierschicht 171 im ersten erweiterten Bereich EA' teilweise entfernt und mit demselben Material wie die entfernte leitfähige Schicht 180 gefüllt, wodurch der leitfähige Film 185' ausgebildet wird. Da der leitfähige Film 185' aus einem mit Verunreinigungen dotierten leitfähigen Material ähnlich der leitfähigen Schicht 180 ausgebildet ist, können die Verunreinigungen zu der dazu benachbarten vertikalen Kanalschicht 150 diffundiert werden.
  • 17 ist eine schematische Draufsicht, die eine dreidimensionale Halbleitervorrichtung nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts darstellt.
  • Bezugnehmend auf 17 kann eine Halbleitervorrichtung nach der vorliegenden Ausführungsform ähnlich der in 1 bis 3, 15 und 16 dargestellten Halbleitervorrichtung sein, mit der Ausnahme, dass sich eine vertikale Struktur CS'' zu einem Abschnitt eines Substrats 101 erstreckt. Die Komponenten dieser Ausführungsform können den Komponenten der in 1 bis 3, 15 und 16 dargestellten Halbleitervorrichtung gleich oder ähnlich sein, sofern nicht anderweitig angegeben.
  • Ähnlich der vorangegangenen Ausführungsform kann die in dieser Ausführungsform eingesetzte vertikale Struktur CS'' einen ersten erweiterten Bereich EA'' in einer isolierenden Basisschicht 110 enthalten und kann einen leitfähigen Film (185a und 185b) enthalten, der sich entlang der Oberfläche einer vertikalen Kanalschicht 150 des ersten erweiterten Bereichs EA'' erstreckt. Dies kann auch als ein Fall verstanden werden, in dem die untere Opferschicht 105 ähnlich der vorherigen Ausführungsform im Prozess zur Ausbildung des Kanallochs (siehe 6) durchdringt wird. Da das Ende des Kanallochs CH in einem Abschnitt des Substrats 101 positioniert ist, können sich die vertikale Isolierschicht 171 und die vertikale Kanalschicht 150 zu dem unter der leitfähigen Schicht 180 positionierten Bereich des Substrats 101 erstrecken. In Ausführungsbeispielen des vorliegenden erfinderischen Konzepts können die Enden des Isolierkerns 160 ebenfalls in dem Bereich des Substrats 101 positioniert sein.
  • Auch in dieser Ausführungsform wird im Prozess zur Ausbildung der leitfähigen Schicht 180 nicht nur die vertikale Isolierschicht 171 im ersten erweiterten Bereich EA'' teilweise entfernt, sondern auch die im Substrat 101 positionierte vertikale Isolierschicht 171 kann teilweise entfernt werden. Allerdings kann ein Abschnitt der vertikalen Isolierschicht 171 im Substrat 101 verbleiben. Ein oberer leitfähiger Film 185a und ein unterer leitfähiger Film 185b können durch Füllen der entfernten Bereiche mit demselben Material wie die leitfähige Schicht 180 vorgesehen sein. In diesem Fall kann die obere leitfähige Schicht 185a zu der Diffusion von Verunreinigungen in die dazu benachbarte vertikale Kanalschicht 150 beitragen, ähnlich den leitfähigen Filmen 185 und 185' der vorherigen Ausführungsformen.
  • Wie oben dargelegt, da ein GIDL-Transistor auf der Deckfläche einer Stapelstruktur ausgebildet wird, ohne dabei einen Ionenimplantationsprozess zu verwenden, der ein Versagen verursachen kann, können nach einem Ausführungsbeispiel des vorliegenden erfinderischen Konzepts eine Halbleitervorrichtung mit hervorragender Zuverlässigkeit und ein Verfahren zur Herstellung derselben vorgesehen sein.
  • Obwohl das vorliegende erfinderische Konzept mit Bezug auf Ausftihrungsbeispiele davon dargestellt und beschrieben worden ist, ist für einen Fachmann deutlich, dass Modifikationen und Variationen daran vorgenommen werden können, ohne dabei vom Umfang des vorliegenden erfinderischen Konzepts, wie es in den beigefügten Ansprüchen definiert ist, abzuweichen.

Claims (20)

  1. Dreidimensionale Halbleitervorrichtung, aufweisend: eine leitfähige Schicht (180), die auf einem Substrat (101) angeordnet ist und eine Verunreinigung (IP) eines ersten Leitfähigkeitstyps enthält; eine isolierende Basisschicht (110), die auf der leitfähigen Schicht (180) angeordnet ist; eine Stapelstruktur (LS), die einen unteren Isolierfilm (111), der auf der isolierenden Basisschicht (110) angeordnet ist, und eine Mehrzahl an Gate-Elektroden (130) und eine Mehrzahl an Mold-Isolierschichten (122), die wechselweise auf dem unteren Isolierfilm (111) gestapelt sind, enthält, wobei die isolierende Basisschicht (110) ein hochdielektrisches Material enthält; eine vertikale Struktur (CS; CS'; CS''), die eine vertikale Kanalschicht (150), welche die Stapelstruktur (LS) durchdringt, und eine vertikale Isolierschicht (171), die zwischen der vertikalen Kanalschicht (150) und der Mehrzahl an Gate-Elektroden (130) angeordnet ist, enthält, wobei die vertikale Struktur (CS; CS'; CS'') einen erweiterten Bereich (EA; EA'; EA'') aufweist, der sich in einer Breitenrichtung in die isolierende Basisschicht (110) erstreckt; und eine Isolierstruktur (IA), welche die Stapelstruktur (LS), die isolierende Basisschicht (110) und die leitfähige Schicht (180) durchdringt und sich in eine Richtung parallel zu einer oberen Oberfläche des Substrats (101) erstreckt, wobei die leitfähige Schicht (180) einen Erweiterungsabschnitt (185; 185': 185a) aufweist, der sich entlang einer Oberfläche der vertikalen Kanalschicht (150) in den erweiterten Bereich (EA; EA'; EA'') der vertikalen Struktur (CS; CS'; CS'') erstreckt.
  2. Dreidimensionale Halbleitervorrichtung nach Anspruch 1, wobei ein Abschnitt der vertikalen Kanalschicht (150) benachbart zum Erweiterungsabschnitt (185; 185'; 185a) eine höhere Konzentration der Verunreinigung (IP) eines ersten Leitfähigkeitstyps aufweist als ein Abschnitt der vertikalen Kanalschicht (150) benachbart zu der Mehrzahl an Gate-Elektroden (130).
  3. Dreidimensionale Halbleitervorrichtung nach Anspruch 1 oder 2, wobei ein Abschnitt der vertikalen Kanalschicht (150) benachbart zu einer untersten Gate-Elektrode (131) der Mehrzahl an Gate-Elektroden (130) eine höhere Konzentration der Verunreinigung (IP) eines ersten Leitfähigkeitstyps aufweist als ein Abschnitt der vertikalen Kanalschicht (150) benachbart zu einer obersten Gate-Elektrode (136) der Mehrzahl an Gate-Elektroden (130).
  4. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die leitfähige Schicht (180) Polysilizium mit einer Verunreinigung eines N-Typs aufweist.
  5. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die erweiterten Bereiche (EA; EA'; EA'') jeweils eine konvexe Seite aufweisen.
  6. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei sich der Erweiterungsabschnitt (185; 185'; 185a) zu einer oberen Hälfte des erweiterten Bereichs (EA; EA'; EA'') erstreckt.
  7. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei ein oberes Ende des Erweiterungsabschnitts (185; 185'; 185a) unterhalb des unteren Isolierfilms (111) positioniert ist.
  8. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei ein oberes Ende des Erweiterungsabschnitts (185; 185'; 185a) mit einem unteren Ende der vertikalen Isolierschicht (171) verbunden ist.
  9. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei die isolierende Basisschicht (110) einen Trägerbereich (110S) aufweist, der das Substrat (101) berührt.
  10. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei Abweichungen einer maximalen Breite (w) des erweiterten Bereichs (EA; EA'; EA'') und einer Dicke (t) der isolierenden Basisschicht (110) innerhalb eines Bereichs von ± 30% sind.
  11. Dreidimensionale Halbleitervorrichtung nach Anspruch 10, wobei die Dicke (t) der isolierenden Basisschicht (110) 30 nm bis 50 nm ist und die maximale Breite (w) des erweiterten Bereichs (EA; EA'; EA'') 30 nm bis 60 nm ist.
  12. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, wobei die isolierende Basisschicht Aluminiumoxid (Al2O3), Tantaloxid (Ta2O3), Titanoxid (TiO2), Yttriumoxid (Y2O2), Zirkoniumoxid (ZrO2), Zirkoniumsiliziumoxid (ZrSixOy), Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSixOy), Lanthanoxid (La2O3), Lanthanaluminiumoxid (LaAlxOy), Lanthanhafniumoxid (LaHfxOy), Hafniumaluminiumoxid (HfAlxOy) oder Praseodymoxid (Pr2O3) aufweist.
  13. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, wobei die vertikale Struktur (CS; CS'; CS'') ferner einen Isolierkern (160) aufweist, der sich in einer Richtung senkrecht zu der oberen Oberfläche des Substrats (101) in die vertikale Kanalstruktur (150) erstreckt, wobei der Isolierkern (160) einen erweiterten Bereich aufweist, der sich in der Breitenrichtung in die isolierende Basisschicht (110) erstreckt.
  14. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, wobei die Isolierstruktur (IA) das Substrat (101) berührt.
  15. Dreidimensionale Halbleitervorrichtung, aufweisend: eine leitfähige Schicht (180), die auf einem Substrat (101) angeordnet ist; eine isolierende Basisschicht (110), die auf der leitfähigen Schicht (180) angeordnet ist und eine Mehrzahl an Trägerbereichen (110S) aufweist, die das Substrat (101) berührt; eine Stapelstruktur (LS) mit einer Mehrzahl an Gate-Elektroden (130) und einer Mehrzahl an Mold-Isolierschichten (122), die wechselweise auf der isolierenden Basisschicht (110) gestapelt sind; eine vertikale Struktur (CS) die eine vertikale Kanalschicht (150), welche die Stapelstruktur (LS) durchdringt, und eine vertikale Isolierschicht (171), die zwischen der vertikalen Kanalschicht (150) und der Mehrzahl an Gate-Elektroden (130) angeordnet ist, enthält, wobei die vertikale Struktur (CS) einen ersten erweiterten Bereich (EA; EA'; EA'') aufweist, der sich in einer Breitenrichtung in die isolierende Basisschicht (110) erstreckt und eine konvexe Seite aufweist; und eine Isolierstruktur (IA), welche die Stapelstruktur (LS), die isolierende Basisschicht (110) und die leitfähige Schicht (180) durchdringt und sich in eine erste Richtung (X) parallel zu einer oberen Oberfläche des Substrats (101) erstreckt und einen zweiten erweiterten Bereich (ER) aufweist, der sich in eine zweite Richtung (Y), welche die erste Richtung (X) schneidet, und parallel zu der oberen Oberfläche des Substrats (101) in die isolierende Basisschicht (110) erstreckt, wobei die leitfähige Schicht (180) einen Erweiterungsabschnitt (185; 185'; 185a) aufweist, der sich entlang einer Oberfläche der vertikalen Kanalschicht (CS; CS'; CS'') erstreckt, und ein oberes Ende des Erweiterungsabschnitts (185; 185'; 185a) mit einem unteren Ende der vertikalen Isolierschicht (171) auf dem Substrat der vertikalen Kanalschicht (150) im ersten erweiterten Bereich (EA; EA'; EA'') der vertikalen Struktur (CS; CS'; CS'') verbunden ist.
  16. Dreidimensionale Halbleitervorrichtung nach Anspruch 15, wobei die isolierende Basisschicht (110) ein hochdielektrisches Material aufweist.
  17. Dreidimensionale Halbleitervorrichtung nach Anspruch 15 oder 16, wobei die leitfähige Schicht (180) und die vertikale Kanalschicht (CS; CS'; CS'') Polysilizium enthalten.
  18. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, wobei ein unteres Ende der vertikalen Kanalschicht (150) unterhalb einer unteren Oberfläche der isolierenden Basisschicht (110) positioniert ist.
  19. Dreidimensionale Halbleitervorrichtung nach einem der Ansprüche 15 bis 18, wobei eine Bodenoberfläche der vertikalen Kanalstruktur (150) unterhalb der oberen Oberfläche des Substrats (101) positioniert ist.
  20. Dreidimensionale Halbleitervorrichtung, aufweisend: eine leitfähige Schicht (180), die auf einem Substrat (101) angeordnet ist und eine Verunreinigung (IP) eines ersten Leitfähigkeitstyps enthält; eine Isolierschicht (110), die auf der leitfähigen Schicht (180) angeordnet ist; eine Stapelstruktur (LS), die einen unteren Isolierfilm (111), der auf der Isolierschicht (110) angeordnet ist, und eine Mehrzahl an Gate-Elektroden (130) und eine Mehrzahl an Mold-Isolierschichten (122), die wechselweise auf dem unteren Isolierfilm (111) gestapelt sind, enthält, wobei die Isolierschicht (110) ein hochdielektrisches Material enthält; eine vertikale Struktur (CS; CS'; CS''), die eine vertikale Kanalschicht (150), welche die Stapelstruktur (LS) durchdringt, und eine vertikale Isolierschicht (171), die zwischen der vertikalen Kanalschicht (150) und der Mehrzahl an Gate-Elektroden (130) angeordnet ist, enthält, wobei die vertikale Struktur (CS) einen ersten Bereich in der Isolierschicht (110) aufweist, wobei eine Seite des ersten Bereichs in der Isolierschicht (110) eine unterste Gate-Elektrode (131) der Gate-Elektroden (130) in einer Richtung senkrecht zu einer oberen Oberfläche des Substrats (101) überlappt; und einen leitfähigen Film (185; 185'; 185a), der sich von der leitfähigen Schicht (180) aus erstreckt und mindestens einen Abschnitt der vertikalen Kanalschicht (150) im ersten Bereich bedeckt, wobei der leitfähige Film die Verunreinigung (IP) eines ersten Leitfähigkeitstyps enthält.
DE102020121073.6A 2019-08-21 2020-08-11 Dreidimensionale Halbleitervorrichtungen Pending DE102020121073A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0102564 2019-08-21
KR1020190102564A KR20210024318A (ko) 2019-08-21 2019-08-21 3차원 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
DE102020121073A1 true DE102020121073A1 (de) 2021-02-25

Family

ID=74495872

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020121073.6A Pending DE102020121073A1 (de) 2019-08-21 2020-08-11 Dreidimensionale Halbleitervorrichtungen

Country Status (6)

Country Link
US (2) US11387253B2 (de)
JP (1) JP2021034717A (de)
KR (1) KR20210024318A (de)
CN (1) CN112420723A (de)
DE (1) DE102020121073A1 (de)
SG (1) SG10202006562UA (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024318A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
JP2022534308A (ja) * 2019-10-22 2022-07-28 長江存儲科技有限責任公司 メモリストリングにポケット構造を有する三次元メモリデバイス、およびその方法
JP2022139554A (ja) * 2021-03-12 2022-09-26 セイコーエプソン株式会社 電気光学装置および電子機器
TWI789295B (zh) * 2022-04-27 2023-01-01 旺宏電子股份有限公司 記憶裝置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101825534B1 (ko) * 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
US9425210B2 (en) * 2014-08-13 2016-08-23 SK Hynix Inc. Double-source semiconductor device
US9362298B2 (en) 2014-09-11 2016-06-07 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and manufacturing method thereof
KR20160080365A (ko) 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9455261B1 (en) 2015-07-10 2016-09-27 Micron Technology, Inc. Integrated structures
KR102581032B1 (ko) 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102589594B1 (ko) * 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
US9741737B1 (en) 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US10121794B2 (en) 2016-06-20 2018-11-06 Sandisk Technologies Llc Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
KR102629454B1 (ko) 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US10361218B2 (en) * 2017-02-28 2019-07-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
KR20180129457A (ko) 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10224340B2 (en) * 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
US10199359B1 (en) 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
JP2019041054A (ja) 2017-08-28 2019-03-14 東芝メモリ株式会社 半導体装置
JP6842386B2 (ja) 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
JP2019054162A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 記憶装置の製造方法および記憶装置
US10720445B1 (en) * 2018-02-08 2020-07-21 Sandisk Technologies Llc Three-dimensional memory device having nitrided direct source strap contacts and method of making thereof
US10629613B1 (en) * 2018-11-20 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device having vertical semiconductor channels including source-side boron-doped pockets and methods of making the same
KR20210024318A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
KR20210024318A (ko) 2021-03-05
SG10202006562UA (en) 2021-03-30
US11387253B2 (en) 2022-07-12
US11792993B2 (en) 2023-10-17
JP2021034717A (ja) 2021-03-01
CN112420723A (zh) 2021-02-26
US20210057445A1 (en) 2021-02-25
US20220352203A1 (en) 2022-11-03

Similar Documents

Publication Publication Date Title
DE102020121073A1 (de) Dreidimensionale Halbleitervorrichtungen
DE102016114573B4 (de) Dreidimensionale Halbleitervorrichtungen mit einem Hohlraum zwischen einer Kanalstruktur und einer Rückstandsschicht
DE102020115179A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE102005055853B4 (de) Auswahltransistor-Feld, Halbleiterspeicherbauelement und Verfahren zum Herstellen eines Auswahltransistor-Feldes
DE112018007788T5 (de) Dreidimensionale speichervorrichtung mit mehreren stapeln und verfahren zu ihrer herstellung
DE102020116751A1 (de) Dreidimensionale halbleiterspeichervorrichtung
DE102016114578A1 (de) Dreidimensionale Halbleitervorrichtung
DE102006062958B3 (de) Verfahren zum Herstellen einer integrierten DRAM - Speicherschaltung
DE102011088306A1 (de) Vertikales Speicherbauelement
DE102018110956B4 (de) Halbleiterspeichervorrichtungen
DE102020126242B4 (de) Halbleitervorrichtungen mit Ladungsspeicherschichten und Kanalschichten, die sich senkrecht zu einer oberen Oberfläche des Substrats erstrecken
DE102013200684A1 (de) Nicht-flüchtige Speichervorrichtung und Verfahren zur Herstellung derselben
DE102020109802A1 (de) Integrierte-schaltkreis-vorrichtung und verfahren zu ihrer herstellung
DE102021110431A1 (de) Dreidimensionale Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung
DE102019104255B4 (de) Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
DE102006028954A1 (de) Speichereinrichtung und Verfahren zur Herstellung einer Speichereinrichtung
DE102021100353A1 (de) Dreidimensionale speichervorrichtung und deren herstellungsverfahren
DE102020115239A1 (de) Vertikale Speichervorrichtung
DE102020107290B4 (de) Integrierte Schaltungsvorrichtung und Verfahren zu deren Herstellung
DE102020121161A1 (de) Halbleiterspeichervorrichtungen mit Kontaktstopfen
DE102020125066A1 (de) Halbleitervorrichtungen mit einem Luftabstandshalter
DE102020108092A1 (de) Halbleitervorrichtungen
DE102020115742A1 (de) Halbleitervorrichtung mit integrierter Schaltung
DE102020108091A1 (de) Halbleitervorrichtung
DE102004045773B4 (de) Halbleiterbauelement mit dielektrischer Schichtfolge und Herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115560

Ipc: H10B0041270000