CN112420723A - 三维半导体装置及其制造方法 - Google Patents

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Abstract

一种三维半导体装置，包括：导电层，其位于衬底上并且包括第一导电类型的杂质；基体层，其位于导电层上；堆叠件，其包括下绝缘膜以及位于下绝缘膜上的栅电极和模制绝缘层，其中，基体层包括高介电材料；竖直结构，其包括穿过堆叠结构的竖直沟道层和设置在竖直沟道层与多个栅电极之间的竖直绝缘层，竖直结构在绝缘基体层中具有在宽度方向上延伸的延伸区域；以及隔离结构，其穿过堆叠结构、绝缘基体层和导电层，并且在与衬底的上表面平行的方向上延伸，其中，导电层具有延伸部分，延伸部分在竖直结构的延伸区域中沿着竖直沟道层的表面延伸。

Description

三维半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2019年8月21日在韩国知识产权局提交的韩国专利申请No.10-2019-0102564的优先权，该申请的公开以引用方式全部并入本文中。
技术领域
本发明构思涉及一种三维半导体装置及其制造方法。
背景技术
电子产品变得越来越小，并且需要更高的数据吞吐量。换言之，随着电子产品的尺寸的减小，它们的数据吞吐量要求也在增加。因此，在这种电子产品中使用的半导体装置需要高集成度。为了提高半导体装置的集成度，可以使用具有三维(例如，竖直)晶体管结构而不是平面晶体管结构的三维半导体装置。
发明内容
根据本发明构思的示例性实施例，三维半导体装置包括：导电层，其设置在衬底上，并且包括第一导电类型的杂质；绝缘基体层，其设置在导电层上；堆叠结构，其包括设置在绝缘基体层上的下绝缘膜以及交替地堆叠在下绝缘膜上的多个栅电极和多个模制绝缘层，其中，绝缘基体层包括高介电材料；竖直结构，其包括穿过堆叠结构的竖直沟道层和设置在竖直沟道层与多个栅电极之间的竖直绝缘层，竖直结构在绝缘基体层中具有在宽度方向上延伸的延伸区域；以及隔离结构，其穿过堆叠结构、绝缘基体层和导电层，并且在与衬底的上表面平行的方向上延伸，其中，导电层具有在竖直结构的延伸区域中沿着竖直沟道层的表面延伸的延伸部分。
根据本发明构思的示例性实施例，三维半导体装置包括：导电层，其设置在衬底上；绝缘基体层，其设置在导电层上，并且具有与衬底接触的多个支撑区域；堆叠结构，其具有交替地设置在绝缘基体层上的多个栅电极和多个模制绝缘层；竖直结构，其包括穿过堆叠结构的竖直沟道层和设置在竖直沟道层与多个栅电极之间的竖直绝缘层，竖直结构在绝缘基体层中具有在宽度方向上延伸并具有凸面的第一延伸区域；以及隔离结构，其穿过堆叠结构、绝缘基体层和导电层，在与衬底的上表面平行的第一方向上延伸，并且在绝缘基体层中具有在与第一方向相交且平行于衬底的上表面的第二方向上延伸的第二延伸区域，其中，导电层具有沿着竖直沟道层的表面延伸的延伸部分，并且所述延伸部分的上端在竖直结构的第一延伸区域中连接到竖直沟道层的表面上的竖直绝缘层的下端。
根据本发明构思的示例性实施例，一种三维半导体装置，包括：导电层，其设置在衬底上，并且包括第一导电类型的杂质；绝缘层，其设置在导电层上；堆叠结构，其包括设置在绝缘层上的下绝缘膜以及交替地堆叠在下绝缘膜上的多个栅电极和多个模制绝缘层，其中，绝缘层包括高介电材料；竖直结构，其包括穿过堆叠结构的竖直沟道层和设置在竖直沟道层与多个栅电极之间的竖直绝缘层，竖直结构在绝缘层中具有第一区域，其中，绝缘层中的第一区域的一侧在与衬底的上表面垂直的方向上与栅电极中的最下栅电极叠置；以及导电膜，其从导电层延伸，并且在第一区域中覆盖竖直沟道层的至少一部分，其中，导电膜包括第一导电类型的杂质。
附图说明
通过结合附图详细地描述本发明构思的示例性实施例，将更加清楚地理解本发明构思的以上和其它特征，在附图中：
图1是根据本发明构思的示例性实施例的三维(3D)半导体装置的存储器单元阵列的等效电路图；
图2是示出根据本发明构思的示例性实施例的三维半导体装置的示意性平面图；
图3是沿线I-I’截取的图2中所示的3D半导体装置的截面图；
图4是图3中所示的3D半导体装置中的区域“A”的放大截面图；
图5是根据本发明构思的示例性实施例的三维半导体装置的与图3的区域“A”对应的区域的局部放大图；
图6、图7、图8、图9、图10、图11、图12和图13是示出根据本发明构思的各种示例性实施例的制造3D半导体装置的方法的处理的截面图；
图14A、图14B和图14C分别是图7、图8和图11的局部放大图；
图15是示出根据本发明构思的示例性实施例的三维半导体装置的示意性平面图；
图16是示出图15中所示的3D半导体装置中的区域“B”的放大截面图；以及
图17是根据本发明构思的示例性实施例的三维半导体装置的与图15的区域“B”对应的区域的局部放大图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例性实施例。在图中同样的附图标记可以指同样的元件。
图1是根据本发明构思的示例性实施例的三维(3D)半导体装置的存储器单元阵列的等效电路图，图2是示出根据本发明构思的示例性实施例的3D半导体装置100的存储器单元阵列CA的示意性平面图。在此情况下，可以像图2的存储器单元阵列CA一样实施图1的等效电路。
参照图1，存储器单元阵列CA可以包括共源极线CSL、多条位线BL、设置在共源极线CSL与位线BL之间的多个单元串CSTR以及多条地选择线GSL。
共源极线CSL可以是设置在衬底101上的导电薄膜或形成在衬底101中的杂质区域(例如，图3的导电层180)。位线BL可以被二维布置，多个单元串CSTR可以并联连接到位线BL中的每一条。单元串CSTR可以共同连接到共源极线CSL。多个单元串CSTR可以设置在多条位线BL与共源极线CSL之间。在本发明构思的示例性实施例中，共源极线CSL可以被设置为多条共源极线，多条共源极线可以二维布置。在此情况下，可以向共源极线CSL施加相同的电压，或者共源极线CSL可以被分别电控制。
该实施例中的存储器单元阵列包括GIDL晶体管(GDT)，其用于利用栅致漏极泄漏(GIDL)方法来执行存储器单元阵列CA的擦除操作。GIDL晶体管GDT可以设置在存储器单元阵列CA的最下位置。例如，GIDL晶体管GDT可以设置在地选择线GSL与共源极线CSL之间，并且可以被称为“底部GIDL晶体管”。在本发明构思的示例性实施例中，底部GIDL晶体管可以被设置为多个(例如，两个)。在本发明构思的示例性实施例中，至少一个或多个“顶部GIDL晶体管”可以进一步设置在串选择线SSL与位线BL之间。GIDL晶体管GDT的栅极可以连接到由图1中的GIDL指示的线。
单元串CSTR中的每一个包括连接到共源极线CSL的GIDL晶体管GDT和地选择晶体管GST、连接到位线BL的串选择晶体管SST以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。共源极线CSL可以共同连接到地选择晶体管GST的源极。
设置在共源极线CSL与位线BL之间的地选择线GSL、多条字线WL1至WLn和多条串选择线SSL可以分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。存储器单元晶体管MCT中的每一个可以包括数据存储元件。
如图2中所示，地选择线GSL、字线WL1至WLn和串选择线SSL可以顺序地形成在衬底101上方，模制绝缘层122(见图3)可以设置在栅电极130中的每一个下方和/或栅电极130中的每一个上。栅电极130的面积可以随着其距衬底101的距离增加而减小。换言之，栅电极130中的最上面的一个的面积可以小于栅电极130中的最下面的一个的面积。位线(图3中的BL)可以是导电图案，例如，与衬底101间隔开并且设置在衬底101上方的金属线。
在图2中，存储器单元阵列CA可以被隔离结构IA划分。栅电极130的串选择线SSL可以被选择线切割区域SLC划分。在本发明构思的示例性实施例中，隔离结构IA可以设置在其中间隙填充一种或多种绝缘材料的结构中。例如，该绝缘材料可以包括氧化硅、氮化硅或氮氧化硅。
存储器单元阵列CA可以包括在第三方向Z上穿过栅电极130和模制绝缘层122(见图3)的多个竖直结构CS。多个竖直结构CS可以在隔离结构IA之间彼此间隔开预定间隔。支撑区域110S可以以规则的间隔布置在隔离结构IA中。支撑区域110S是绝缘基体层110(见图3)与衬底101接触以支撑用于形成导电层(图3中的180)(其将参照图3进行更详细地描述)的空间的区域。
图3是沿图2中的线I-I’截取的3D半导体装置的截面图。
参照图3，半导体装置100包括衬底101以及具有交替地堆叠在衬底101上的模制绝缘层122和多个栅电极130的堆叠结构LS。
例如，衬底101可以是硅衬底、锗衬底或硅锗衬底。在该示例性实施例中，多个栅电极130可以包括最下栅电极131、次下栅电极132、最上栅电极136和堆叠在最下栅电极131与最上栅电极136之间的单元栅电极135-1、135-2、135-3、……和135-n。最下栅电极131是与GIDL晶体管GDT有关的元件，次下栅电极132和最上栅电极136可以分别是与地选择晶体管GST和串选择晶体管SST有关的元件。单元栅电极135-1、135-2、135-3、……和135-n可以是与多个存储器单元晶体管MCT(见图1和图2)有关的元件。单元栅电极135-1、135-2、135-3、……和135-n的数量可以根据半导体装置100的所需电容来进行确定，例如，可以为30或更多。
最下栅电极131可以包括多个其它栅电极，例如，可以包括两个栅电极。
在平面图中，堆叠结构LS可以具有在第一方向X和与第一方向X相交的第二方向Y上延伸的形状。多个栅电极130可以在与第一方向X和第二方向Y两者相交的第三方向Z上顺序地堆叠。第一方向X和第二方向Y可以基本与衬底101的上表面平行，第三方向Z可以基本与衬底101的上表面垂直。多个栅电极130可以通过模制绝缘层122彼此间隔开。
例如，模制绝缘层122可以包括硅膜、氧化硅膜、碳化硅膜、氮氧化硅膜或氮化硅膜。例如，多个栅电极130可以包括金属和/或导电金属氮化物，诸如多晶硅(poly-Si)或钨(W)。
堆叠结构LS还可以包括设置在面对衬底101的下表面上的下绝缘膜111。下绝缘膜111可以包括例如氧化硅膜、氮化硅膜、高介电膜(例如，氧化铝膜、氧化铪膜等)或者它们的组合。下绝缘膜111的厚度可以小于模制绝缘层122的厚度。换言之，下绝缘膜111可以薄于模制绝缘层122。
堆叠结构LS包括在与衬底101的上表面垂直的第三方向Z上形成的沟道孔CH。竖直结构CS设置在沟道孔CH中。竖直结构CS可以包括穿过堆叠结构LS的竖直沟道层150和设置在竖直沟道层150与多个栅电极130之间的竖直绝缘层171。竖直结构CS还可以包括在竖直沟道层150中在第三方向(例如，Z方向)上设置的绝缘芯160。竖直绝缘层171可以具有顶端和底端具有开口的管形状或通心粉形状。
竖直结构CS可以在穿过堆叠结构LS的同时电连接到导电层180。竖直结构CS可以在堆叠结构LS中被设置为多个，在平面图中，多个竖直结构CS可以在第一方向和第二方向(例如，X方向和Y方向)上布置。如图2中所示，多个竖直结构CS可以以之字形形式布置。例如，在图2中，在X方向上延伸的竖直结构CS可以以之字形方式布置。
竖直绝缘层171可以包括闪存装置的存储器元件。例如，竖直绝缘层171可以包括闪存装置的电荷存储膜171b。可以使用由竖直沟道层150和栅电极130之间的电压差引起的Fowler-Nordheim隧穿来改变存储在竖直绝缘层171中的数据。可替换地，竖直绝缘层171还可以包括能够基于其它操作原理存储信息的薄膜，例如，用于相变存储器的薄膜或用于可变电阻存储器的薄膜。
竖直绝缘层171还可以包括电荷存储膜171b与竖直沟道层150之间的隧穿绝缘膜171c。隧穿绝缘膜171c可以直接接触竖直沟道层150。在本发明构思的示例性实施例中，竖直绝缘层171还可以包括插设在电荷存储膜171b与栅电极130之间的阻挡绝缘膜171a。例如，电荷存储膜171b可以包括氮化硅层、氮氧化硅层、富硅氮化层或纳米晶体硅或层叠俘获层。隧穿绝缘膜171c可以包括能带隙大于电荷存储膜171b的能带隙的材料。例如，隧穿绝缘膜171c可以是氧化硅层。阻挡绝缘膜171a可以包括能带隙大于电荷存储膜171b的能带隙的材料。例如，阻挡绝缘膜171a可以是氧化硅层、氮化硅层和/或氮氧化硅层。
在该实施例中，竖直结构CS被示出为在竖直方向(Z方向)上具有基本相同的宽度，但是竖直结构CS(或沟道孔CH)可以具有其宽度朝向衬底101变窄的形状。
参照图3，平面绝缘层172可以分别设置在栅电极130的上表面和下表面上。平面绝缘层172中的每一个可以在栅电极130中的每一个与竖直绝缘层171之间延伸。平面绝缘层172可以由一个薄膜或多个薄膜组成。在本发明构思的示例性实施例中，平面绝缘层172可以包括电荷俘获闪存晶体管的阻挡绝缘膜。
布线(位线195)可以设置在堆叠结构LS上以横越堆叠结构LS的上表面。位线195可以通过接触过孔193连接到设置在竖直结构CS的顶部上的焊盘PD。层间绝缘层191可以插设在位线195与堆叠结构LS之间，接触过孔193可以穿过层间绝缘层191。层间绝缘层191可以包括设置在堆叠结构LS上以覆盖竖直结构CS的焊盘PD的第一绝缘膜191a以及设置在第一绝缘膜191a上以覆盖隔离结构IA的第二绝缘膜191b。
根据该实施例的半导体装置100包括构成设置在衬底101与堆叠结构LS之间的共源极线的导电层180。绝缘基体层110可以设置在导电层180上以覆盖导电层180。绝缘基体层110(在此情况下，绝缘基体层110还可以被称为蚀刻停止层)可以具有与衬底101的一部分接触的支撑区域110S。支撑区域110S是支撑在形成导电层180(见图11)之前通过去除下牺牲层而生成的空间的构件。如图2中所示，支撑区域110S可以以规则的间隔布置在要形成隔离结构IA的区域中。
导电层180可以包括掺杂有第一导电类型的杂质的导电材料。例如，导电层180可以包括掺杂有n型杂质的多晶硅(poly-Si)。绝缘基体层110可以用作蚀刻停止层，并且可以包括相对于堆叠结构LS的材料(例如，模制绝缘层122)具有蚀刻选择性的高介电材料。该实施例中采用的绝缘基体层110可以包括高介电材料。例如，绝缘基体层110可以包括氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)或氧化镨(Pr2O3)。例如，绝缘基体层110可以包括Al2O3或HfO2。
由于该实施例中采用的绝缘基体层110由具有相对高的蚀刻选择性的高介电膜形成，因此沟道孔(CH)形成处理中的初始孔(例如，绝缘基体层110的内部)的位置可以相对精确。与传统的导电蚀刻停止层(例如，多晶硅层)不同，具有电绝缘的绝缘基体层110可以减轻与其相邻的晶体管(例如，GIDL晶体管)的电应力。
在该实施例中，竖直结构CS具有延伸到绝缘基体层110中的端部，竖直结构CS的该端部在绝缘基体层110中具有在宽度方向上延伸的第一延伸区域EA。例如，第一延伸区域EA可以在Y方向上延伸。另外，第一延伸区域EA可以具有具备凸面的瓶形状。第一延伸区域EA可以在蚀刻到作为蚀刻停止层的绝缘基体层110，然后执行各向同性蚀刻(例如，湿蚀刻)，并且在宽度方向上扩展以使下牺牲层105(见图7)暴露的处理中获得。
竖直结构CS的第一延伸区域EA可以连接到导电层180。竖直结构CS可以包括在第一延伸区域EA中从竖直结构CS的接触导电层180的底部沿着竖直沟道层150的表面延伸的导电膜185。例如，第一延伸区域EA的侧边可以被导电膜185覆盖。图4是示出图3中所示的半导体装置的放大区域“A”的局部放大截面图。
参照图4，第一延伸区域EA可以包括绝缘芯160的在宽度方向上凸出的端部部分以及竖直沟道层150的沿着凸出的端部部分的表面设置的部分。导电膜185可以设置在竖直沟道层150的设置在第一延伸区域EA的底部上的部分的表面上以接触导电层180。
导电膜185可以是从导电层180延伸的元件，并且可以包括与导电层180的导电材料相同的导电材料。导电膜185还被称为“导电层180的延伸部分”。延伸部分在竖直结构CS的第一延伸区域EA中沿着竖直沟道层150的表面延伸。导电膜185可以是以与导电层180相同或相似的方式掺杂有高浓度的第一导电类型的杂质IP(例如，n型杂质)(由+表示)的导电材料。第一导电类型的杂质IP可以从导电膜185扩散到竖直沟道层150的与导电膜185相邻的部分。例如，导电层180和导电膜185可以包括掺杂有n型杂质的多晶硅。在本发明构思的示例性实施例中，竖直沟道层150还可以包括作为与导电层180和导电膜185的材料相同的材料的多晶硅。可以执行额外的加热处理工艺以有效地引起这种杂质扩散。
在该实施例中，竖直沟道层150的与导电膜185相邻的部分可以具有其中第一导电类型的杂质IP扩散的区域(由+表示)。竖直沟道层150的与导电膜185相邻的部分可以包括竖直沟道层150中与最下栅电极131相邻的部分。例如，导电膜185的第一导电类型的杂质IP可以扩散到竖直沟道层150的与最下栅电极131相邻的部分。例如，竖直沟道层150的与最下栅电极131相邻的部分具有其中第一导电类型的杂质IP扩散的区域(由+表示)。
结果，即使当沟道区域的用于形成GIDL晶体管的部分位于存储器单元阵列CA的下端时，沟道区域的用于形成GIDL晶体管的部分也可以掺杂有第一导电类型(例如，n型)的杂质IP。例如，GIDL晶体管的沟道区域中的杂质浓度可以在基于X射线荧光(XRF)的2至10计数/cm3范围内。
如此，构成导电层180(其构成共源极线CSL)的掺杂有高浓度杂质(IP)的导电材料可以通过形成导电膜185而延伸到与导电层180接触的第一延伸区域EA。通过利用导电膜185，杂质IP可以有效地扩散到竖直沟道层150的与导电膜185相邻的部分。
如图4中所示，导电膜185可以延伸到第一延伸区域EA的上半部。例如，导电膜185可以延伸为靠近绝缘基体层110的上部分。用作杂质源的导电膜185可以被设置为更靠近GIDL晶体管的沟道区域，例如，竖直沟道层150的与最下栅电极131相邻的部分。
可以在形成导电层180的处理中设置导电膜185。例如，在去除填充在用于导电层180的空间中的下牺牲层的处理中，去除竖直绝缘层171的设置在第一延伸区域EA中的部分。在此情况下，导电膜185还可以在填充用于导电层180的导电材料的同时形成在其中已经去除竖直绝缘层171的所述部分的空间中。结果，如图4中所示，导电膜185的上端可以连接到其余竖直绝缘层171的下端。
设置在绝缘基体层110中的第一延伸区域EA的宽度W可以大于与其相邻的竖直结构CS的宽度。第一延伸区域EA的宽度W可以由沟道孔CH的蚀刻位置(在用于扩展的蚀刻处理之前)、作为蚀刻停止层的绝缘基体层110的厚度t等来确定。绝缘基体层110的厚度t的偏差和第一延伸区域EA的最大宽度W可以都在±30％的范围内。例如，绝缘基体层110的厚度t可以在30nm至50nm的范围内，第一延伸区域EA的最大宽度W可以在30nm至60nm的范围内。
半导体装置100可以包括穿过堆叠结构LS、绝缘基体层110和导电层180的隔离结构IA。隔离结构IA可以被形成为穿过衬底101的一部分。如图2中所示，隔离结构IA可以在与衬底101的上表面平行的方向上延伸。隔离结构IA可以在绝缘基体层110中具有在宽度方向上延伸的第二延伸区域ER。
与第一延伸区域EA相似，可以在蚀刻到绝缘基体层110之后通过应用各向同性蚀刻使衬底101暴露的同时在宽度方向(例如，图3中的Y方向)上扩展的处理中获得第二延伸区域ER。可以通过填充绝缘材料175来形成隔离结构IA。由于绝缘基体层110在支撑区域110S中的水平高度略低于绝缘基体层110在其它区域中的水平高度，因此位于支撑区域110S上的隔离结构IA和除了支撑区域110S之外的区域中的隔离结构IA的第二延伸区域ER的水平高度可以彼此略有不同。另外，由于蚀刻停止位置可以在形成初始孔(见图9)的处理中不同，因此，第二延伸区域ER的形状可以彼此不同。例如，支撑区域110S中的第二延伸区域ER可以比除了支撑区域110S之外的区域中的第二延伸区域ER更靠近衬底101。
在该实施例中，导电膜185的上端设置在第一延伸区域EA的上半部上，以与最下栅电极131相邻，但是在本发明构思的另一示例性实施例中，当导电膜185的上端位于下绝缘膜111下方时，导电膜185的上端的位置可以根据在形成导电层180期间去除下牺牲层的蚀刻处理(见图12)进行各种改变。
图5是示出根据本发明构思的另一示例性实施例的半导体装置的截面图，并且可以与对应于图4的区域“A”的放大截面图对应。
参照图5，除了导电膜185’的上端设置在第一延伸区域EA的下半部之外，根据该实施例的半导体装置与图1至图3中所示的半导体装置100相似。因此，除非另外陈述，否则该实施例的部件可以与参照图1至图3中所示的半导体装置100描述的部件对应。
与先前的实施例相似，该实施例中采用的竖直结构CS可以通过设置在第一延伸区域EA中的导电膜185’连接到导电层180。由于导电膜185’从导电层180延伸，因此导电层180和导电膜185’可以用相同的材料一体化。
竖直结构CS的导电膜185’可以设置在第一延伸区域EA的与导电层180接触的部分中，例如，第一延伸区域EA的底部部分中。另外，导电膜185’可以从第一延伸区域EA的底部部分延伸。导电膜185’的上端可以设置在第一延伸区域EA的下半部中。在此情况下，由于导电膜185’接触竖直沟道层150的设置在第一延伸区域EA中的部分，因此杂质(IP)可以通过接触部分扩散到竖直沟道层150的与最下栅电极131相邻的部分。如此，只要导电膜185’的上端不通过下绝缘膜111与栅电极130接触，导电膜185’的上端位置就可以根据在形成导电层180期间去除下牺牲层的蚀刻处理(见图12)来进行各种改变。
基于如图3中所示的存储器单元阵列CA示出了根据前述示例实施例的半导体装置100，但是半导体装置100可以具有其中外围电路结构被堆叠为例如在Z方向上与衬底101的上表面垂直的结构，例如，外围上单元或外围上方单元(COP)结构。
图6至图13是与图3对应的截面图，并且示出了根据本发明构思的示例性实施例的制造3D半导体装置的方法的处理。图14A至图14C分别是图7、图8和图12的局部放大图。
参照图6，在衬底101上形成下牺牲层105和蚀刻停止层110(被称为“绝缘基体层”)，并且在蚀刻停止层110上形成模制堆叠结构(MLS)。接着，在模制结构MLS中形成沟道孔CH。
衬底101可以是例如硅衬底、锗衬底或硅锗衬底。下牺牲层105可以是限定导电层(图3中的180)的区域。下牺牲层105可以包括相对于蚀刻停止层110具有蚀刻选择性的材料。例如，下牺牲层105可以包括氧化硅、氮氧化硅或氮化硅。在该实施例中，下牺牲层105可以具有与竖直绝缘层(见图3中的171)相似的三层结构，并且例如可以包括氧化硅105a/氮化硅105b/氧化硅105c。
蚀刻停止层110被形成为覆盖下牺牲层105。蚀刻停止层110可以是相对于模制堆叠结构MLS的材料具有蚀刻选择性的高介电层。蚀刻停止层110可以包括以上所示的高介电层，并且可以包括例如Al2O3或HfO2。蚀刻停止层110可以包括支撑区域110S，使得即使在去除下牺牲层105之后也可以维持空间。支撑区域110S可以是从其去除下牺牲层105的区域，并且可以被设置为蚀刻停止层110的与下结构(例如，衬底101)直接接触的区域。
模制堆叠结构MLS可以包括设置在蚀刻停止层110上的下绝缘膜111以及交替地设置在下绝缘膜111上的牺牲层121和模制绝缘层122。例如，下绝缘膜111可以包括与模制绝缘层122的材料相似的材料。牺牲层121可以包括相对于模制绝缘层122具有蚀刻选择性的牺牲材料。例如，模制绝缘层122可以包括氧化硅或氮化硅，牺牲层121可以包括硅、氧化硅、碳化硅或氮化硅。
在该实施例中，下绝缘膜111和模制绝缘层122的厚度可以不相同。下绝缘膜111可以被形成为具有相对薄的厚度。最上绝缘层122T可以被形成为具有相对大的厚度。本发明构思的示例性实施例不限于此，绝缘层120和牺牲层121的厚度和/或数量可以进行各种改变。
接着，可以在模制结构MLS中形成沟道孔CH。可以利用各向异性蚀刻处理来形成沟道孔CH以穿过牺牲层121、模制绝缘层122和下绝缘膜111。在本发明构思的示例性实施例中，沟道孔CH的内侧壁可以基本不与衬底101的上表面垂直。例如，沟道孔CH的宽度可以随着沟道孔CH更靠近衬底101的上表面而减小。在本蚀刻处理中，通过利用由高介电材料形成的蚀刻停止层110，可以相对精确地控制沟道孔CH的端部位置。在该实施例中，沟道孔CH的端部(例如，底部)可以位于蚀刻停止层110中。例如，沟道孔CH的端部可以在蚀刻停止层110正上方穿过下绝缘膜111以突出到蚀刻停止层110中。在形成沟道孔CH之前，可以在沟道孔CH之间形成用于串选择线SSL的选择线切割区域SLC。
参照图7，沟道孔CH的设置在蚀刻停止层110中的部分在宽度方向上延伸，使得下牺牲层105被暴露。
可以通过能够选择性地蚀刻蚀刻停止层110的各向同性蚀刻处理(例如，湿蚀刻)来执行该处理。如图14A中所示，可以对沟道孔CH的端部执行各向同性蚀刻，以提供具备具有凸面的瓶形状的第一扩展空间CH_E。在该蚀刻处理中，可以通过第一扩展空间CH_E的底部表面使下牺牲层105暴露。下牺牲层105的暴露部分可以用作这样的通道：通过该通道可以在去除下牺牲层105的后续处理中去除竖直绝缘层171的将形成在第一扩展空间CH_E中的部分。
参照图8，可以在沟道孔CH中形成竖直结构CS。
可以通过在沟道孔CH的内侧壁和被第一扩展空间CH_E暴露的表面上顺序地形成竖直绝缘层171、竖直沟道层150和绝缘芯160来形成竖直结构CS。如图14B中所示，可以在沟道孔CH的内侧壁和第一扩展空间CH_E的暴露表面上共形地形成竖直绝缘层171。如上所述，可以通过顺序地沉积阻挡绝缘膜171a、电荷存储膜171b和隧穿绝缘膜171c来形成该实施例中采用的竖直绝缘层171。接着，可以在竖直绝缘层171的表面上形成竖直沟道层150。可以通过利用原子层沉积(ALD)或化学气相沉积(CVD)来形成竖直绝缘层171和/或竖直沟道层150。
绝缘芯160可以填充在竖直沟道层150的内部空间中。例如，绝缘芯160可以包括氧化硅、氮化硅或氮氧化硅，例如，可以由旋涂玻璃(SOG)氧化物形成。如上所述，顺序地形成竖直绝缘层171、竖直沟道层150和绝缘芯160，以形成竖直结构CS，如图14B中所示，竖直结构CS可以在第一扩展空间CH_E中具有具备凸出的瓶形状的第一延伸区域EA。
接下来，竖直沟道层150和绝缘芯160的上端的一些部分利用回蚀处理凹陷以利用导电材料来形成焊盘PD。在形成填充凹陷区域的导电材料层以形成焊盘PD之后，可以执行平坦化处理，以使最上绝缘层122T暴露。焊盘PD连接到竖直沟道层150，并且可以提供用于在后续处理中与位线等连接的接触区域。
参照图9，开口OP’被形成为穿过模制堆叠结构MLS和蚀刻停止层110，以连接到下牺牲层105。
在形成开口OP’之前，第一绝缘膜191a(还被称为“保护绝缘膜”)可以被形成为覆盖模制堆叠结构MLS中的焊盘PD。保护绝缘膜191a可以在后续蚀刻处理中保护最上绝缘层122T、焊盘PD和竖直结构CS。可以通过利用光刻处理形成掩模并且通过利用该掩模执行各向异性蚀刻来形成开口OP’。开口OP’可以是在一定方向(例如，Y方向)上延伸的沟槽。开口OP’可以暴露蚀刻停止层110的一部分。换言之，可以通过开口OP’暴露蚀刻停止层110的一部分。
与形成沟道孔CH(见图6)的前述处理相似，另外，在该蚀刻处理中，可以利用由高介电材料形成的蚀刻停止层110相对精确地控制开口OP’的端部位置。
参照图10，可以通过延伸位于蚀刻停止层110中的开口OP’以使下牺牲层105暴露来形成第二扩展空间OP_E’。
与上述扩展处理(见图7)相似，可以通过能够选择性地蚀刻蚀刻停止层110的各向同性蚀刻处理(例如，湿蚀刻)来执行该处理。可以对开口OP的端部执行各向同性蚀刻，以形成具备具有凸面的瓶形状的第二扩展空间OP_E’。在该蚀刻处理中，可以通过第二扩展空间OP_E’的底部表面使下牺牲层105暴露。
参照图11，在开口OP的内侧壁上形成绝缘间隔件175，开口OP利用绝缘间隔件175延伸到衬底101的一部分。
在开口OP的内表面上形成绝缘间隔件175之后，可以执行各向异性蚀刻处理，以打开开口OP的底部表面，从而使下牺牲层105暴露于开口OP的底部表面。开口OP可以利用由此获得的绝缘间隔件175延伸到衬底101的一部分。结果，由于下牺牲层105可以暴露于开口OP的下端，因此可以通过开口OP去除下牺牲层105。
参照图12，竖直绝缘层171的设置在蚀刻停止层110中的至少一部分可以通过开口OP与下牺牲层105一起被去除。
在通过开口OP去除下牺牲层105的处理中，模制堆叠结构MLS可以不被绝缘间隔件175损坏。去除下牺牲层105以形成用于共源极线(或导电层180)的空间OB，并且如图14C中所示，部分地去除设置在第一延伸区域EA中的竖直绝缘层171，从而在额外的蚀刻处理中在与下牺牲层105连接的同时在第一延伸区域EA中提供空的空间OB_E。空的空间OB_E可以是在后续处理中形成导电膜(图13的“185”)的区域。
当执行额外的蚀刻处理时，可以从第一延伸区域EA的底部表面向上逐渐去除竖直绝缘层171。如上所述，其中蚀刻竖直绝缘层171的区域可以位于下绝缘膜111下方。该蚀刻路径可以行进通过延伸区域EA的凸面。由于当蚀刻剂穿过延伸区域EA的凸面时蚀刻随后进行，因此，可以有效地防止由于快速过度蚀刻而导致该蚀刻蚀刻到下绝缘膜111。
参照图13，可以通过将掺杂有第一导电类型的杂质IP的导电材料填充在前述处理中获得的空间OB和OB_E中来形成导电层180。
可以通过将掺杂有第一导电类型的杂质的导电材料沉积在其中已经去除下牺牲层105的空间OB中来形成导电层180。在形成导电层180的处理中，可以在其中已经去除竖直绝缘层171的空间OB_E中形成连接到导电层180的导电膜185。
导电膜185可以包括与导电层180的材料相同的导电材料作为从导电层180延伸的元件。导电膜185可以由以与导电层180的方式相同或相似的方式掺杂有高浓度的第一导电类型的杂质(IP)的导电材料来形成。例如，导电层180和导电膜185可以包括掺杂有n型杂质的多晶硅。如上所述，杂质IP可以通过导电膜185扩散到与其相邻的竖直沟道层150中。为了有效地引起这种杂质扩散，可以执行额外的加热处理工艺。
接下来，在开口OP中去除绝缘间隔件175，并且去除通过开口OP暴露的牺牲层121，并且如图13中所示，可以形成平面绝缘层172和栅电极130。接着，如图3中所示，可以通过用绝缘材料填充开口OP来形成隔离结构IS，并且可以执行用于包括位线BL的上布线的处理。
在前述实施例中，竖直结构CS的端部被示出为位于绝缘基体层110(例如，蚀刻停止层)中，但是沟道孔CH的端部还可以根据形成沟道孔CH的蚀刻处理位于蚀刻停止层下方。在此情况下，导电膜185还可以设置在延伸区域EA中，延伸区域EA具有位于绝缘基体层110中的凸面，并且杂质可以通过导电膜185在GIDL晶体管的沟道区域中扩散。
图15是示出根据本发明构思的示例性实施例的三维半导体装置的示意性平面图，图16是示出图15中所示的三维半导体装置中的区域“B”的放大截面图。
参照图15和图16的半导体装置，除了竖直结构CS’的底部表面位于比绝缘基体层110的底部表面更低的水平高度上之外，半导体装置可以与图1至图3中所示的半导体装置100相似。另外，除非另外陈述，否则该实施例的部件可以与图1至图3中所示的半导体装置100的部件相同或相似。
与前述实施例相似，该实施例中采用的竖直结构CS’可以包括绝缘基体层110中的第一延伸区域EA’，并且可以包括沿着竖直沟道层150的表面延伸的导电膜185’。在此情况下，竖直结构CS’的端部或底部表面可以位于绝缘基体层110的底部表面下方。换言之，可以在沟道孔形成处理(见图6)中穿过绝缘基体层110的底部表面。在此情况下，第一延伸区域EA’可以仅形成在具有相对高的蚀刻选择性的绝缘基体层110中，但是沟道孔CH的端部可以设置在下牺牲层105中(最终结构中的导电层180中)。因此，竖直沟道层150可以延伸到下牺牲层105(最终结构中的导电层180)的内部。在本发明构思的示例性实施例中，绝缘芯160还可以位于绝缘基体层110的下表面下方的下牺牲层105(最终结构中的导电层180)中。
另外，在该实施例中，在形成导电层180的处理中，部分地去除竖直绝缘层171的位于第一延伸区域EA’中的一部分，并且用与去除的导电层180的材料相同的材料来填充该部分，从而形成导电膜185’。由于导电膜185’由掺杂有与导电层180相似的杂质的导电材料形成，因此杂质可以扩散到与其相邻的竖直沟道层150。
图17是示出根据本发明构思的示例性实施例的三维半导体装置的示意性平面图。
参照图17，除了竖直结构CS″延伸到衬底101的一部分之外，根据本实施例的半导体装置可以与图1至图3、图15和图16中所示的半导体装置相似。除了另外特别陈述，否则该实施例的部件可以与图1至图3、图15和图16中所示的半导体装置的部件相同或相似。
与前述实施例相似，该实施例中采用的竖直结构CS″可以包括绝缘基体层110中的第一延伸区域EA″，并且可以包括沿着第一延伸区域EA″的竖直沟道层150的表面延伸的导电膜(185a和185b)。在此情况下，竖直结构CS可以穿过导电层180，并且其底部表面可以位于衬底101中。与前述实施例相似，这也可以被理解为其中在形成沟道孔(见图6)的处理中穿过下牺牲层105的情况。由于沟道孔CH的端部位于衬底101的一部分中，因此竖直绝缘层171和竖直沟道层150可以延伸到衬底101的设置在导电层180下方的区域。在本发明构思的示例性实施例中，绝缘芯160的端部还可以位于衬底101的区域中。
另外，在该实施例中，在形成导电层180的处理中，不仅可以部分地去除第一延伸区域EA″中的竖直绝缘层171，而且可以部分地去除设置在衬底101中的竖直绝缘层171。然而，竖直绝缘层171的一部分可以保留在衬底101中。可以通过用与导电层180的材料相同的材料填充去除的区域来设置上导电膜185a和下导电膜185b。在此情况下，与前述实施例的导电膜185和185’相似，上导电膜185a可以有助于将杂质扩散到与其相邻的竖直沟道层150中。
如以上所阐述的，根据本发明构思的示例性实施例，由于GIDL晶体管在不使用会导致故障的离子注入处理的情况下形成在堆叠结构的顶部上，因此可以提供具有优异的可靠性的半导体装置及其制造方法。
尽管已经参照本发明构思的示例性实施例示出并描述了本发明构思，但是本领域技术人员将显而易见，在不脱离如所附权利要求阐述的本发明构思的范围的情况下，可以对其做出修改和改变。

Claims (20)

1.一种三维半导体装置，包括：
导电层，其设置在衬底上，并且包括第一导电类型的杂质；
绝缘基体层，其设置在所述导电层上；
堆叠结构，其包括设置在所述绝缘基体层上的下绝缘膜以及交替地堆叠在所述下绝缘膜上的多个栅电极和多个模制绝缘层，其中，所述绝缘基体层包括高介电材料；
竖直结构，其包括穿过所述堆叠结构的竖直沟道层和设置在所述竖直沟道层与所述多个栅电极之间的竖直绝缘层，所述竖直结构在所述绝缘基体层中具有在宽度方向上延伸的延伸区域；以及
隔离结构，其穿过所述堆叠结构、所述绝缘基体层和所述导电层，并且在与所述衬底的上表面平行的方向上延伸，
其中，所述导电层具有延伸部分，所述延伸部分在所述竖直结构的延伸区域中沿着所述竖直沟道层的表面延伸。
2.根据权利要求1所述的三维半导体装置，其中，所述竖直沟道层的与所述延伸部分相邻的部分的第一导电类型的杂质的浓度高于所述竖直沟道层的与所述多个栅电极相邻的部分的第一导电类型的杂质的浓度。
3.根据权利要求1所述的三维半导体装置，其中，所述竖直沟道层的与所述多个栅电极中的最下栅电极相邻的部分的第一导电类型的杂质的浓度高于所述竖直沟道层的与所述多个栅电极中的最上栅电极相邻的部分的第一导电类型的杂质的浓度。
4.根据权利要求1所述的三维半导体装置，其中，所述导电层包括具有n型杂质的多晶硅。
5.根据权利要求1所述的三维半导体装置，其中，所述延伸区域各自具有凸面。
6.根据权利要求1所述的三维半导体装置，其中，所述延伸部分延伸到所述延伸区域的上半部。
7.根据权利要求1所述的三维半导体装置，其中，所述延伸部分的上端位于所述下绝缘膜下方。
8.根据权利要求1所述的三维半导体装置，其中，所述延伸部分的上端连接到所述竖直绝缘层的下端。
9.根据权利要求1所述的三维半导体装置，其中，所述绝缘基体层具有与所述衬底接触的支撑区域。
10.根据权利要求1所述的三维半导体装置，其中，所述延伸区域的最大宽度和所述绝缘基体层的厚度的偏差在±30％的范围内。
11.根据权利要求10所述的三维半导体装置，其中，所述绝缘基体层的厚度为30nm至50nm，并且所述延伸区域的最大宽度为30nm至60nm。
12.根据权利要求1所述的三维半导体装置，其中，所述绝缘基体层包括氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(ZrO2)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)或氧化镨(Pr2O3)。
13.根据权利要求1所述的三维半导体装置，其中，所述竖直结构还包括绝缘芯，其在所述竖直沟道层中在与所述衬底的上表面垂直的方向上设置，
其中，所述绝缘芯在所述绝缘基体层中具有在所述宽度方向上延伸的延伸区域。
14.根据权利要求1所述的三维半导体装置，其中，所述隔离结构与所述衬底接触。
15.一种三维半导体装置，包括：
导电层，其设置在衬底上；
绝缘基体层，其设置在所述导电层上，并且具有与所述衬底接触的多个支撑区域；
堆叠结构，其具有交替地设置在所述绝缘基体层上的多个栅电极和多个模制绝缘层；
竖直结构，其包括穿过所述堆叠结构的竖直沟道层和设置在所述竖直沟道层与所述多个栅电极之间的竖直绝缘层，所述竖直结构在所述绝缘基体层中具有第一延伸区域，所述第一延伸区域在宽度方向上延伸并且具有凸面；以及
隔离结构，其穿过所述堆叠结构、所述绝缘基体层和所述导电层，在与所述衬底的上表面平行的第一方向上延伸，并且在所述绝缘基体层中具有第二延伸区域，所述第二延伸区域在与所述第一方向相交且与所述衬底的上表面平行的第二方向上延伸，
其中，所述导电层具有延伸部分，所述延伸部分沿着所述竖直沟道层的表面延伸，并且所述延伸部分的上端在所述竖直结构的第一延伸区域中连接到所述竖直沟道层的表面上的竖直绝缘层的下端。
16.根据权利要求15所述的三维半导体装置，其中，所述绝缘基体层包括高介电材料。
17.根据权利要求15所述的三维半导体装置，其中，所述导电层和所述竖直沟道层包括多晶硅。
18.根据权利要求15所述的三维半导体装置，其中，所述竖直沟道层的下端位于所述绝缘基体层的下表面下方。
19.根据权利要求15所述的三维半导体装置，其中，所述竖直沟道层的底部表面位于所述衬底的上表面下方。
20.一种三维半导体装置，包括：
导电层，其设置在衬底上，并且包括第一导电类型的杂质；
绝缘层，其设置在所述导电层上；
堆叠结构，其包括设置在所述绝缘层上的下绝缘膜以及交替地堆叠在所述下绝缘膜上的多个栅电极和多个模制绝缘层，其中，所述绝缘层包括高介电材料；
竖直结构，其包括穿过所述堆叠结构的竖直沟道层和设置在所述竖直沟道层与所述多个栅电极之间的竖直绝缘层，所述竖直结构在所述绝缘层中具有第一区域，其中，所述绝缘层中的第一区域的一侧在与所述衬底的上表面垂直的方向上与所述栅电极中的最下栅电极叠置；以及
导电膜，其从所述导电层延伸，并且在所述第一区域中覆盖所述竖直沟道层的至少一部分，其中，所述导电膜包括所述第一导电类型的杂质。
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