KR20100059425A - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 230000000903 blocking effect Effects 0.000 claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000010030 laminating Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 125
- 230000005641 tunneling Effects 0.000 description 17
- 238000002955 isolation Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- -1 radium nitride Chemical class 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- PLEZGBHMSVTPPQ-UHFFFAOYSA-N [O-2].[Ra+2] Chemical compound [O-2].[Ra+2] PLEZGBHMSVTPPQ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229910052705 radium Inorganic materials 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- QXZUUHYBWMWJHK-UHFFFAOYSA-N [Co].[Ni] Chemical compound [Co].[Ni] QXZUUHYBWMWJHK-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 최상층의 도전막을 포함한 복수의 막들을 형성하는 단계와, 최상층의 도전막을 적어도 일부 패터닝하는 단계와, 상기 패터닝된 도전막을 식각 마스크로 상기 복수의 막들을 식각하는 단계를 포함한다.
본 발명에 의하면, 하드 마스크막를 이용하지 않기 때문에 하드 마스크막의 높이 만큼 종횡비를 낮출 수 있고, 낮은 종횡비로 인해 하부 막들의 식각 프로파일을 개선할 수 있다.
비휘발성, MANOS, 하드 마스크, 종횡비, 경사, 콘트롤 게이트
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 식각 프로파일(profile)을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
비휘발성 메모리 소자(nonvolatile memory device)는 전기적으로 프로그램 및 소거가 가능하고, 전원이 공급되지 않아도 이전의 데이터를 유지하는 메모리 소자이다. 이러한 비휘발성 메모리 소자는 플로팅 게이트를 갖는 플래쉬 메모리 소자, 특히 NAND형 플래쉬 메모리 소자가 주로 이용되었으나, 현재에는 전하 트랩층을 갖는 전하 트랩 소자의 연구가 활발히 진행중이다.
NAND형 플래쉬 메모리 소자(NAND type flash memory device)는 반도체 기판 상부에 터널링층, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는다. 그러나, NAND형 플래쉬 메모리 소자는 디자인룰이 감소함에 따라 셀간 간격이 감소하고, 이에 따라 인접 셀의 동작에 영향을 받아 셀의 상태가 변화되는 인터퍼런스(interference)가 발생된다. 따라서, 이러한 인접 셀간의 인터 퍼런스를 극복하기 위해 전하 트랩 소자가 제시되었다.
전하 트랩 소자로는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자 및MANOS(Metal-Al2O3-Nitride-Oxide-Silicon) 소자 등이 제시되었다. SONOS 소자는 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층(blocking layer) 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는다. 또한, MANOS 소자는 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층, 장벽층 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는다. 이들 전하 트랩 소자는 실리콘 질화막을 전하 트랩 사이트(trap site)로 이용하기 때문에 인터퍼런스나 리텐션(retention) 등의 신뢰성이 매우 우수하다.
그런데, 이러한 비휘발성 메모리 소자를 제조하기 위해서는 하드 마스크막을 이용한 식각 공정으로 스택 게이트를 형성하게 된다. 즉, 스택 게이트를 형성하기 위하여 복수의 막 및 하드 마스크막을 형성하고, 하드 마스크막을 패터닝한 후 패터닝된 하드 마스크막을 식각 마스크로 이용하여 하부의 막들을 식각하게 된다. 그런데, 복수의 막들과 하드 마스크막이 적층되어 높은 종횡비(aspect ratio)를 갖기 때문에 하부의 막들이 정상적으로 식각되지 않는 문제점이 발생한다. 예를들어 MANOS 소자의 경우 블럭킹층과 전하 트랩층이 수직으로 식각되지 못하고, 경사지게 식각된다. 즉, 상부에서 하부로 갈수록 폭이 넓어지게 식각된다. 이렇게 스택 게이트의 일부가 경사지게 식각됨으로써 소자의 사이즈를 축소하기 어렵게 된다. 즉, 소자의 사이즈를 축소하게 되면 소자 사이의 간격이 좁아지게 되는데, 인접하는 경 사지게 식각된 부분이 서로 접촉될 수 있다. 따라서, 소자의 신뢰성을 저하시키게 된다.
본 발명은 스택 게이트의 식각 프로파일을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 하드 마스크층을 이용하지 않고 최상층의 도전층, 예를들어 콘트롤 게이트를 식각 마스크로 식각 공정을 실시함으로써 종횡비를 낮춰 하부 막들의 식각 프로파일을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 일 양태에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 최상층의 도전막을 포함한 복수의 막들을 형성하는 단계; 상기 최상층의 도전막을 적어도 일부 패터닝하는 단계; 및 상기 패터닝된 도전막을 식각 마스크로 상기 복수의 막들을 식각하는 단계를 포함한다.
상기 복수의 막들은 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층 형성된다.
상기 복수의 막들은 전하 트랩층, 블럭킹층 및 콘트롤 게이트가 적층 형성된다.
상기 블럭킹층과 상기 콘트롤 게이트 사이에 장벽층이 더 형성된다.
상기 복수의 막들은 게이트 절연막 및 적어도 2층의 도전층이 적층 형성된다.
상기 복수의 막들은 적어도 2층의 도전층 사이에 절연층이 적층 형성된다.
본 발명에서는 플래쉬 메모리 소자, 전하 트랩 소자 등의 비휘발성 메모리 소자의 스택 게이트를 형성하기 위한 식각 공정 시 하드 마스크막을 이용하지 않고 최상층의 콘트롤 게이트 물질을 식각 마스크로 이용하여 식각 공정을 실시한다.
본 발명에 의하면, 하드 마스크막를 이용하지 않기 때문에 하드 마스크막의 높이 만큼 종횡비를 낮출 수 있고, 낮은 종횡비로 인해 하부 막들의 식각 프로파일을 개선할 수 있다. 따라서, 소자의 사이즈 축소가 가능하여 고집적 반도체 소자를 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우 뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 개략 평면도이고, 도 2 및 도 3은 각각 도 1의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 을 따라 절취한 상태의 단면도이다. 본 실시 예에서는 전하 트랩층을 갖는 비휘발성 메모리 소자를 이용하여 설명한다.
도 1, 도 2 및 도 3을 참조하면, 본 발명의 일 실시 예에 따른 전하 트랩층을 갖는 비휘발성 메모리 소자는 반도체 기판(100) 상의 소정 영역에 형성되어 액티브 영역(A)과 필드 영역(B)을 확정하는 소자 분리막(110)과, 액티브 영역(A)의 반도체 기판(100) 상부에 형성된 터널링층(120) 및 전하 트랩층(130)과, 일 방향으로 연장된 콘트롤 게이트(160)를 포함한다. 소자 분리막(110)과 콘트롤 게이트(160)는 서로 직교하는 방향으로 형성되는데, 예를들어 소자 분리막(110)은 세로 방향으로 연장 형성되고, 콘트롤 게이트(160)는 가로 방향으로 형성된다. 또한, 콘트롤 게이트(160)의 하부에는 블럭킹층(140) 및 장벽층(150)이 형성된다. 그리고, 콘트롤 게이트(160) 상부에 필요에 따라 저저항막(170)이 형성될 수 있다.
반도체 기판(100)은 통상 실리콘(Si) 기판일 수 있으며, 경우에 따라 실리콘 온 인슐레이터(Silicon On Insulator; SOI) 기판 등 다른 기판일 수도 있다.
소자 분리막(110)은 반도체 기판(100)의 소정 영역을 예를들어 세로 방향으로 식각하여 서로 소정 간격 이격된 복수의 트렌치를 형성하고, 트렌치를 절연막으로 매립함으로써 형성될 수 있다. 이렇게 소자 분리막(110)이 형성됨으로써 액티브 영역(A)과 필드 영역(B)이 확정된다. 액티브 영역(A)은 소자 분리막(110)이 형성되지 않은 영역이고, 필드 영역(B)은 소자 분리막(110)이 형성된 영역으로 정의된다. 여기서, 액티브 영역(A)과 필드 영역(B)은 동일 폭으로 형성될 수 있고, 서로 다른 폭으로 형성될 수 있다.
터널링층(120)은 액티브 영역(A)의 반도체 기판(100) 상부에 형성된다. 즉, 터널링층(120)은 액티브 영역(A)의 반도체 기판(100) 상부에 전체적으로 형성될 수 있고, 부분적으로 형성될 수 있다. 이러한 터널링층(120)은 소정 바이어스에서 전하, 즉 전자 또는 홀이 반도체 기판(100)의 채널 영역으로부터 전하 트랩층(130)으로 주입될 수 있도록 한다. 터널링층(120)은 실리콘 산화막(SiO2)을 포함하는 절연막으로 단일층 또는 다층으로 형성될 수 있다. 또한, 터널링층(120)은 반복되는 전자 또는 홀의 터널링에 의해 열화되어 소자의 안정성을 저하시킬 수 있기 때문에 가능한 이를 방지할 수 있을 정도의 두께로 형성되는 것이 바람직하다.
전하 트랩층(130)은 액티브 영역(A)의 터널링층(120) 상부에 형성되며, 소자 분리막(110)을 사이에 두고 인접한 액티브 영역(A)의 동일 영역에 형성된다. 이러한 전하 트랩층(130)은 반도체 기판(100)의 채널 영역으로부터 터널링층(120)을 관통하여 주입되는 전하를 트랩한다. 전하 트랩층(130)은 에너지 레벨이 균일하고 트랩 사이트(trap site)가 많을수록 전하의 트랩이 잘 이루어지므로 소자의 프로그램 및 소거 속도가 증가할 수 있는데, 이러한 물질로 실리콘 질화막을 이용할 수 있다.
블럭킹층(140)은 가로 방향으로 연장 형성되어 가로 방향으로 서로 인접하는 전하 트랩층(130) 상부를 지나도록 형성된다. 블럭킹층(140)은 전하 트랩층(130)으 로부터 상부의 콘트롤 게이트(160)로 전하의 이동을 차단한다. 블럭킹층(140)은 셀의 동작 속도를 향상시키기 위해 유전 상수가 예를들어 7 이상의 고유전 물질로 형성된다. 이러한 고유전 물질로는 알루미늄 산화막(Al2O3)이 주로 이용되는데, 그 이외에도 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO3), 라듐 산화막(La2O5), 탄탈륨 산화막(Ta2O5) 또는 스트론튬티타늄 산화막(SrTiO3) 등의 적어도 하나가 이용될 수 있다. 또한, 블럭킹층(140)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다.
장벽층(150)은 블록킹층(140) 상부에 형성되어 가로 방향으로 연장 형성된다. 장벽층(150)은 소거(erase) 동작 시 콘트롤 게이트(160)로부터 반도체 기판(100)쪽으로 전자가 이동하는 것을 방지하는 역할을 한다. 즉, 소거 동작 시 전하 트랩층(130)에 트랩된 전자를 소거하기 위하여 반도체 기판(100)과 콘트롤 게이트(160) 사이에 높은 전계가 형성되는데, 이러한 높은 전계로 인해 콘트롤 게이트(160)로부터 반도체 기판(100)으로 과도한 전자가 유입되어 오히려 셀이 프로그램되는 현상이 발생할 수 있다. 따라서, 이를 방지하여 소거 동작을 용이하게 하기 위하여 일함수(work function)가 높은 물질로 장벽층(150)을 형성한다. 장벽층(150)은 금속 질화물로 형성될 수 있는데, 예를들어 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨 질화막(TaN) 또는 라듐 질화막(LaN) 중 적어도 어느 하나로 형성될 수 있다. 또한, 장벽층(140)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다.
콘트롤 게이트(160)는 장벽층(150) 상부에 형성되며, 가로 방향으로 연장 형성된다. 콘트롤 게이트(160)는 소정의 바이어스가 인가되어 반도체 기판(100)의 채널 영역으로부터 전하가 전하 트랩층(130)에 트랩되어 프로그램되도록 하고, 전하 트랩층(130)에 트랩된 전하를 반도체 기판(100)으로 이동시켜 소거되도록 하는 역할을 한다. 콘트롤 게이트(160)는 n형으로 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다.
또한, 콘트롤 게이트(160)가 폴리실리콘막으로 형성되는 경우 콘트롤 게이트(160)의 저항을 감소시키기 위해 저저항막(170)을 형성할 수도 있다. 저저항막(170)은 텅스텐 실리사이드를 이용할 수 있다. 물론 저저항막(170)은 콘트롤 게이트(160)가 폴리실리콘막 이외의 금속막으로 형성되는 경우 형성하지 않을 수 있다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 전하 트랩층을 갖는 비휘발성 메모리 소자의 제조 방법을 도 4(a) 내지 도 4(e) 및 도 5(a) 내지 도 5(e)를 이용하여 설명하면 다음과 같다.
도 4(a) 내지 도 4(e) 및 도 5(a) 내지 도 5(e)는 각각 도 1의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1, 도 4(a) 및 도 5(a)를 참조하면, 반도체 기판(100) 상부에 터널링층(120) 및 전하 트랩층(130)을 형성한다. 여기서, 터널링층(120)은 실리콘 산화막 으로 형성하고, 전하 트랩층(130)은 실리콘 질화막으로 형성하는 것이 바람직하다. 그리고, 전하 트랩층(130) 상부에 버퍼막(미도시), 하드 마스크막(미도시) 및 감광막(미도시)을 형성한다. 버퍼막은 실리콘 산화막을 이용할 수 있고, 하드 마스크막은 실리콘 질화막을 이용할 수 있다. 이어서, 소자 분리 마스크를 이용한 사진 및 현상 공정으로 감광막을 패터닝한다. 그리고, 패터닝된 감광막을 식각 마스크로 하드 마스크막, 버퍼막, 전하 트랩층(130) 및 터널링층(120)을 식각한 후 연속적으로 반도체 기판(100)을 소정 깊이로 식각한다. 이에 따라 예를들어 세로 방향으로 연장되며 소정 간격 이격된 복수의 트렌치(미도시)가 형성된다. 이어서, 감광막을 제거한 후 트렌치가 매립되도록 절연막을 형성한 후 전하 트랩층(130)이 노출되도록 절연막, 하드 마스크막 및 버퍼막을 연마 및 식각하여 소자 분리막(110)을 형성한다. 따라서, 액티브 영역(A)과 필드 영역(B)이 확정된다.
도 1, 도 4(b) 및 도 5(b)를 참조하면, 전체 구조 상부에 블록킹층(140)을 예를들어 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막, 라듐 산화막, 탄탈륨 산화막 또는 스트론튬티타늄 산화막중 적어도 어느 하나로 형성한다. 이어서, 장벽층(150) 및 콘트롤 게이트(160)를 순차적으로 형성한다. 장벽층(150)은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 또는 라듐 질화막 중 적어도 어느 하나의 금속 질화막으로 형성하고, 콘트롤 게이트(160)는 불순물이 도핑된 폴리실리콘막 또는 금속막으로 형성한다. 콘트롤 게이트(160) 상부에 패터닝된 감광막을 형성한 후 이를 식각 마스크로 콘트롤 게이트(160)를 식각하여 콘트롤 게이트 패턴을 형성한다.
도 1, 도 4(c) 및 도 5(c)를 참조하면, 패터닝된 콘트롤 게이트(160a)을 식각 마스크로 하부의 장벽층(150), 블록킹층(140), 전하 트랩층(130)을 식각한다. 이에 따라 액티브 영역(A)의 반도체 기판(100) 상부에 터널링층(120), 전하 트랩층(130), 블럭킹층(140), 장벽층(150) 및 콘트롤 게이트(160)가 적층된 비휘발성 메모리 소자가 제조된다. 이때, 콘트롤 게이트(160)를 먼저 패터닝한 후 패터닝된 콘트롤 게이트(160a)를 식각 마스크로 이용하여 하부의 막들을 식각하기 때문에 하부 막들이 수직한 프로파일을 갖게 된다. 또한, 콘트롤 게이트(160)는 이를 식각 마스크로 이용한 식각 공정에서 발생되는 손실을 감안하여 콘트롤 게이트(160)로 이용되는 두께와 식각시 손실되는 두께의 합으로 형성하는 것이 바람직하다.
한편, 콘트롤 게이트(160)가 불순물이 도핑된 폴리실리콘막을 이용하는 경우 콘트롤 게이트(160)의 저항을 감소시키기 위해 콘트롤 게이트(160) 상부에 저저항막(170)을 형성할 수도 있다. 즉, 도 4(d) 및 도 5(d)에 도시된 바와 같이 전체 구조 상부에 절연막(180)을 형성한 후 콘트롤 게이트(160)가 일부 노출되도록 절연막(180)을 패터닝하고, 전체 구조 상부에 금속막(170a)을 형성한다. 금속막(170a)은 코발트막, 니켈막 또는 니켈코발트막중 적어도 어느 하나를 이용하여 단일층 또는 다층으로 형성할 수 있다. 이어서, 열처리 공정으로 금속막(170a)과 콘트롤 게이트(160)를 이루는 폴리실리콘막을 반응시켜 저저항막(170), 즉 실리사이드막을 형성한다.
상기와 같이 제조된 본 발명에 따른 비휘발성 메모리 소자와 종래의 방법으 로 제조된 비휘발성 메모리 소자는 도 6 및 도 7에 도시된 바와 같은 스택 게이트 구조를 갖는다. 즉, 도 6에 도시된 바와 같이 종래의 스택 게이트의 높이(h1)는 하드 마스크막(200)이 더 형성되기 때문에 도 7에 도시된 본 발명에 따른 스택 게이트의 높이(h2)보다 더 높다. 따라서, 도 6에 도시된 바와 같이 종래의 경우 종횡비가 크기 때문에 스택 게이트가 수직 프로파일로 형성되지 않고, 블럭킹층(140) 및 전하 트랩층(130)이 경사지게 식각된다. 이에 비해 본 발명의 경우 도 7에 도시된 바와 같이 종횡비가 작기 때문에 스택 게이트가 수직 프로파일로 형성된다. 따라서, 본 발명에 따른 스택 게이트 사이의 간격(W2)이 종래의 스택 게이트 사이의 간격(W1)이 보다 더 넓어 소자의 신뢰성 저하없이 소자의 사이즈를 축소할 수 있다.
한편, 상기 실시 예는 MANOS 구조의 전하 트랩층을 갖는 비휘발성 메모리 소자를 예를들어 설명하였으나, 본 발명은 상기 실시 예 이외에도 하드 마스크막을 이용하여 높은 종횡비를 갖는 하부 막들을 식각하는 경우에 모두 이용될 수 있다. 예를들어 플로팅 게이트를 갖는 NAND형 플래쉬 메모리 소자 또는 전하 트랩층을 갖는 비휘발성 메모리 소자의 제조 공정에 이용될 수 있다. 전하 트랩층을 갖는 비휘발성 메모리 소자는 상기 MANOS 구조 이외에 SONOS 구조 또는 SANOS(Silicon-AlON-Nitride-Oxide-Silicon) 구조를 포함한다. 또한, DRAM, MRAM 등의 반도체 소자의 제조 공정에 이용될 수 있는데, 게이트 절연막 및 적어도 2층의 도전층으로 형성된 적층 게이트, 적어도 2층의 도전층 사이에 절연층이 형성된 캐패시터 등의 전하저장 소자 형성 공정 등에 이용될 수 있다. 즉, 본 발명은 도전층 상부에 하드 마스 크막을 형성하지 않고 도전층을 식각 마스크로 이용하여 하부의 막들을 식각하는 모든 소자에 적용될 수 있다. 이렇게 하면 하드 마스크막을 이용하지 않기 때문에 종횡비를 낮출 수 있어 하부 막들의 식각 프로파일을 개선할 수 있다.
또한, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 전하 트랩층을 갖는 비휘발성 메모리 소자의 개략 평면도.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 도 1의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 전하 트랩층을 갖는 비휘발성 메모리 소자의 단면도.
도 4(a) 내지 도 4(e) 및 도 5(a) 내지 도 5(e)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 공정 순으로 도시한 단면도.
도 6 및 도 7은 종래 및 본 발명에 따라 제조된 비휘발성 메모리 소자를 비교하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 소자 분리막
120 : 터널링층 130 : 전하 트랩층
140 : 블럭킹층 150 : 장벽층
160 : 콘트롤 게이트 170 : 저저항층
Claims (6)
- 반도체 기판 상부에 최상층의 도전막을 포함한 복수의 막들을 형성하는 단계;상기 최상층의 도전막을 적어도 일부 패터닝하는 단계; 및상기 패터닝된 도전막을 식각 마스크로 상기 복수의 막들을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 복수의 막들은 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층 형성된 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 복수의 막들은 전하 트랩층, 블럭킹층 및 콘트롤 게이트가 적층 형성된 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 블럭킹층과 상기 콘트롤 게이트 사이에 장벽층이 더 형성된 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 복수의 막들은 게이트 절연막 및 적어도 2층의 도전층이 적층 형성된 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 복수의 막들은 적어도 2층의 도전층 사이에 절연층이 적층 형성된 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
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Country Status (1)
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- 2008-11-26 KR KR1020080118195A patent/KR20100059425A/ko not_active Application Discontinuation
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