KR20100120779A - 반도체 소자 및 그 제조 방법 - Google Patents
반도체 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20100120779A KR20100120779A KR1020090039592A KR20090039592A KR20100120779A KR 20100120779 A KR20100120779 A KR 20100120779A KR 1020090039592 A KR1020090039592 A KR 1020090039592A KR 20090039592 A KR20090039592 A KR 20090039592A KR 20100120779 A KR20100120779 A KR 20100120779A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- high dielectric
- etching
- semiconductor device
- charge trap
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 230000004888 barrier function Effects 0.000 claims abstract description 36
- 230000005641 tunneling Effects 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 241
- 239000011241 protective layer Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 abstract description 36
- 230000006866 deterioration Effects 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000002356 single layer Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 3
- -1 radium nitride Chemical class 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- PLEZGBHMSVTPPQ-UHFFFAOYSA-N [O-2].[Ra+2] Chemical compound [O-2].[Ra+2] PLEZGBHMSVTPPQ-UHFFFAOYSA-N 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229910052705 radium Inorganic materials 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- QXZUUHYBWMWJHK-UHFFFAOYSA-N [Co].[Ni] Chemical compound [Co].[Ni] QXZUUHYBWMWJHK-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 반도체 기판과, 반도체 기판 상에 형성된 고유전층과, 고유전층 상에 형성된 보호층을 포함한다.
본 발명에 의하면, 고유전층 상에 절연층을 형성하여 상부층 식각 시 절연층에서 식각이 정지되도록 함으로써 고유전층의 식각 손상을 방지할 수 있어 고유전층의 식각 손상에 따른 반도체 소자의 동작 특성의 저하를 방지할 수 있다.
고유전층, 식각 손상, 보호층, 저유전 절연 물질
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고유전층을 이용하는 반도체 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자(nonvolatile memory device)는 전기적으로 프로그램 및 소거가 가능하고, 전원이 공급되지 않아도 이전의 데이터를 유지하는 메모리 소자이다. 이러한 비휘발성 메모리 소자는 플로팅 게이트를 갖는 플래쉬 메모리 소자, 특히 NAND형 플래쉬 메모리 소자가 주로 이용되었으나, 현재에는 전하 트랩층을 갖는 전하 트랩 소자의 연구가 활발히 진행중이다.
전하 트랩 소자로는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자 및MANOS(Metal-Al2O3-Nitride-Oxide-Silicon) 소자 등이 제시되었다. SONOS 소자는 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층(blocking layer) 및 콘트롤 게 이트가 적층된 스택 게이트 구조를 갖는다. 또한, MANOS 소자는 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층, 장벽층 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는다. 이들 전하 트랩 소자는 실리콘 질화막을 전하 트랩 사이트(trap site)로 이용하기 때문에 인터퍼런스나 리텐션(retention) 등의 신뢰성이 매우 우수하다. 이러한 전하 트랩 소자는 블럭킹층으로 고유전층을 주로 이용한다.
그런데, 전하 트랩 소자를 제조하기 위한 식각 공정에서 블럭킹층이 식각된다. 즉, 콘트롤 게이트 또는 장벽층 식각 시 콘트롤 게이트 또는 장벽층에서 식각이 종료되지 않고 과도 식각되어 블럭킹층의 일부가 손상된다. 이렇게 블럭킹층의 일부가 손상되면 전하 트랩층의 전하가 콘트롤 게이트로 이동되는 것을 완전하게 차단하지 못하게 된다.
상기 문제를 방지하기 위해 블럭킹층을 큐어링(curing)해야 하는데, 블럭킹층은 큐어링되지 않는다. 따라서, 블럭킹층의 손상에 의한 소자 동작의 특성 저하를 방지하지 못하게 된다.
본 발명은 고유전층의 식각 손상을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 고유전층 상에 보호층을 형성하여 고유전층의 식각 손상을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일 양태에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 형성된 고유전층; 및 상기 고유전층 상에 형성된 보호층을 포함하며, 상기 보호층은 상기 고유전층보다 저유전 물질로 형성된다.
상기 고유전층 하의 상기 반도체 기판 상에 형성된 플로팅 게이트, 전하 트랩층 또는 하부 전극을 더 포함한다.
상기 보호층 상에 형성된 콘트롤 게이트, 장벽층, 상부 전극 또는 게이트 전극을 더 포함한다.
상기 보호층 상에 형성된 콘트롤 게이트 및 장벽층의 측벽, 상기 상부 전극의 측벽 또는 상기 게이트 전극의 측벽에 각각 형성된 측벽 절연층을 더 포함한다.
상기 보호층은 상기 고유전층보다 얇게 형성된다.
본 발명의 다른 양태에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 고유전층 및 보호층을 형성한 후 상부층을 형성하는 단계; 상기 상부층을 식각하여 상기 보호층에서 식각이 정지되도록 하는 단계; 및 상기 보호층 및 고유전층을 식각하는 단계를 포함한다.
상기 보호층은 상기 고유전층 및 상기 상부층과 다른 식각 선택비를 갖는 물질로 형성한다.
상기 상부층을 식각한 후 상기 상부층 측벽에 측벽 절연막을 더 형성하고, 상기 상부층 및 측벽 절연층을 마스크로 상기 보호층 및 고유전층을 식각한다.
상기 고유전층을 형성하기 이전에 상기 반도체 기판 상에 터널링층 및 전하 트랩층을 형성하는 단계를 더 포함한다.
상기 보호층은 상기 고유전층보다 유전율이 낮은 물질로 형성하고, 얇게 형성한다.
본 발명은 고유전층 상에 보호층을 형성하여 도전층 등의 상부층 식각 시 보호층에서 식각이 정지되도록 함으로써 고유전층의 식각 손상을 방지한다. 또한, 보호층은 상부층의 식각을 정지시킬 수 있을 정도의 두께로부터 소자의 동작 특성에 영향을 미치지 않는 두께로 형성한다. 따라서, 고유전층의 식각 손상에 따른 반도체 소자의 동작 특성의 저하를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 개략 평면도이고, 도 2 및 도 3은 각각 도 1의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 을 따라 절취한 상태의 단면도이다. 그런데, 본 발명은 고유전층을 블록킹층으로 이용하는 전하 트랩 소자 뿐만 아니라 고유전층을 이용하는 반도체 소자의 제조 방법에 모두 적용될 수 있음을 주지해야 할 것이다.
도 1, 도 2 및 도 3을 참조하면, 본 발명의 일 실시 예에 따른 전하 트랩층을 갖는 비휘발성 메모리 소자는 반도체 기판(100) 상의 소정 영역에 형성되어 액티브 영역(A)과 필드 영역(B)을 확정하는 소자 분리막(110)과, 액티브 영역(A)의 반도체 기판(100) 상부에 형성된 터널링층(120) 및 전하 트랩층(130)과, 일 방향으로 연장된 콘트롤 게이트(170)를 포함한다. 소자 분리막(110)과 콘트롤 게이트(170)는 서로 직교하는 방향으로 형성되는데, 예를들어 소자 분리막(110)은 세로 방향으로 연장 형성되고, 콘트롤 게이트(170)는 가로 방향으로 형성된다. 또한, 콘트롤 게이트(170)의 하부에는 블럭킹층(140), 보호층(150) 및 장벽층(160)이 형성된다. 또한, 콘트롤 게이트(170) 및 장벽층(160)의 측벽에는 측벽 절연층(180)이 형성되고, 액티브 영역(A)의 반도체 기판(100) 상에는 접합부(190)가 형성된다.
반도체 기판(100)은 통상 실리콘(Si) 기판일 수 있으며, 경우에 따라 실리콘 온 인슐레이터(Silicon On Insulator; SOI) 기판 등 다른 기판일 수도 있다.
소자 분리막(110)은 반도체 기판(100)의 소정 영역을 예를들어 세로 방향으로 식각하여 서로 소정 간격 이격된 복수의 트렌치를 형성하고, 트렌치를 절연막으로 매립함으로써 형성될 수 있다. 이렇게 소자 분리막(110)이 형성됨으로써 액티브 영역(A)과 필드 영역(B)이 확정된다. 액티브 영역(A)은 소자 분리막(110)이 형성되지 않은 영역이고, 필드 영역(B)은 소자 분리막(110)이 형성된 영역으로 정의된다. 여기서, 액티브 영역(A)과 필드 영역(B)은 동일 폭으로 형성될 수 있고, 서로 다른 폭으로 형성될 수 있다.
터널링층(120)은 액티브 영역(A)의 반도체 기판(100) 상부에 형성된다. 즉, 터널링층(120)은 액티브 영역(A)의 반도체 기판(100) 상부에 전체적으로 형성될 수 있고, 부분적으로 형성될 수 있다. 이러한 터널링층(120)은 소정 바이어스에서 전하, 즉 전자 또는 홀이 반도체 기판(100)의 채널 영역으로부터 전하 트랩층(130)으로 주입될 수 있도록 한다. 터널링층(120)은 실리콘 산화막(SiO2)을 포함하는 절연막으로 단일층 또는 다층으로 형성될 수 있다. 또한, 터널링층(120)은 반복되는 전 자 또는 홀의 터널링에 의해 열화되어 소자의 안정성을 저하시킬 수 있기 때문에 가능한 이를 방지할 수 있을 정도의 두께로 형성되는 것이 바람직하다. 예를들어 터널링층(120)은 30∼100Å의 두께로 형성될 수 있는데, 30Å 이하로 형성되면 반복되는 전자 또는 홀의 터널링에 의해 터널링층(120)이 열화될 수 있고, 100Å 이상이면 전하 트랩층(130)으로의 전하 이동을 방해하게 된다.
전하 트랩층(130)은 액티브 영역(A)의 터널링층(120) 상부에 형성되며, 각각 가로 방향 및 세로 방향으로 소정 간격 이격되어 형성된다. 즉, 전하 트랩층(130)은 세로 방향으로 소정 간격 이격되어 형성되고, 소자 분리막(110)을 사이에 두고 인접한 액티브 영역(A)의 동일 영역에 형성된다. 또한, 전하 트랩층(130)의 가로 및 세로 폭은 가로 및 세로 방향으로 인접한 전하 트랩층(130)과의 간격과 동일할 수 있다. 그러나, 전하 트랩층(130)의 폭이 전하 트랩층(130) 사이의 간격보다 크거나 작을 수도 있다. 이러한 전하 트랩층(130)은 반도체 기판(100)의 채널 영역으로부터 터널링층(120)을 관통하여 주입되는 전하를 트랩한다. 전하 트랩층(130)은 에너지 레벨이 균일하고 트랩 사이트(trap site)가 많을수록 전하의 트랩이 잘 이루어지므로 소자의 프로그램 및 소거 속도가 증가할 수 있는데, 이러한 물질로 실리콘 질화막을 이용할 수 있다. 또한, 전하 트랩층(130)은 예를들어 30∼200Å의 두께로 형성될 수 있는데, 30Å 이하이면 트랩되는 전하의 양이 적어지며 반복되는 전하의 이동에 의해 열회될 수 있고, 200Å 이상이면 콘트롤 게이트(160)에 의한 제어가 문제될 수 있다.
블럭킹층(140)은 가로 방향으로 연장 형성되어 가로 방향으로 서로 인접하는 전하 트랩층(130) 상부를 지나도록 형성된다. 블럭킹층(140)은 전하 트랩층(130)으로부터 상부의 콘트롤 게이트(160)로 전하의 이동을 차단한다. 블럭킹층(140)은 셀의 동작 속도를 향상시키기 위해 유전 상수가 예를들어 7 이상의 고유전 물질로 형성된다. 이러한 고유전 물질로는 알루미늄 산화막(Al2O3)이 주로 이용되는데, 그 이외에도 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO3), 라듐 산화막(La2O5), 탄탈륨 산화막(Ta2O5) 또는 스트론튬티타늄 산화막(SrTiO3) 등의 적어도 하나가 이용될 수 있다. 또한, 블럭킹층(140)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다. 블럭킹층(140)은 예를들어 50∼200Å의 두께로 형성될 수 있는데, 50Å 이하이면 블럭킹층(140)으로 기능하지 못하고, 200Å이면 전하 이동의 차단 뿐만 아니라 콘트롤 게이트(160)에 의한 제어가 문제될 수 있다.
보호층(150)은 블럭킹층(140)의 식각 손상을 방지하기 위해 형성된다. 보호층(150)은 블럭킹층(140) 및 장벽층(160)과 식각 선택비가 다른 저유전 절연 물질을 이용하여 형성할 수 있는데, 예를들어 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막(SiON)을 이용하여 형성할 수 있다. 보호층(150)은 장벽층(160) 식각 시 식각을 정지할 수 있을 정도의 두께로부터 콘트롤 게이트(170)를 통해 인가되는 바이어스에 의해 전하 트랩층(130)의 전하 이동에 문제가 없을 정도의 두께로 형성되는 것이 바람직하다. 즉, 보호층(150)을 예를들어 5Å 이하의 두께로 형성하면 장벽층(160)의 식각을 정지할 수 없어 블록킹층(140)이 손상될 수 있고, 보호 층(150)을 예를들어 20Å 이상의 두께로 형성하면 콘트롤 게이트(170)를 통해 인가되는 바이어스에 의해 전하 트랩층(130)의 전하 이동이 원활하게 되지 않을 수 있다. 물론, 상기 보호층(150)의 두께는 예시한 것으로 예를들어 식각 조건 등의 공정 조건 또는 비휘발성 메모리 소자를 구성하는 막들의 두께 등에 따라 다양하게 변경될 수 있다. 또한, 보호층(150)의 두께에 따라 블록킹층(140)의 두께를 줄일 수 있는데, 예를들어 블록킹층(140)을 100Å의 두께로 형성해야 하는 경우에 보호층(150)을 5Å의 두께로 형성하면 블록킹층(140)은 90Å 정도로 형성할 수 있다. 이는 보호층(150)이 저유전 특성을 갖고 전하 이동을 방지하는 블록킹층의 기능을 일부 하기 때문이다.
장벽층(160)은 절연층(150) 상부에 형성되어 가로 방향으로 연장 형성된다. 장벽층(160)은 소거(erase) 동작 시 콘트롤 게이트(170)로부터 반도체 기판(100)쪽으로 전자가 이동하는 것을 방지하는 역할을 한다. 즉, 소거 동작 시 전하 트랩층(130)에 트랩된 전자를 소거하기 위하여 반도체 기판(100)과 콘트롤 게이트(170) 사이에 높은 전계가 형성되는데, 이러한 높은 전계로 인해 콘트롤 게이트(170)로부터 반도체 기판(100)으로 과도한 전자가 유입되어 오히려 셀이 프로그램되는 현상이 발생할 수 있다. 따라서, 이를 방지하여 소거 동작을 용이하게 하기 위하여 일함수(work function)가 높은 물질로 장벽층(160)을 형성한다. 장벽층(160)은 금속 질화물로 형성될 수 있는데, 예를들어 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨 질화막(TaN) 또는 라듐 질화막(LaN) 중 적어도 어느 하나로 형성될 수 있다. 또한, 장벽층(160)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다.
콘트롤 게이트(170)는 장벽층(160) 상부에 형성되며, 가로 방향으로 연장 형성된다. 콘트롤 게이트(170)는 소정의 바이어스가 인가되어 반도체 기판(100)의 채널 영역으로부터 전하가 전하 트랩층(130)에 트랩되어 프로그램되도록 하고, 전하 트랩층(130)에 트랩된 전하를 반도체 기판(100)으로 이동시켜 소거되도록 하는 역할을 한다. 콘트롤 게이트(170)는 n형으로 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 또한, 콘트롤 게이트(170)가 폴리실리콘막으로 형성되는 경우 콘트롤 게이트(170)의 저항을 감소시키기 위해 저저항막(미도시)을 형성할 수도 있다. 저저항막은 텅스텐 실리사이드를 이용할 수 있다. 물론 저저항막은 콘트롤 게이트(170)가 폴리실리콘막 이외의 금속막으로 형성되는 경우 형성하지 않을 수 있다.
측벽 절연층(180)은 콘트롤 게이트(170) 및 장벽층(160)의 측벽에 형성된다. 즉, 측벽 절연층(180)은 일 방향으로 연장되는 콘트롤 게이트(170) 및 장벽층(160)을 따라 연장 형성된다. 측벽 절연층(180)은 절연 물질을 이용하여 단일층 또는 다층으로 형성될 수 있는데, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 이용할 수 있다.
그리고, 콘트롤 게이트(170) 양측의 액티브 영역(A)의 반도체 기판(100) 상에 불순물 이온 주입에 의해 접합부(190)가 형성된다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 전하 트랩층을 갖는 비 휘발성 메모리 소자의 제조 방법을 도 4(a) 내지 도 4(d)를 이용하여 설명하면 다음과 같다.
도 4(a) 내지 도 4(d)는 도 1의 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1 및 도 4(a)를 참조하면, 반도체 기판(100) 상부에 터널링층(120) 및 전하 트랩층(130)을 형성한다. 터널링층(120)은 예를들어 실리콘 산화막으로 형성하고, 전하 트랩층(130)은 예를들어 실리콘 질화막으로 형성한다. 터널링층(120)은 예를들어 30∼100Å의 두께로 형성하고, 전하 트랩층(130)은 예를들어 30∼150Å의 두께로 형성하는데, 전하 트랩층(130)이 터널링층(120)보다 같거나 두껍게 형성하는 것이 바람직하다. 그리고, 전하 트랩층(130) 상부에 버퍼막(미도시), 하드 마스크막(미도시) 및 감광막(미도시)을 형성한다. 버퍼막은 실리콘 산화막을 이용할 수 있고, 하드 마스크막은 실리콘 질화막을 이용할 수 있다. 이어서, 소자 분리 마스크를 이용한 사진 및 현상 공정으로 감광막을 패터닝한다. 그리고, 패터닝된 감광막을 식각 마스크로 하드 마스크막, 버퍼막, 전하 트랩층(130) 및 터널링층(120)을 식각한 후 연속적으로 반도체 기판(100)을 소정 깊이로 식각한다. 이에 따라 예를들어 세로 방향으로 연장되며 소정 간격 이격된 복수의 트렌치(미도시)가 형성된다. 이어서, 감광막을 제거한 후 트렌치가 매립되도록 절연막을 형성한다. 절연막은 전하 트랩층(130)과 다른 물질을 이용하는 것이 바람직한데, 예를들어 실리콘 산화막을 이용할 수 있다. 그리고, 전하 트랩층(130)이 노출되도록 절연막, 하드 마스크막 및 버퍼막을 연마 및 식각하여 제거한다. 이에 따라 세로 방향으로 연장 형성된 소자 분리막(110)이 형성된다. 소자 분리막(110)의 폭은 소자 분리막(110) 사이의 간격과 동일하게 형성될 수 있고, 소자 분리막(110) 사이의 간격이 소자 분리막(110)의 폭보다 넓게 형성될 수 있다. 따라서, 액티브 영역(A)과 필드 영역(B)이 확정된다.
도 1 및 도 4(b)를 참조하면, 전체 구조 상부에 블록킹층(140), 보호층(150), 장벽층(160) 및 콘트롤 게이트(170)을 순차적으로 형성한다. 블록킹층(140)은 예를들어 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막, 라듐 산화막, 탄탈륨 산화막 또는 스트론튬티타늄 산화막중 적어도 어느 하나로 50∼200Å의 두께로 형성하는데, 전하 트랩층(130)보다 같거나 두껍게 형성하는 것이 바람직하다. 보호층(150)은 블록킹층(140) 및 장벽층(160)과 식각 선택비가 다른 저유전 절연 물질을 이용하여 형성하며, 장벽층(160) 식각 시 식각을 정지할 수 있을 정도의 두께로부터 콘트롤 게이트(170)를 통해 인가되는 바이어스에 의해 전하 트랩층(130)의 전하 이동에 문제가 없을 정도의 두께로 형성되는 것이 바람직하다. 그리고, 장벽층(160)은 예를들어 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 또는 라듐 질화막 중 적어도 어느 하나의 금속 질화막으로 형성한다. 또한, 콘트롤 게이트(170)는 예를들어 불순물이 도핑된 폴리실리콘막 또는 금속막으로 형성한다. 콘트롤 게이트(170)로 불순물이 도핑된 폴리실리콘막을 이용하는 경우 폴리실리콘막 상부에 콘트롤 게이트(170)의 저항을 감소시키기 위해 저저항막(미도시)을 형성할 수 있다. 저저항막은 금속막, 예를들어 코발트막, 니켈막 또는 니켈코발트막중 적어도 어느 하나를 이용하여 단일층 또는 다층으로 형성한 후 열처리 공정으로 금속 막과 폴리실리콘막을 반응시켜 저저항막, 즉 실리사이드막을 형성한다.
도 1 및 도 4(c)를 참조하면, 콘트롤 게이트(170) 상부에 하드 마스크층(미도시) 및 감광막(미도시)을 형성한 후 게이트 마스크를 이용한 사진 및 현상 공정으로 감광막을 패터닝한다. 감광막은 서로 소정 간격 이격되어 일 방향, 예를들어 세로 방향으로 하드 마스크층이 노출되도록 패터닝된다. 한편, 감광막을 형성하기 이전에 반사 방지막을 형성할 수도 있다. 반사 방지막은 SiON막을 이용할 수 있다. 이어서, 패터닝된 감광막을 식각 마스크로 하드 마스크층, 콘트롤 게이트(170) 및 장벽층(160)을 식각한다. 물론, 하드 마스크층을 식각한 후 감광막을 제거하고 하드 마스크층을 식각 마스크로 콘트롤 게이트(170) 및 장벽층(160)을 식각할 수도 있다. 여기서, 장벽층(160)은 보호층(150) 상에서 식각이 정지된다. 즉, 보호층(150)은 장벽층(160)의 식각 정지막으로 작용한다. 따라서, 블록킹층(140)의 식각 손상을 방지한다. 이러한 식각 공정에 의해 콘트롤 게이트(170) 및 장벽층(160)은 예를들어 가로 방향으로 연장되어 각각 소정 간격 이격되어 패터닝된다. 콘트롤 게이트(160) 사이의 간격은 소자 분리막(110)의 폭 및 소자 분리막(110) 사이의 간격과 동일할 수 있고, 소자 분리막(110)의 폭보다 넓고 소자 분리막(110) 사이의 간격과 동일할 수 있다.
도 1 및 도 4(d)를 참조하면, 전체 상부에 절연막을 형성한 후 전면 식각하여 콘트롤 게이트(170) 및 장벽층(160) 측벽에 측벽 절연층(180)을 형성한다. 물론, 측벽 절연층(180)은 콘트롤 게이트(170) 및 장벽층(160)의 측벽을 산화 또는 질화시켜 형성할 수도 있다. 이어서, 콘트롤 게이트(170) 또는 하드 마스크층을 식 각 마스크로 이용한 식각 공정으로 보호층(150), 블록킹층(140), 전하 트랩층(130) 및 터널링층(120)을 식각한다. 이에 따라 액티브 영역(A)의 반도체 기판(100) 상부에 터널링층(120), 전하 트랩층(130), 블록킹층(140), 보호층(150), 장벽층(160) 및 콘트롤 게이트(170)가 적층된 셀 게이트가 형성된다. 이때, 터널링층(120)은 반도체 기판(100) 상에 잔류시킬 수도 있다. 이어서, 불순물 이온 주입 공정을 실시하여 반도체 기판(100) 상에 접합부(190)를 형성한다.
한편, 상기 실시 예는 MANOS 구조의 전하 트랩 소자를 예를들어 설명하였으나, 본 발명은 상기 실시 예 이외에도 고유전층을 이용하는 모든 반도체 소자의 제조 공정에 이용될 수 있다. 예를들어 상기 MANOS 구조 이외에 SONOS 구조 또는 SANOS(Silicon-AlON-Nitride-Oxide-Silicon) 구조의 비휘발성 메모리 소자의 제조 공정에 이용될 수 있다. 즉, 전하 트랩층, 고유전층의 블록킹층, 보호층, 콘트롤 게이트를 포함하는 비휘발성 메모리 소자에 적용될 수 있다. 또한, DRAM, MRAM 등의 반도체 소자의 제조 공정에 이용될 수 있는데, 하부 전극과 상부 전극 사이에 고유전층을 형성하는 캐패시터 구조를 채용하는 반도체 소자의 제조 공정에 이용될 수 있다. 즉, 본 발명은 고유전층 및 그 상부에 상부층을 형성하고, 상부층 및 고유전층을 식각하는 반도체 소자의 제조 공정에 모두 이용될 수 있다. 이렇게 하면 고유전층의 식각 손상을 방지할 수 있어 반도체 소자의 특성을 향상시킬 수 있다.
또한, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으 나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 개략 평면도.
도 2는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절취한 단면도.
도 3은 도 1의 Ⅱ-Ⅱ' 라인을 따라 절취한 단면도.
도 4(a) 내지 도 4(d)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도 1의 Ⅱ-Ⅱ' 라인을 따라 절취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 소자 분리막
120 : 터널링층 130 : 전하 트랩층
140 : 블록킹층 150 : 절연층
160 : 장벽층 170 : 콘트롤 게이트
180 : 측벽 절연층 190 : 접합부
Claims (11)
- 반도체 기판;상기 반도체 기판 상에 형성된 고유전층; 및상기 고유전층 상에 형성된 보호층을 포함하며,상기 보호층은 상기 고유전층보다 저유전 물질로 형성된 반도체 소자.
- 제 1 항에 있어서, 상기 고유전층 하의 상기 반도체 기판 상에 형성된 터널링층, 플로팅 게이트, 전하 트랩층 또는 하부 전극을 더 포함하는 반도체 소자.
- 제 2 항에 있어서, 상기 보호층 상에 형성된 콘트롤 게이트, 장벽층, 상부 전극 또는 게이트 전극을 더 포함하는 반도체 소자.
- 제 3 항에 있어서, 상기 보호층 상에 형성된 콘트롤 게이트 및 장벽층의 측벽, 상기 상부 전극의 측벽 또는 상기 게이트 전극의 측벽에 각각 형성된 측벽 절연층을 더 포함하는 반도체 소자.
- 제 3 항에 있어서, 상기 보호층은 상기 고유전층보다 얇게 형성된 반도체 소자.
- 반도체 기판 상부에 고유전층 및 보호층을 형성한 후 상부층을 형성하는 단계;상기 상부층을 식각하여 상기 보호층에서 식각이 정지되도록 하는 단계; 및상기 보호층 및 고유전층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 보호층은 상기 고유전층 및 상기 상부층과 다른 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 상부층을 식각한 후 상기 상부층 측벽에 측벽 절연막을 더 형성하고, 상기 상부층 및 측벽 절연층을 마스크로 상기 보호층 및 고유전층을 식각하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 고유전층을 형성하기 이전에 상기 반도체 기판 상에 터널링층 및 전하 트랩층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 보호층은 상기 고유전층보다 유전율이 낮은 물질로 형성하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 보호층은 상기 고유전층보다 얇게 형성하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090039592A KR20100120779A (ko) | 2009-05-07 | 2009-05-07 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090039592A KR20100120779A (ko) | 2009-05-07 | 2009-05-07 | 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100120779A true KR20100120779A (ko) | 2010-11-17 |
Family
ID=43406221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090039592A KR20100120779A (ko) | 2009-05-07 | 2009-05-07 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100120779A (ko) |
-
2009
- 2009-05-07 KR KR1020090039592A patent/KR20100120779A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8110866B2 (en) | Non-volatile memory device having asymmetric source/drain junction and method for fabricating the same | |
| KR100755410B1 (ko) | 게이트 구조물 및 이를 형성하는 방법, 비휘발성 메모리장치 및 이의 제조 방법 | |
| JP5116963B2 (ja) | フラッシュメモリ素子の製造方法及びそれによって製造されたフラッシュメモリ素子 | |
| US20110204430A1 (en) | Nonvolatile memory device and method of fabricating the same | |
| KR100583969B1 (ko) | 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법 | |
| KR100568445B1 (ko) | 부분 소노스 형 게이트 구조체를 제조하는 방법 및 그것을갖는 비휘발성 메모리 셀 제조 방법 | |
| US7919369B2 (en) | Method of fabricating a flash memory device | |
| US7586137B2 (en) | Non-volatile memory device and method of fabricating the same | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| US7948022B2 (en) | Flash memory device and method for manufacturing the same | |
| US20080061356A1 (en) | Eeprom device and methods of forming the same | |
| JP2009170719A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR101052475B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100672717B1 (ko) | 비휘발성 메모리 장치의 제조방법 | |
| KR20060062554A (ko) | 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법 | |
| KR20100120779A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100771553B1 (ko) | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 | |
| US8723245B2 (en) | Nonvolatile memory device | |
| KR100881136B1 (ko) | 향상된 리텐션 특성을 갖는 전하트랩소자의 제조방법 | |
| KR20060076302A (ko) | 전기 장치 프로세싱 방법 및 전기 장치 | |
| KR20110033492A (ko) | 반도체 소자 및 그 제조 방법 | |
| US20090218615A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20100117905A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR20100117907A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR101152446B1 (ko) | 프린징 효과 및 정전차폐를 이용하는 플래시 메모리 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |