KR20110033492A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 반도체 소자는 반도체 기판상에 형성된 셀렉트 게이트와, 반도체 기판 내의 트렌치 상에 수직적으로 형성된 메모리 게이트와, 트렌치 상에 셀렉트 게이트와 상기 메모리 게이트 사이에 형성된 ONO(Oxide-Nitride-Oxide)막과, 셀렉트 게이트와 메모리 게이트의 양측면에 각각 형성된 스페이서 및 양 스페이서의 측면의 반도체 기판 내에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 한다.
SONOS(Silicon Oxide Nitride Oxide Silicon)

Description

반도체 소자 및 그 제조 방법{semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 SONOS 플래시 메모리 장치에 관한 것이다.
일반적으로, 데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은 휘발성(volatile)과 불휘발성(non-volatile) 메모리 소자로 구별될 수 있다. 불휘발성 메모리인 플래시 메모리 소자들은 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 플래시 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다.
따라서, 이동 전화 시스템, 음악 또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이 전원을 항상 사용할 수 없거나, 종종 중단되거나 또는 낮은 파워 사용이 요구되는 상황에서 플래시 메모리 소자들이 폭넓게 사용된다.
일반적으로 플래시 메모리 소자의 셀 트랜지스터들은 적층된 게이트(stacked gate) 구조를 갖는다. 적층된 게이트 구조는 셀 트랜지스터의 채널 영역 위에서 순 차적으로 적층되는 게이트 절연막, 플로팅 게이트 전극, 게이트간 절연막 및 콘트롤 게이트 전극을 포함한다.
경우에 따라서 플래시 메모리 소자는 내부에 채널 영역이 형성되는 실리콘막, 터널링(tunneling)층을 형성하는 산화막, 전하 트랩(charge trapping)층으로 사용되는 질화막, 그 위의 전하차단층으로서의 장벽 산화물층으로 사용되는 산화막 및 콘트롤 게이트 전극으로 사용되는 실리콘막을 포함하는 구조로 이루어질 수 있다. 이와 같은 막들은 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 셀 구조로서 함축적으로 언급된다.
한편, 종래의 SONOS 구조에서 메모리 게이트 렝쓰(Memory gate length)는 설계시 드로잉 사이즈(drawing size)에 의해 결정되는데, 공정(Fab)의 게이트 정의(gate define) 능력이 90㎚가 한계라면, 90㎚ 이하의 게이트는 드로잉이 허용되지 않는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 종래의 플래시 메모리 셀과 같이 메모리 게이트 렝쓰를 설계적으로 정하지 않고, 폴리의 두께만으로 게이트 렝쓰를 조절함으로써 셀 면적을 최소화하는 반도체 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명의 일 실시예에 의한 반도체 소자는 반도체 기판상에 형성된 셀렉트 게이트와, 반도체 기판 내의 트렌치 상에 수직적으로 형성된 메모리 게이트와, 트렌치 상에 셀렉트 게이트와 상기 메모리 게이트 사이에 형성된 ONO(Oxide-Nitride-Oxide)막과, 셀렉트 게이트와 메모리 게이트의 양측면에 각각 형성된 스페이서 및 양 스페이서의 측면의 반도체 기판 내에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 의한 반도체 소자의 제조방법은 반도체 기판 상에 제1 폴리 실리콘막을 형성하는 단계와, 제1 폴리 실리콘막 및 반도체 기판의 일부를 동시에 식각하여 셀렉트 게이트를 형성하고, 반도체 기판 내에 트렌치를 형성하는 단계와, 반도체 기판 전면에 ONO(Oxide-Nitride-Oxide)막 및 제2 폴리 실리콘막을 순차적으로 형성하고, 식각하여 트렌치 측벽에 메모리 게이트를 형성하는 단계와, 드레인을 형성할 영역 상의 제2 폴리 실리콘막을 제거하고, 메모리 게이트와 접하는 ONO막을 제외한 상기 반도체 기판 상의 상기 ONO막을 제거하는 단계 및 셀렉트 게이트와 상기 메모리 게이트 측면에 스페이서를 형성하고, 스페이서를 마스크로 하여 고농도의 불순물 이온주입 공정으로 소스/드레인 영역을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 폴리 실리콘막의 두께로 메모리 게이트 렝쓰를 결정할 수 있기 때문에 보다 얇은 게이트 렝쓰를 구현할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 의한 SONOS형 플래시 메모리 소자의 구조에 대해서 설명한다.
도 2는 본 발명의 일 실시예에 따른 SONOS형 플래시 메모리 소자를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 SONOS형 플래시 메모리는 반도체 기판 내에 소스 및 드레인 영역(160)이 형성되어 있고, 반도체 기판(100) 상에 셀렉트 게이트(120a)가 형성되어 있으며, 반도체 기판(100)을 식각한 트렌치 측벽에 플래시 메모리의 게이트(140a)가 수직으로 형성되고, 셀렉트 게이트(120a)와 플래시 메모리 게이트(140a)의 양측면에 스페이서(150)가 형성되어 있다.
본 발명은 플래세 메모리 게이트(140a)를 반도체 기판(100) 내의 트렌치 측벽에 수직으로 형성함으로써, 폴리 실리콘막(140)의 두께로 얇은 두께의 게이트 렝쓰(A)를 구현할 수 있다.
따라서, 일반적으로 드로잉 사이즈(drawing size)에 의해 결정되는 SONOS 구조의 메모리 게이트 렝쓰(Memory gate length)의 두께는 드로잉이 허용되지 않는 한계가 있는데에 비해, 본원 발명은 폴리 실리콘막의 두께로 메모리 게이트 렝쓰를 결정할 수 있기 때문에 보다 얇은 게이트 렝쓰를 구현할 수 있다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 SONOS형 플래시 메모리의 제 조 공정을 나타내는 단면도이다.
도 1a에 도시된 바와 같이 실리콘 반도체 기판(100)의 활성 영역상에 열산화 방식으로 실리콘 산화막(Oxide, 110)을 형성하고, 실리콘 산화막(110) 상에 셀렉트 게이트를 형성하기 위한 폴리 실리콘막(120)을 증착시킨다. 폴리 실리콘막(120)은 CVD(Chemical Mechanical Deposition) 공정으로 형성할 수 있다.
도 1b에 도시된 바와 같이, 폴리 실리콘막(120) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 드레인 영역을 형성할 반도체 기판(100) 상의 폴리 실리콘막(120)을 식각한다. 상기 식각 후 포토 레지스트 애셔(asher) 및 스트립(strip) 공정을 통하여 잔존하는 포토 레지스트 패턴을 제거한다.
도 1c에 도시된 바와 같이, 폴리 실리콘막(120) 상에 포토레지스트 패턴(미도시)을 마스크로 이용하여 소스 영역이 형성될 부분의 폴리 실리콘막(120)과 반도체 기판(100)을 동시에 식각하여 제거함으로써, 반도체 기판(100) 내에 트렌치(115)를 형성하고, 반도체 기판(100) 상에 셀렉트 게이트(120a)를 형성한다. 상기 식각 후 포토 레지스트 애셔 및 스트립 공정을 통하여 잔존하는 포토 레지스트 패턴을 제거한다.
도 1d에 도시된 바와 같이, 반도체 기판(100) 전면에 ONO막(130)을 형성한다. ONO막(130)은 실리콘 산화막으로 이루어지는 터널링층(132)과, 질화막으로 이루어지는 전하 트랩층(134) 및 실리콘 산화막으로 이루어지는 전하 차단층(136)을 순차적으로 적층하여 형성한다.
도 1e에 도시된 바와 같이, SONOS 플래시 메모리 게이트를 형성하기 위한 폴리 실리콘막(140)을 반도체 기판 전면에 도포한다. 이 폴리 실리콘막(140)은 CVD 공정으로 형성할 수 있다.
이때, 도포된 폴리 실리콘막(140)의 두께는 본 발명의 플래시 메모리 게이트의 게이트 렝쓰(A)를 결정한다.
따라서, 일반적인 SONOS 구조의 메모리 게이트 렝쓰(Memory gate length)는 설계시 드로잉 사이즈(drawing size)에 의해 결정되기 때문에 드로잉이 허용되지 않는 한계가 있는데에 비해, 본원 발명은 반도체 기판에 대해 수직으로 형성된 폴리 실리콘막(140)을 플래시 메모리 게이트로 형성함으로써, 폴리 실리콘막(140)의 두께로 얇은 두께의 게이트 렝쓰(A)를 결정할 수 있다.
도 1f에 도시된 바와 같이, 반도체 기판(100) 전면에 에치백(etch back) 공정을 실시하여 셀렉트 게이트(120a) 측면에 SONOS 플래시 메모리 게이트(140a)를 형성한다. 이때, 폴리 실리콘막(140)이 트렌치(115) 측벽에 도포되기 때문에 메모리 게이트(140a)는 수직적으로 형성된다. 다음, 드레인을 형성할 영역 상의 폴리 실리콘막(140)을 포토리쏘그래피 공정(photolithography)을 이용하여 제거한다.
도 1g에 도시된 바와 같이, SONOS 플래시 메모리 게이트(140a)와 접하는 ONO막(130)을 제외한 반도체 기판(100) 상의 ONO막(130)을 에치 공정으로 제거한다.
도 1h에 도시된 바와 같이, 셀렉트 게이트(120a)와 SONOS 플래시 메모리 게이트(140a)의 측면에 스페이서(150)를 형성하고, 셀렉트 게이트(120a)와 SONOS 플래시 메모리 게이트(140a) 및 스페이서(150)를 마스크로 이용하여, 고농도의 불순 물 이온을 주입하여 스페이서(150)의 양측의 반도체 기판(100) 내부에 소스 및 드레인 영역(160)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 의한 반도체 소자의 제조를 위한 공정 단면도.
도 2는 본 발명의 실시예에 의한 반도체 소자의 단면도.

Claims (5)

  1. 반도체 기판상에 형성된 셀렉트 게이트;
    상기 반도체 기판 내의 트렌치 측벽에 형성된 메모리 게이트;
    상기 셀렉트 게이트와 상기 메모리 게이트 사이에 형성된 ONO(Oxide-Nitride-Oxide)막;
    상기 셀렉트 게이트와 상기 메모리 게이트의 양측면에 각각 형성된 스페이서; 및
    상기 양 스페이서의 측면의 상기 반도체 기판 내에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 메모리 게이트의 게이트 렝쓰(gate length)는 수직적으로 형성된 상기 메모리 게이트의 폭으로 결정되는 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판 상에 제1 폴리 실리콘막을 형성하는 단계;
    상기 제1 폴리 실리콘막 및 상기 반도체 기판의 일부를 동시에 식각하여 셀렉트 게이트를 형성하고, 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 반도체 기판 전면에 ONO(Oxide-Nitride-Oxide)막 및 제2 폴리 실리콘막을 순차적으로 형성하고, 식각하여 상기 트렌치 측벽에 메모리 게이트를 형성하는 단계;
    드레인을 형성할 영역 상의 상기 제2 폴리 실리콘막을 제거하고, 상기 메모리 게이트와 접하는 ONO막을 제외한 상기 반도체 기판 상의 상기 ONO막을 제거하는 단계; 및
    상기 셀렉트 게이트와 상기 메모리 게이트 측면에 스페이서를 형성하고, 상기 스페이서를 마스크로 하여 고농도의 불순물 이온주입 공정으로 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 메모리 게이트는 상기 트렌치 상에 수직적으로 형성되어 게이트 렝쓰가 상기 제2 폴리 실리콘막의 두께로 결정되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 메모리 게이트는 상기 제2 폴리 실리콘막을 에치 백(Etch back) 공정을 통하여 메모리 게이트로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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