DE102013200684A1

DE102013200684A1 - Nicht-flüchtige Speichervorrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE102013200684A1
Application number: DE102013200684.5A
Authority: DE
Inventors: Dong Kee Lee
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2012-08-29
Filing date: 2013-01-17
Publication date: 2014-04-03
Also published as: KR20140029703A; KR101985936B1; CN103681684A; CN103681684B; US20140061748A1; US9806185B2

Abstract

Eine nicht-flüchtige Speichervorrichtung und ein Verfahren zur Herstellung derselben werden bereitgestellt. Die Vorrichtung beinhaltet ein Substrat mit einer Zellenregion und einer peripheren Region, eine über der Substrat in der peripheren Region gebildete Gate-Struktur, eine über der Gate-Struktur in der peripheren Region gebildete vielschichtige Struktur, wobei die vielschichtige Struktur zwischenschichtige Isolierschichten und Materialschichten für Opferschichten aufweist, und eine zwischen der Gate-Struktur und der vielschichtigen Struktur in der peripheren Region gebildete Abdeckschicht zum Bedecken des Substrats, wobei die Abdeckschicht so ausgebildet ist, dass sie die Diffusion von Störstellen aus den Materialschichten für die Opferschichten in das Substrat in der peripheren Region verhindert.

Description

HINTERGRUND
Beispielhafte Ausführungsformen der vorliegenden Erfindung betreffen eine Halbleitervorrichtung. Genauer gesagt betreffen die beispielhaften Ausführungsformen der vorliegenden Erfindung eine dreidimensionale nicht-flüchtige Speichervorrichtung und ein Verfahren zur Herstellung derselben.
Im Allgemeinen kann eine Halbleitervorrichtung Speicherzellen beinhalten, welche auf einem Substrat in 2-D angeordnet sind. Um die Integrationsdichte von Halbleitervorrichtungen zu erhöhen, wurden verschiedene Techniken entwickelt, um die Größe von 2-D Speicherzellen zu verringern. Es gibt allerdings ein spezifisches technisches Limit beim Verringern der Größe der Speicherzellen. Um die Beschränkungen einer zweidimensionalen Speichervorrichtung zu überwinden, ist eine dreidimensionale Halbleitervorrichtung vorgeschlagen, in welcher Speicherzellen auf einem Substrat in 3-D sind, um die Integrationsdichte zu verbessern.
Die dreidimensionale Halbleitervorrichtung kann Speicherzellen enthalten, welche entlang einer Kanalschicht gestapelt sind, welche von einem Substrat herausragt. Verschiedene Techniken zum Erhöhen der Zuverlässigkeit der dreidimensionalen Halbleitervorrichtung sind vorgeschlagen.
ZUSAMMENFASSUNG DER ERFINDUNG
Beispielhafte Ausführungsformen der vorliegenden Erfindung sind gerichtet auf eine nicht-flüchtige Speichervorrichtung und ein Verfahren zur Herstellung derselben, welches die Zuverlässigkeit einer dreidimensionalen nicht-flüchtigen Speichervorrichtung erhöhen kann.
Ein Aspekt der Ausführungsform der vorliegenden Erfindung stellt eine nicht-flüchtige Speichervorrichtung bereit, welche aufweist: ein Substrat, welche eine Zellenregion und eine periphere Region aufweist, eine Gate-Struktur, welche über dem Substrat in der peripheren Region ausgebildet ist, eine über der Gate-Struktur in der peripheren Region ausgebildete vielschichtige Struktur, wobei die vielschichtige Struktur zwischenschichtige Isolierschichten und Materialschichten als Opferschichten aufweist, und eine zwischen der Gate-Struktur und der vielschichtigen Struktur in der peripheren Region ausgebildete Abdeckschicht um das Substrat zu bedecken, wobei die Abdeckschicht so ausgebildet ist, dass sie Diffusion von Störstellen von den Materialschichten für die Opferschichten in das Substrat in der peripheren Region hinein verhindert.
Ein weiterer Aspekt der Ausführungsform der vorliegenden Erfindung stellt eine nicht-flüchtige Speichervorrichtung bereit, welche aufweist: ein Substrat, welches eine Zellenregion und eine periphere Region aufweist, eine über dem Substrat in der peripheren Region ausgebildete Gate-Struktur, eine Abdeckschicht, welche ausgebildet ist um das Substrat und die Gate-Struktur in der peripheren Region zu bedecken, eine erste leitende Struktur, welche in der Zellenregion im Wesentlichen in derselben Schicht wie die Abdeckschicht ausgebildet ist, erste zwischenschichtige Isolierschichten und Materialschichten für Opferschichten, welche abwechselnd über der Abdeckschicht in der peripheren Region gestapelt sind, zweite leitende Strukturen, welche in der Zellenregion im Wesentlichen in derselben Schicht wie die Materialschichten für die Opferschichten ausgebildet sind, zweite zwischenschichtige Isolierschichten, welche in der Zellenregion im Wesentlichen in derselben Schicht wie die ersten zwischenschichtigen Isolierschichten ausgebildet sind und eine Kanalschicht, welche durch die zweiten zwischenschichtigen Isolierschichten, die ersten leitenden Strukturen und die zweiten leitenden Strukturen ausgebildet ist.
Ein weiterer Aspekt der Ausführungsform der vorliegenden Erfindung stellt ein Verfahren zum Herstellen einer nicht-flüchtigen Speichervorrichtung bereit. Das Verfahren beinhaltet: Bilden einer leitenden Schicht über einem Substrat, welches eine Zellenregion und ein periphere Region aufweist; Ätzen der leitenden Schicht, um eine Gate-Struktur in der peripheren Region auszubilden; Bilden einer Abdeckschicht, um die Gate-Struktur und das Substrat zu bedecken; und abwechselndes Stapeln von zwischenschichtigen Isolierschichten und Materialschichten für Opferschichten über der Abdeckschicht.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die obigen und andere Merkmale und Vorteile der vorliegenden Erfindung werden dem Durchschnittsfachmann durch das detaillierte Beschreiben beispielhafter Ausführungsformen der Erfindung unter Bezugnahme auf die beigefügten. Zeichnungen deutlicher werden:
1A und 1B sind Diagramme, welche eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung verdeutlichen;
2A bis 2F sind Querschnittsansichten, welche ein Verfahren zum Herstellen einer nicht-flüchtigen Speichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung erläutern;
3 ist ein Schaltbild, welches eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung erläutert;
4 ist ein Graph, welcher die Löscheigenchaften einer nicht-flüchtigen Speichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung erläutert;
5 ist ein Konstruktionsdiagramm, welches ein Speichersystem gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung erläutert; und
6 ist ein Konstruktionsdiagramm, welches ein Rechensystem gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung erläutert.
DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Die Ausführungsformen der vorliegenden Erfindung werden im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen ausführlicher beschrieben. Diese Erfindung kann aber in verschiedenen Formen ausgeführt werden und soll nicht als von den hier dargelegten Ausführungsformen beschränkt ausgelegt werden. Stattdessen werden diese beispielhaften Ausführungsformen bereitgestellt, damit diese Offenbarung gründlich und vollständig ist und sie die Tragweite der vorliegenden Erfindung einem Fachmann vollständig übermittelt.
Es sollte unmittelbar verstanden sein, dass die Bedeutung von „auf” und „über” in der vorliegenden Offenbarung in der weitestmöglichen Art interpretiert werden sollten, so dass „auf” nicht nur „direkt auf” etwas bedeutet, sondern auch die Bedeutung von „auf” etwas mit einem dazwischen liegenden Merkmal oder einer Schicht dazwischen beinhaltet und dass „über” nicht nur die Bedeutung von „über” bedeutet, sondern dass auch die Bedeutung, dass etwas „über” etwas mit keinem dazwischen liegenden Merkmal oder einer Schicht dazwischen ist (das heißt, direkt auf etwas) beinhaltet sein kann. In dieser Beschreibung stellt „verbunden/gekoppelt” dar, dass eine Komponente an eine andere Komponente entweder direkt gekoppelt, oder indirekt mittels einer weiteren Komponente gekoppelt ist. Zusätzlich kann eine Einzahl eine Mehrzahl beinhalten, solange es nicht ausdrücklich in einem Satz erwähnt ist.
1A und 1B sind Diagramme, welche eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung erläutern. Insbesondere ist 1A ein Diagramm einer Kontaktregion und einer Zellenregion, und 1B ist ein Diagramm einer peripheren Region. Außerdem ist die Darstellung einer Gate-Isolierschicht und einer zwischenschichtigen Isolierschicht in den 1A und 1B ausgelassen.
Bezugnehmend auf 1A und 1B kann die nicht-flüchtige Speichervorrichtung gemäß der beispielhaften Ausführungsform der vorliegenden Erfindung in einer Zellenregion ausgebildete Speicherketten ST, eine stufige Struktur A, welche leitende Strukturen 173, die sich von der Zellenregion bis zu einer Kontaktregion erstrecken, beinhalten, und einen Schaltkreis, welcher in einer peripheren Region ausgebildet ist, beinhalten. Der Schaltkreis hat eine Vielzahl von Transistoren TR, so ausgebildet, dass sie die Speicherketten ST ansteuern. Jede der Speicherketten ST kann aufweisen: ein Pipe-Gate PG, ausgebildet auf einem Substrat 101, eine Pipe-Kanalschicht 151a, ausgebildet im Pipe-Gate PG, eine Source-seitige Kanalschicht 151b und eine Drain-seitige Kanalschicht 151c, welche mit beiden Enden der Pipe-Kanalschicht 151a verbunden sind und aus der Pipe-Kanalschicht 151a herausragen und leitende Strukturen 173, welche so ausgebildet sind, dass sie jede der Source-seitigen Kanalschicht 151b und der Drain-seitigen Kanalschichten 151c, gestapelt, und beabstanded voneinander, umgeben.
Unter den leitenden Strukturen 173, können leitende Strukturen, welche in einer tiefsten Schicht nahe bei dem Substrat 101 angeordnet sind (im Folgenden kurz als tiefste leitende Strukturen bezeichnet) als Durchgangswortleitungen 173_PWL benutzt und leitende Strukturen, welche in mindestens einer obersten Schicht angeordnet sind, können als Auswahlleitungen verwendet werden. Unter den leitenden Strukturen, welche als die Auswahlleitungen verwendet werden, können leitende Strukturen, welche die Source-seitige Kanalschicht 151b umgeben, als Source-Auswahlleitungen 173_SSL verwendet werden und leitende Strukturen, welche die Drain-seitige Kanalschicht 151c umgeben, können als Drain-Auswahlleitungen 173_DSL verwendet werden. Leitende Strukturen, welche zwischen der Source-Auswahlleitung 173_SSL und den Durchgangswortleitungen 173_PWL, und zwischen den Drain-Auswahlleitungen 173_DSL und der Durchgangswortleitung 173_PWL ausgebildet sind, können als Wortleitungen 173_WL verwendet werden. Die Durchgangswortleitungen 173_PWL können zu der im Wesentlichen gleichen Dicke wie die Source-Auswahlleitung 173_SSL, die Wortleitung 173_WL und die Drain-Auswahlleitung 173_DSL ausgebildet sein, oder zu einer kleineren oder größeren Dicke als die Source-Auswahlleitung 173_SSL, die Wortleitung 173_WL, und die Drain-Auswahlleitung 173_DSL.
Ein Pipe-Transistor kann an einem Schnittpunkt zwischen dem Pipe-Gate PG und der Pipe-Kanalschicht 151a gebildet sein. Erste Speicherzellen können an den Schnittpunkten zwischen den Wortleitungen 173_WL und der Source-seitigen Kanalschicht 151b gebildet sein, und zweite Speicherzellen können an Schnittpunkten zwischen den Wortleitungen 173_WL und der Drain-seitigen Kanalschicht 151c gebildet sein. Ein Source-Auswahltransistor kann an einem Schnittpunkt zwischen der Source-Auswahlleitung 173_SSL und der Source-seitigen Kanalschicht 151b gebildet sein, und ein Drain-Auswahltransistor kann an einem Schnittpunkt zwischen der Drain-Auswahlleitung 173_DSL und der Drain-seitigen Kanalschicht 151c gebildet sein.
In der oben beschriebenen Struktur kann jede der Speicherketten ST den Source-Auswahltransistor, die ersten Speicherzellen, den Pipe-Transistor, die zweiten Speicherzellen und den Drain-Auswahltransistor aufweisen, welche in Reihe entlang einer Kanalschicht 151 verbunden sein können. Die Kanalschicht 151 beinhaltet die Pipe-Kanalschicht 151a und die Source- und Drain-seitigen Kanalschichten 151b und 151c, und die Kanalschicht 151 kann in einer U-Form gebildet sein.
Die Kanalschicht 151 kann eine Isolierschicht 153 umgeben, welche einen zentralen Anteil einer U-förmigen Durchgangsregion ausfüllt. Die Kanalschicht 151 kann in einer Röhrenform entlang der Oberfläche der U-förmigen Durchgangsregion gebildet sein, oder in solch einer Form, dass sie die U-förmige Durchgangsregion füllt. Wenn die Kanalschicht 151 die Röhrenform hat, kann die Isolierschicht 153, welche von der Kanalschicht 151 umgeben ist, zur im Wesentlichen gleichen oder einer niedrigeren Höhe als die Kanalschicht 151 gebildet sein. Wenn die Isolierschicht 153 zu einer niedrigeren Höhe als die Kanalschicht 151 gebildet ist, kann innerhalb der geöffneten U-förmigen Durchgangsregion auf der isolierenden Schicht 153 ein verdecktes Strukturen 155 geformt sein. Die Kanalschicht 151 und die verdeckte Struktur 155 können eine Siliziumschicht enthalten. Insbesondere kann die verdeckte Struktur 155 eine dotierte Siliziumschicht enthalten und als mit der Kanalschicht 151 verbundener Anschluss verwendet werden.
Obgleich nicht gezeigt, kann eine äußere Wand der Kanalschicht 151 mit einer Ladungsspeicherschicht (nicht gezeigt) umgeben sein. In diesem Fall kann eine Tunnelisolierschicht (nicht gezeigt) zwischen der Kanalschicht 151 und der Ladungsspeicherschicht gebildet sein. Zusätzlich kann eine dielektrische Schicht (nicht gezeigt) gebildet sein, um eine äußere Wand der Ladungsspeicherschicht zu umgeben. Alternativ kann die Ladungsspeicherschicht entlang der Oberflächen der leitenden Strukturen 173 gebildet sein. In diesem Fall kann eine Tunnelisolierschicht außerdem zwischen der Ladungsspeicherschicht und der Kanalschicht 151 gebildet sein. Außerdem kann eine dielektrische Schicht zusätzlich gebildet sein zwischen der Ladungsspeicherschicht und den leitenden Strukturen 173.
Die Source-seitige Kanalschicht 151b oder die mit der Source-seitigen Kanalschicht 151 verbundene verdeckte Struktur 155 können mit einer auf der Speicherkette ST gebildeten Source-Leitung SL verbunden sein, und die Drain-seitige Kanalschicht 151c oder die mit der Drain-seitigen Kanalschicht 151c verbundene verdeckte Struktur 155 können mit einer Bit-Leitung BL verbunden sein. Wenn die Speicherkette ST und die Source-Leitung SL getrennt voneinander gebildet sind, kann die Source-Leitung SL mit der Source-seitigen Kanalschicht 151c oder der verdeckten Struktur 155 durch einen Source-Kontakt SCT, welcher unter der Source-Leitung SL gebildet ist, verbunden sein. Wenn die Speicherkette ST und die Bit-Leitung BL getrennt voneinander geformt sind, kann die Bit-Leitung BL mit der Drain-seitigen Kanalschicht 151c oder der verdeckten Struktur 155 durch einen Bit-Leitungskontakt BCT, welcher unter der Bit-Leitung BL geformt ist, verbunden sein.
Um die stufige Struktur A zu bilden, können die leitenden Strukturen 173, welche sich von der Zellenregion in die Kontaktregion erstrecken können, so mit einer Struktur versehen sein, dass sie nach unten in Richtung des Substrats weiter herausragen. Aufgrund der stufigen Struktur A können Kontaktstecker (nicht gezeigt) mit den leitenden Strukturen 173 verbunden sein.
Der in der peripheren Region gebildete Transistor TR kann eine Gate-Struktur G, eine in dem Substrat 101 gebildete und unter der Gate-Struktur G angeordnete Kanalregion CH, sowie eine Source-Region 101a und eine Drain-Region 101b, welche in dem Substrat 101 auf beiden Seiten der Kanalregion CH gebildet sind, aufweisen. Eine Abdeckschicht 123 kann auf der Gate-Struktur G und dem Substrat 101 in der peripheren Region gebildet sein, und Materialschichten 133A bis 133E für Opferschichten können auf der Abdeckschicht 123 gebildet sein.
Die Abdeckschicht 123 kann in der gleichen Schicht wie die Durchgangswortleitungen 173_PWL, was den tiefsten leitenden Strukturen der leitenden Strukturen 173 entsprechen kann, gebildet sein, und die Materialschichten 133A bis 133E für Opferschichten können in derselben Schicht gebildet sein, wie die übrigen leitenden Strukturen außer den niedrigsten leitenden Strukturen der leitenden Strukturen 173. Die Abdeckschicht 173 kann in der im Wesentlichen gleichen Dicke oder einer niedrigeren oder größeren Dicke als die Materialschichten 133A bis 133E für die Opferschichten gebildet sein.
Die Abdeckschicht 123 und die Materialschichten 133A bis 133E für Opferschichten können gestapelt werden, um in der Zellenregion Regionen zu bestimmen, in welchen die leitenden Strukturen 173 gebildet werden werden. Die Abdeckschicht 123 und die Materialschichten 133A bis 133E für Opferschichten können von der Zellenregion entfernt werden und in der peripheren Region verbleiben. Die Abdeckschicht 123 und die Materialschichten 133A bis 133E für Opferschichten können aufgrund der Eigenschaften eines Herstellungsprozesses einer nicht-flüchtigen Speichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung ein Material aufweisen, welches im Verhältnis zu einer zwischenschichtigen Isolierschicht eine hohe Ätzselektivität aufweist. Zum Beispiel können die Abdeckschicht 123 und die Materialschichten 133A bis 133E für Opferschichten eine Nitridschicht enthalten.
Die Materialschichten 133A bis 133E können unter Benutzung eines plasmaunterstützten chemischen Gasphasenabscheidungsprozesses (plasma-enhanced chemical vapor deposition PE-CVD) gebildet werden, was die abwechselnde Ablagerung der Materialschichten 133A bis 133E für die Opferschichten und der zwischenschichtigen Isolierschichten vereinfachen kann. Aufgrund der Eigenschaften des PE-CVD-Prozesses können Störstellen (zum Beispiel Wasserstoffionen H und positive Ladungen) in den Materialschichten 133A bis 133E für Opferschichten mit großem Anteil enthalten sein.
Die Abdeckschicht 123 kann unter den Materialschichten 133A bis 133E für Opferschichten gebildet sein und die Diffusion von Störstellen von den Materialschichten 133A bis 133E für Opferschichten in die periphere Region des Substrats 101, insbesondere die Kanalregion CH und die Source- und Drain-Regionen 101a und 101b verhindern. Auf diese Weise kann die Abdeckschicht 123 die Verschlechterung der Eigenschaften des Transistors TR aufgrund der Diffusion der Störstellen verringern. Außerdem kann die Abdeckschicht 123 unter Benutzung eines Tiefdruck-Gasphasen-Abscheidungsprozesses (low-pressure CVD (LP-CVD) process) in einem Vakuumzustand gebildet werden. Da die Abdeckschicht 123, welche unter Benutzung des LP-CVD Prozesses gebildet wurde, Störstellen in viel niedrigerer Konzentration als die Materialschichten 133A bis 133E für Opferschichten enthält, welche durch den PE-CVD-Prozess gebildet wurden, kann eine Verschlechterung der Eigenschaften des Transistors TR verringert werden.
Die Abdeckschicht 123 und die Materialschichten 133A bis 133E für Opferschichten können durchbrochen sein von einem Gate-Kontakt GCT, welcher mit einem Gate des Transistors TR verbunden ist, von einem Drain-Kontakt (nicht gezeigt), welcher mit der Drain-Region 101b des Transistors TR verbunden ist, oder von einem Source-Kontakt, welcher mit der Source-Region 101a des Transistors TR verbunden ist.
2A bis 2F sind Querschnittsansichten, welche ein Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulichen.
Bezugnehmend auf 2A können Störstellen zur Bildung einer Topfstruktur (nicht gezeigt) und Störstellen zur Steuerung einer Schwellenspannung in ein Substrat 101, welches eine Zellenregion, eine Kontaktregion und eine periphere Region beinhaltet, eingesetzt werden. Danach kann eine Isolierschicht (nicht gezeigt) innerhalb eines Grabens gebildet werden, indem das Substrat 101 geätzt wird.
Danach kann eine Gate-Isolierschicht 103 und eine erste leitende Schicht 105A auf dem Substrat 101 gebildet werden. Die Gate-Isolierschicht 103 kann eine Siliziumoxidschicht enthalten. Nachfolgend kann ein Abschnitt der ersten leitenden Schicht 105A geätzt werden, um einen Pipe-Graben in der Zellenregion zu bilden, und der Pipe-Graben kann mit einer Opferschicht 107 gefüllt werden. Die Opferschicht 107 kann eine Oxidschicht enthalten. Nachfolgend kann außerdem eine zweite leitende Schicht 105 auf der ersten leitenden Schicht 105A gebildet werden, so dass die Opferschicht 107 verdeckt sein kann.
Danach können die erste und die zweite leitende Schicht 105A und 105B so geätzt werden, dass die Pipe-Gates PG in der Zellenregion voneinander getrennt in Speicherblockeinheiten sein können, und Gate-Strukturen G von Transistoren in der peripheren Region gebildet sind. Die Pipe-Gates PG und die Gate-Strukturen G können unter Benutzung eines Photolithographie-Prozesses gebildet werden.
Als Nächstes können Störstellen-Einsetzungsprozesse durchgeführt werden, um Source- und Drain-Regionen 101a und 101b auf beiden Seiten jeder der Gate-Strukturen G, welche in der peripheren Region gebildet sind, zu bilden. Die Störstellen-Einsetzungsprozesse können einen ersten Störstellen-Einsetzungsprozess beinhalten, um Störstellen mit einer ersten Konzentration einzusetzen, und einen zweiten Störstellen-Einsetzungsprozess, um Störstellen mit einer zweiten Konzentration, welche höher als die erste Konzentration ist, einzusetzen. In diesem Fall kann, nachdem eine Störstellen-Einsetzungsmaske (nicht gezeigt) zum Öffnen der auf beiden Seiten der Gate-Struktur G angeordneten Regionen gebildet werden kann, der erste Störstellen-Einsetzungsprozess auf den Regionen, welche von der Störstellen-Einsetzungsmaske geöffnet wurden, ausgeführt werden. Zusätzlich kann, nachdem Abstandhalter 109 auf beiden Seiten der Gate-Struktur G gebildet sind, der zweite Störstellen-Einsetzungsprozess auf den von den Abstandhaltern 109 und der Störstellen-Einsetzungsmaske geöffneten Regionen durchgeführt werden. Die Störstellen-Einsetzungsmaske kann nach dem zweiten Störstellen-Einsetzungsprozess entfernt werden. Aufgrund des Störstellen-Einsetzungsprozesses können die Source-Region 101a und die Drain-Region 101b, welche eine Störstellen-Einsetzungsregion mit einer ersten Konzentration und eine Störstellen-Einsetzungsregion mit einer zweiten Konzentration beinhalten, in dem Substrat 101 auf beiden Seiten der Gate-Struktur G gebildet werden. Eine Kanalregion CH kann in dem Substrat 101 zwischen den Source- und Drain-Regionen 101a und 101b definiert werden.
Danach können Zwischenräume zwischen den Gate-Strukturen G und den Pipe-Gates PG mit einer isolierenden Schicht 111 gefüllt werden. Die Isolierschicht 111 kann mit einer solchen Dicke gebildet werden, dass sie die Zwischenräume zwischen den Gate-Strukturen G und den Pipe-Gates PG ausfüllt. Außerdem kann die Isolierschicht 111 unter Benutzung eines Planarisierungsprozesses, wie etwa eines chemisch-mechanischen Polierprozesses (Chemical Mechanical Polishing (CMP) Process), planarisiert werden, bis die Gate-Struktur G und die Pipe-Gates PG freigelegt sind. Die Isolierschicht 111 kann eine Oxidschicht beinhalten.
Bezugnehmend auf 2D kann eine vielschichtige Struktur ML auf der isolierenden Schicht 111 und dem Substrat 101 mit den Gate-Strukturen G und den Pipe-Gates PG gebildet werden. Die vielschichtige Struktur ML kann eine Abdeckschicht 123 und auf der Abdeckschicht 123 abwechselnd gestapelte Isolierschichten 131A–131F und Materialschichten 133A–133E für Opferschichten beinhalten. Die vielschichtige Struktur ML kann außerdem eine zwischenschichtige Isolierschicht 121, welche unter der Abdeckschicht 123 geformt ist, beinhalten.
Die Abdeckschicht 123 und die Materialschichten 133A–133E für Opferschichten können Regionen definieren, in welchen leitende Strukturen gebildet werden werden. Die Abdeckschicht 123 und die Materialschichten 133A–133E für die Opferschichten können eine Materialschicht beinhalten, welche eine hohe Ätzselektivität im Vergleich zu den zwischenschichtigen Isolierschichten 121 und 131A–133f aufweist. Zum Beispiel können die zwischenschichtigen Isolierschichten 121 und 131A–131F eine Oxidschicht beinhalten, und die Abdeckschicht 123 und die Materialschichten 133A–133E für die Opferschichten können eine Nitridschicht beinhalten.
Die zwischenschichtigen Isolierschichten 131A–131F und die Materialschichten 133A–133E für die Opferschichten, welche abwechselnd auf der Abdeckschicht 123 abgeschieden werden können, können unter Benutzung eines PE-CVD-Prozesses gebildet werden, was die abwechselnde Abscheidung erleichtern kann. Um die Diffusion von Störstellen in das unter der Abdeckschicht 123 angeordnete Substrat 101 zu verringern, kann die Abdeckschicht 123 unter Benutzung eines LP-CVD-Prozesses gebildet werden. Ebenso können die zwischenschichtige Isolierschicht 121 und die Isolierschicht 111, welche unter der Abdeckschicht 123 gebildet sind, auch durch eine andere Methode (zum Beispiel einen LP-CVD-Prozess) als einen PE-CVD-Prozess gebildet werden, um die Diffusion von Störstellen in das Substrat 101 weiter zu verringern.
Bezugnehmend auf 2C können Öffnungen 141 gebildet werden, um die vielschichtige Struktur ML zu durchbrechen und die Opferschicht 107 zu eröffnen. Wenn die zweite leitende Schicht 105B auf der Opferschicht 107 gebildet ist, können die Öffnungen 140 außerdem die zweite leitende Schicht 105 durchbrechen.
Die Öffnungen 141 können gebildet werden, indem die vielschichtige Struktur ML und die zweite leitende Schicht 105B unter Benutzung einer Ätzsperrschicht, welche unter Benutzung eines Photolithographieprozesses gebildet wurde, als Maske geätzt werden. Die Ätzsperrschicht kann nach der Bildung der Öffnungen 141 entfernt werden.
Jede der Opferschichten 107 kann durch ein Paar von Öffnungen 141 freigelegt werden. In diesem Fall kann das Paar von Öffnungen 141 auf beiden Seiten der Opferschicht 107 angeordnet sein.
Bezugnehmend auf 2D kann die von den Öffnungen 141 freigelegte Opferschicht 107 unter Benutzung eines Ätzprozesses entfernt werden. In diesem Fall kann, um die zwischenschichtigen Isolierschichten 121 und 131A–131F zu beschützen, vor der Entfernung der Opferschichten 107 außerdem eine Schutzschicht (nicht gezeigt) mit einer im Vergleich zu den Opferschichten 107 hohen Ätzselektivität an Seitenwänden der Öffnungen 141 gebildet werden. In diesem Fall kann die Schutzschicht nach der Entfernung der Opferschichten 107 entfernt werden. Aufgrund der Entfernung der Opferschichten 107 kann das Paar von Öffnungen 141 verbunden werden, so dass es eine U-Form bildet.
Danach kann eine Kanalschicht 151 entlang der Oberfläche der U-förmigen Öffnung gebildet werden. Die Kanalschicht 151 kann eine Siliziumschicht beinhalten. Obwohl es in den Zeichnungen nicht gezeigt ist, kann, bevor die Kanalschicht 51 gebildet wird, außerdem eine Tunnel-Isolierschicht (nicht gezeigt) entlang der Oberfläche der U-förmigen Öffnung gebildet werden. Ebenso kann außerdem eine Ladungsspeicherschicht (nicht gezeigt) gebildet werden, bevor die Tunnel-Isolierschicht gebildet wird. Außerdem kann eine dielektrische Schicht (nicht gezeigt) zusätzlich gebildet werden, bevor die Ladungsspeicherschicht gebildet wird.
Nachdem die Kanalschicht 151 gebildet wurde, kann die U-förmige Öffnung mit einer Isolierschicht 153 gefüllt werden. Die Isolierschicht 153 kann eine Spin-On-dielektrische (SOD) Schicht beinhalten, welche leicht einen engen Zwischenraum füllen kann. Danach kann außerdem ein Prozess des Ätzens eines Abschnitts der Isolierschicht 153 durchgeführt werden, um einen oberen Abschnitt der U-förmigen Öffnung zu eröffnen. In diesem Fall kann der eröffnete obere Abschnitt der U-förmigen Öffnung mit einer verdeckten Struktur 155 gefüllt werden. Die verdeckte Struktur 155 kann eine dotierte Siliziumschicht enthalten.
Abweichend von der obigen Beschreibung kann die Kanalschicht 151 so gebildet sein, dass sie die U-förmige Öffnung ausfüllt. In diesem Fall können die Prozesse des Bildens der Isolierschicht 153 und der verdeckten Struktur 155 ausgelassen werden.
Danach kann eine Photolackstruktur (nicht gezeigt) auf der vielschichtigen Struktur ML gebildet werden, um die periphere Region abzuschneiden und um eine stufige Struktur in der Kontaktregion zu definieren. Die oberste Isolierschicht 131F und die oberste Materialschicht 130E für die Opferschicht, welche durch die Photolackstruktur eröffnet werden können, können unter Benutzung der Photolackstruktur als eine Maske geätzt werden. Danach kann die Photolackstruktur durch Ätzen verkleinert werden und die eröffnete oberste zwischenschichtige Isolierschicht 131F und die eröffnete oberste Materialschicht 133E für die Opferschicht können geätzt werden, wobei die verkleinerte Photolackstruktur als Maske verwendet wird. In diesem Fall können während des Ätzens der obersten zwischenschichtigen Isolierschicht 131F und der obersten Materialschicht 133E für die Opferschicht die tiefer liegende zwischenschichtige Isolierschicht 131E und die tiefer liegende Materialschicht 133D für die Opferschicht gemeinsam geätzt werden. Das Verkleinern der Photolackstruktur und das Ätzen der vielschichtigen Struktur ML können wiederholt werden, bis die Abdeckschicht 123, welche als die am tiefsten liegende Schicht der vielschichtigen Struktur ML angeordnet ist, eröffnet wird, so dass sie weiter als die auf der Abdeckschicht 123 angeordnete Materialschicht 133A für die Opferschicht hervorragt. Auf diese Weise kann die stufige Struktur A so strukturiert werden, dass Endabschnitte der Abdeckschicht 123 und der Materialschicht 133A für die Opferschicht nach unten in Richtung des Substrats 101 weiter hervorragen.
Nachfolgend kann eine Region, aus welcher die vielschichtige Struktur ML herausgeätzt ist, mit einer Isolierschicht 161 angefüllt werden.
Bezugnehmend auf 2E kann die vielschichtige Struktur ML, welche zwischen den Öffnungen (141 in 2C) angeordnet ist, in der Zellenregion geätzt werden, um einen Schlitz 171 zu bilden. Der Schlitz 171 kann die Abdeckschicht 123 und die Materialschichten 133A–133E für die Opferschichten, welche in einer Region gebildet sein können, in welcher leitende Strukturen gebildet werden werden, eröffnen.
Danach können die Abdeckschicht 123 und die Materialschichten 133A–133E für die Opferschichten, welche durch den Schlitz 171 freigelegt sein können, in der Zellenregion entfernt werden, um Aussparungsregionen (Englisch: recess regions) R zu bilden. Die Aussparungsregionen R, in welchen leitende Strukturen gebildet werden werden, können zwischen den zwischenschichtigen Isolierschichten 121 und 131A–131F, welche in benachbarten Schichten angeordnet sind, in der Zellenregion gebildet werden. Gleichzeitig können die Abdeckschicht 123 und die Materialschichten 133A–133E für die Opferschichten, welche in der peripheren Region gebildet sein können, verbleiben. Die Aussparungsregionen R können gebildet werden, indem die Abdeckschicht 123 und die Materialschichten 133A–133E für die Opferschichten unter Verwendung eines Ätzmittels mit einer hohen Ätzselektivität bezogen auf die zwischenschichtigen Isolierschichten 121 und 131A–131F gezielt geätzt werden.
Bezugnehmend auf 2F kann, nachdem die Aussparungsregionen R mit einer leitenden Schicht gefüllt wurden, die im Schlitz 171 gebildete leitende Schicht unter Verwendung eines Ätzprozesses entfernt werden, so dass leitende Strukturen 173 innerhalb der Aussparungsregionen R gebildet und voneinander durch den Schlitz 171 getrennt sein können. Es kann sein, dass vor der Bildung der Kanalschicht 151, oben unter Bezug auf 2D beschrieben, irgend eine einer Tunnelisolierschicht, einer Ladungsspeicherschicht oder einer dielektrischen Schicht nicht in den Öffnungen gebildet ist. In diesem Fall, obgleich nicht in den Zeichnungen gezeigt, kann, bevor die leitenden Strukturen 173 gebildet werden, weiterhin irgend eine einer Tunnelisolierschicht, einer Ladungsspeicherschicht oder einer dielektrischen Schicht entlang der Oberfläche der Aussparungsregionen R gebildet werden.
Anschließend kann eine Isolierschicht 175 auf der gesamten Struktur, welche die leitenden Strukturen 173 aufweist, mit einer solchen Dicke gebildet werden, dass sie den Schlitz 171 füllt. Nachdem die Isolierschicht 175 gebildet wurde, können eine erster Bereich eines Bit-Leitungskontakts BCT und ein Source-Kontakt SCT durch die Isolierschicht 175 hindurch und mit der verdeckten Struktur 155 verbunden werden. Außerdem kann nach dem Bilden der Isolierschicht 175 ein erster Bereich eines Gate-Kontakts GCT in der peripheren Region durch die Isolierschicht 175 und die vielschichtige Struktur ML hindurch gebildet und mit der Gate-Struktur G des Transistors verbunden werden.
Danach kann eine Isolierschicht 177 auf der gesamten Struktur, welche den ersten Bereich des Bit-Leitungskontaktes BCT, den Source-Kontakt SCT und den Endabschnitt des ersten Bereichs des Gate-Kontakts GCT aufweist, gebildet werden. Eine Source-Leitung SL kann durch die Isolierschicht 177 hindurch gebildet und mit dem Source-Kontakt SCT verbunden werden. Außerdem kann auch ein zweiter Bereich des Gate-Kontakts GCT durch die Isolierschicht 177 hindurch gebildet und mit dem ersten Bereich des Gate-Kontakts GCT verbunden werden.
Danach kann eine Isolierschicht 179 auf der gesamten Struktur mit der Source-Leitung SL gebildet werden. Als Nächstes kann ein zweiter Bereich des Bit-Leitungskontaktes BCT durch die Isolierschichten 177 und 179, welche auf dem ersten Bereich des Bit-Leitungskontaktes BCT gebildet sind, hindurch gebildet werden und mit dem ersten Bereich des Bit-Leitungskontaktes BCT verbunden werden. Außerdem kann auch ein dritter Bereich des Gate-Kontaktes GCT durch die Isolierschicht 179 hindurch gebildet und mit dem zweiten Abschnitt des Gate-Kontaktes GCT verbunden werden.
Eine Isolierschicht 181 kann auf der gesamten Struktur, welche den zweiten Abschnitt des Bit-Leitungskontaktes BCT aufweist, gebildet werden. Danach kann durch die Isolierschicht 181 hindurch eine Bit-Leitung BL gebildet und mit dem Bit-Leitungskontakt BCT verbunden werden. In diesem Fall kann weiterhin ein vierter Abschnitt des Gate-Kontakts GCT durch die Isolierschicht 181 hindurch gebildet und mit dem dritten Abschnitt des Gate-Kontakts GCT verbunden werden.
3 ist ein Schaltbild, welches eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
Bezugnehmend auf 3 kann die nicht-flüchtige Speichervorrichtung gemäß der beispielhaften Ausführungsform der vorliegenden Erfindung eine Speicherkette ST beinhalten, welche zwischen einer Bit-Leitung BL und einer Source-Leitung SL angeschlossen ist. Obgleich in 3 nicht gezeigt, kann eine Vielzahl von Speicherketten ST einen Speicherblock bilden. Ein Ende der Speicherketten, welche den Speicherblock bilden, kann an die gemeinsame Source-Leitung SL angeschlossen sein, und andere Enden der Speicherketten, welche den Speicherblock bilden, können an eine Vielzahl von Bit-Leitungen angeschlossen sein. Jede der Speicherketten ST kann seriell verbundene Speicherzellen MC00 bis MCn, Durchgangstransistoren PStr, einen Pipe-Transistor Ptr, mindestens einen Source-Auswahltransistor SST und mindestens einen Drain-Auswahltransistor DST aufweisen.
Schwellenspannungen der Speicherzellen MC00 bis MCn können in Abhängigkeit von der Menge der in der Ladungsspeicherschicht gespeicherten Ladungen unterschiedlich sein. Indem die Schwellenspannungen der Speicherzellen MC00 bis MCn gesteuert werden, können Daten in den Speicherzellen MC00 bis MCn umgeschrieben werden.
Die Speicherzellen MCk und MCk + 1, welche in einer untersten Schicht angeordnet sind, und welche im Folgenden kurz als unterste Speicherzellen MCk und MCk + 1 bezeichnet werden, können mit den Durchgangstransistoren PStr verbunden werden. Die Durchgangstransistoren PStr können nicht als Speicherzellen verwendet werden. Während einer Programmier- oder Leseoperation kann an Durchgangswortleitungen WLpass, welche als Gates von Durchgangstransistoren eines ausgewählten Speicherblocks fungieren, eine Durchgangsspannung angelegt werden, um einen Strompfad bereitzustellen. Während einer Löschoperation kann an die Durchgangswortleitungen WLpass des ausgewählten Speicherblocks eine Spannung angelegt werden, welche den gleichen Pegel hat wie eine Löschspannung, welche an die Wortleitungen WL00 bis WLn, welche als Gates der Speicherzellen MC00 bis MCn des ausgewählten Speicherblocks fungieren, angelegt wird.
Der Pipe-Transistor Ptr kann zwischen den Durchgangstransistoren PStr angeschlossen sein. Mindestens ein Source-Auswahltransistor SST kann zwischen der Source-Leitung SL und der Speicherzelle MC00 angeschlossen sein, und mindestens ein Drain-Auswahltransistor DST kann zwischen der Bit-Leitung BL und der Speicherzelle MCn angeschlossen sein. Wenn mindestens zwei Source-Auswahltransistoren SST die Speicherkette ST bilden, können die Source-Auswahlleitungen SSL, welche als Gates der Source-Auswahltransistoren SST fungieren, miteinander verbunden sein. Wenn mindestens zwei Drain-Auswahltransistoren DST die Speicherkette ST ausmachen, können die Drain-Auswahlleitungen DSL, welche als Gates der Drain-Auswahltransistoren DST fungieren, miteinander verbunden sein.
Die Löschoperation der nicht-flüchtigen Speichervorrichtungen gemäß der vorliegenden Ausführungsform kann einen Gate-induzierten Drain-Leckstrom (gate induced drain leakage (GIDL)) von Seiten des Source-Auswahltransistors SST und des Drain-Auswahltransistors GST verursachen. Daher kann sich, da die Positionen der Speicherzellen MC00 bis MCn vom Source-Auswahltransistor SST und dem Drain-Auswahltransistor DST weit entfernt liegen können, eine Löschzustand-Schwellenspannung erhöhen. Insbesondere, da eine Schwellenspannung des Löschzustandes einer dem Pipe-Transistor Ptr benachbarten Speicherzelle hoch ist, können die Löscheigenschaften verschlechtert werden. In der vorliegenden Ausführungsform kann eine dem Pipe-Transistor Ptr benachbarte Einrichtung, welche eine Verschlechterung der Löscheigenschaften zur Folge haben kann, statt als Speicherzelle als Durchgangstransistor PStr verwendet werden, wodurch die Verteilung von Löschzustand-Schwellenspannungen verbessert werden kann.
4 ist ein Graph, welcher die Löscheigenschaften einer nicht-flüchtigen Speichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
Bezugnehmend auf 4 kann die Verteilung von Löschzustand-Schwellenspannungen einheitlicher sein, wenn die Durchgangstransistoren PStr zwischen den untersten Speicherzellen MCk und MCk + 1 und dem Pipe-Transistor Ptr, wie in 3 gezeigt, angeschlossen sind, als wenn die untersten Speicherzellen MCk und MCk + 1 direkt an den Pipe-Transistor Ptr angeschlossen sind.
Obgleich oben ein Fall beschrieben ist, in welchem eine Speicherkette mit einer U-förmigen Kanalschicht in einer Zellenregion gebildet ist, ist die vorliegende Erfindung nicht darauf beschränkt. Zum Beispiel, obwohl nicht gezeigt, kann eine Speicherkette in der Zellenregion gebildet sein, welche einen unteren Auswahltransistor, Speicherzellen, und einen oberen Auswahltransistor aufweist, welche entlang einer Kanalschicht, welche von dem Substrat durch Dazwischensetzen einer zwischenschichtigen Isolierschicht herausragt, gestapelt sind. In diesem Fall können ein unteres Auswahl-Gate des unteren Auswahltransistors und eine Gate-Struktur eines Transistors der peripheren Region gleichzeitig gebildet werden. Danach kann eine erste Kanalschicht durch das untere Auswahl-Gate hindurch gebildet werden, und Störstellen-Einsetzungsverfahren können durchgeführt werden, um auf den beiden Seiten einer Gate-Struktur, welche in einer peripheren Region angeordnet ist, eine Source-Region und eine Drain-Region zu bilden. Weiterhin kann vor dem Bilden der ersten Kanalschicht eine Gate-Isolierschicht gebildet werden. Danach kann eine Isolierschicht so gebildet werden, dass sie einen Zwischenraum zwischen dem unteren Auswahl-Gate und der in der peripheren Region angeordneten Gate-Struktur ausfüllt. Als Nächstes kann eine vielschichtige Struktur in derselben Weise wie zuvor in Bezug auf 2B beschrieben gebildet werden. Danach können, in der gleichen Weise wie in Bezug auf 2C beschrieben, Öffnungen durch die vielschichtige Struktur hindurch gebildet werden. In diesem Fall können die Öffnungen die erste Kanalschicht eröffnen. Als Nächstes kann eine zweite Kanalschicht in den Öffnungen gebildet und mit der ersten Kanalschicht verbunden werden. Vor der Bildung der zweiten Kanalschicht können weiterhin eine dielektrische Schicht, eine Ladungsspeicherschicht, und eine Tunnelisolierschicht gebildet werden.
Danach kann die vielschichtige Struktur geätzt werden, um eine stufige Struktur zu bilden, und ein Bereich, in welchem die vielschichtige Struktur geätzt ist, kann mit einer Isolierschicht gefüllt werden. Danach, wie oben in Bezug auf 2E beschrieben, kann die vielschichtige Struktur in der Zellenregion geätzt werden, um einen Schlitz zu bilden, und eine Abdeckschicht der vielschichtigen Struktur und Materialschichten für Opferschichten, welche durch den Schlitz freigelegt sein können, können entfernt werden, um Aussparungsregionen zu bilden. Im Folgenden können innerhalb der Aussparungsregionen leitende Strukturen gebildet werden. In diesem Fall können von den leitenden Strukturen die leitenden Strukturen, welche in mindestens einer obersten Schicht angeordnet sind, als obere Auswahl-Gate oberer Auswahltransistoren verwendet werden, und die verbleibenden darunter liegenden leitenden Strukturen können als Wortleitungen der Speicherzellen verwendet werden. Indessen können alle leitenden Strukturen, welche die Aussparungsregionen ausfüllen, als Wortleitungen verwendet werden. In diesem Fall kann ein nachfolgendes Verfahren durchgeführt werden, um einen oberen Auswahltransistor zu bilden.
5 ist ein Blockdiagramm, welches ein Speichersystem 1100 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
Bezugnehmend auf 5 kann das Speichersystem 1100 gemäß der Ausführungsform der vorliegenden Erfindung eine nicht-flüchtige Speichervorrichtung 1120 und eine Speichersteuereinheit 1110 beinhalten.
Die nicht-flüchtige Speichervorrichtung 1120 kann eine nichtflüchtige Speichervorrichtung enthalten, wie sie in den vorherigen Ausführungsformen unter Bezug auf 1 bis 3 beschrieben ist. Außerdem kann die nicht-flüchtige Speichervorrichtung 1120 eine Multichip-Baugruppe sein, welche eine Mehrzahl von Flash-Speicherchips beinahltet.
Die Speichersteuereinheit 1110 kann so ausgebildet sein, dass sie die nicht-flüchtige Steuervorrichtung 1120 steuert und kann einen statischen Speicher mit wahlfreiem Zugriff (Static Random Access Memory (SRAM)) 1111, einen Prozessor (CPU) 1112, eine Host-Schnittstelle 1113, einen Fehlerkorrekturcode-Block (ECC-Block) 1114 und eine Speicherschnittstelle 1115 enthalten. Der SRAM 1111 kann als Operationsspeicher des CPU 1112 verwendet werden. Der CPU 1112 kann allgemeine Steueroperationen durchführen, so dass die Speichersteuereinheit 1110 Daten austauschen kann. Die Host-Schnittstelle 1113 kann ein Datenaustauschprotokoll eines Hosts, welcher mit dem Speichersystem 1100 verbunden ist, beinhalten. Außerdem kann der ECC-Block 1114 Fehler, welche in von der nicht-flüchtigen Speichervorrichtung 1120 gelesenen Daten enthalten sind, ermitteln und korrigieren und die Speicherschnittstelle 1115 kann sich mit der nicht-flüchtigen Speichervorrichtung 1120 verbinden. Zusätzlich kann die Speichersteuereinheit 1110 einen Festwertspeicher (ROM) enthalten, welcher so ausgebildet ist, dass er Code-Daten speichert, welche notwendig sind, um sich über eine Schnittstelle mit dem Host zu verbinden.
Das Speichersystem 1100 der oben beschriebenen Konstruktion kann eine Speicherkarte oder ein Solid State Drive (SSD) sein, in welchem die nicht-flüchtige Speichervorrichtung 1120 mit der Speichersteuereinheit 1110 kombiniert ist. Zum Beispiel, wenn das Speichersystem 1100 ein SSD ist, kann die Speichersteuereinheit 1110 mit der Außenwelt (zum Beispiel dem Host) über eines von verschiedenen Schnittstellenprotokollen kommunizieren, wie etwa einem Universal Serial Bus (USB), ein Mensch-Maschine-Kommunikationssystem (Man Machine Communication (MMC)), PCI-E, SATA, PATA, SCSI, ESDI, oder IDE.
6 ist ein Blockschaltbild, welches ein Computersystem 1200 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
Bezugnehmend auf 6 kann das Computersystem 1200 gemäß der beispielhaften Ausführungsform der vorliegenden Erfindung einen CPU 1220, einen RAM 1230, eine Benutzer-Schnittstelle 1240, ein Modem 1250 und ein Speichersystem 1210 enthalten, welche mit einem System-Bus 1260 verbunden sein können. Außerdem kann das Computersystem 1200, wenn das Computersystem 1200 eine mobile Vorrichtung ist, eine Batterie enthalten, welche so ausgebildet ist, dass sie das Computersystem 1200 mit einer Betriebsspannung versorgt, und es kann außerdem einen Anwendungschipsatz, einen Kamera-Bildprozessor (camera image processor (CIS)) und/oder beweglichen dynamischen RAM (DRAN) enthalten.
Wie in Bezug auf 5 beschrieben, kann das Speichersystem 1210 einen nicht-flüchtigen Speicher 1212 und eine Speichersteuereinheit 1211 enthalten.
Gemäß der vorliegenden Erfindung kann ein Substrat in einer peripheren Region mit einer Abdeckschicht geschützt werden, so dass die Diffusion von Störstellen in einem Kanal eines in der peripheren Region gebildeten Transistors verringert werden kann, um die Zuverlässigkeit einer nicht-flüchtigen Speichervorrichtung zu verbessern.
In den Zeichnungen der Beschreibung wurden typische beispielhafte Ausführungsformen der Erfindung offenbart. Obwohl bestimmte Ausdrücke verwendet werden, werden sie nur in einem allgemeinen und beschreibenden Sinn verwendet und sollen nicht der Beschränkung dienen. Was den Geltungsbereich der Erfindung angeht, soll er in den folgenden Ansprüchen festgesetzt werden. Fachlich versierte Personen werden daher verstehen, dass verschiedene Änderungen in der Ausbildung und in Details darin gemacht werden können, ohne vom Wesen und Bereich der vorliegenden Erfindung, wie sie in den folgenden Ansprüchen definiert sind, abzuweichen.

Claims

Nicht-flüchtige Speichervorrichtung mit: einem Substrat mit einer Zellenregion und einer peripheren Region; einer Gate-Struktur, welche über dem Substrat in der peripheren Region gebildet ist; einer vielschichtigen Struktur, welche über der Gate-Struktur in der peripheren Region gebildet ist, wobei die vielschichtige Struktur zwischenschichtige Isolierschichten und Materialschichten für Opferschichten aufweist; und einer Abdeckschicht, welche zwischen der Gate-Struktur und der vielschichtigen Struktur in der peripheren Region gebildet ist, sodass sie das Substrat bedeckt, wobei die Abdeckschicht derart ausgebildet ist, dass sie die Diffusion von Störstellen von den Materialschichten für die Opferschichten in das Substrat in der peripheren Region verhindert.
Vorrichtung nach Anspruch 1, wobei die Abdeckschicht eine Nitridschicht unter Verwendung eines chemischen Niederdruck-Gasphasen-Abscheidungsverfahrens aufweist und die Materialschichten für die Opferschichten eine Nitridschicht unter Verwendung eines plasmaunterstützten chemischen Gasphasen-Abscheidungsverfahrens aufweisen.
Vorrichtung nach Anspruch 1, welche außerdem aufweist: ein Pipe-Gate, welches auf dem Substrat in der Zellenregion gebildet ist; eine Pipe-Kanalschicht, welche in dem Pipe-Gate gebildet ist; eine Source-seitige Kanalschicht und eine Drain-seitige Kanalschicht, welche mit beiden Enden der Pipe-Kanalschicht verbunden sind, wobei die Source- und Drain-seitigen Kanalschichten aus der Pipe-Kanalschicht herausragen; leitende Strukturen und zwischenschichtige Isolierschichten, derart ausgebildet, dass sie sowohl die Source-seitige Kanalschicht und die Drain-seitige Kanalschicht umgeben, und sie abwechselnd gestapelt sind.
Vorrichtung nach Anspruch 3, wobei das Pipe-Gate im Wesentlichen in derselben Schicht wie die Gate-Struktur gebildet ist, diejenigen leitenden Strukturen, welche in einer untersten Schicht angeordnet sind, im Wesentlichen in derselben Schicht wie die Abdeckschicht gebildet sind, diejenigen zwischenschichtigen Isolierschichten, welche in der Zellenregion gebildet sind, im Wesentlichen in der gleichen Schicht wie die zwischenschichtigen Isolierschichten, welche in der peripheren Region gebildet sind, gebildet sind, und die verbleibenden leitenden Strukturen, außer den leitenden Strukturen, welche in der untersten Schicht angeordnet sind, im Wesentlichen in der gleichen Schicht wie die Materialschichten für die Opferschichten gebildet sind.
Vorrichtung nach Anspruch 3, wobei die leitenden Strukturen, welche in der untersten Schicht gebildet sind, Durchgangs-Wortleitungen sind.
Vorrichtung nach Anspruch 1, wobei die Abdeckschicht und die Materialschichten für die Opferschichten ein Material mit einer von den zwischenschichtigen Isolierschichten unterschiedliche Ätzselektivität umfassen.
Nicht-flüchtige Speichervorrichtung mit: einem Substrat mit einer Zellenregion und einer peripheren Region; einer Gate-Struktur, welche über dem Substrat in der peripheren Region gebildet ist; einer Abdeckschicht, welche derart ausgebildet ist, dass sie das Substrat und die Gate-Struktur in der peripheren Region bedeckt; einer ersten leitende Struktur, welche in der Zellenregion im Wesentlichen in derselben Schicht wie die Abdeckschicht gebildet ist; ersten zwischenschichtigen Isolierschichten und Materialschichten für Opferschichten, welche über der Abdeckschicht in der peripheren Region abwechselnd gestapelt sind; zweiten leitenden Strukturen, welche in der Zellenregion im Wesentlichen in der gleichen Schicht wie die Materialschichten für die Opferschichten gebildet sind; zweiten zwischenschichtigen Isolierschichten, welche in der Zellenregion im Wesentlichen in der gleichen Schicht gebildet sind wie die ersten zwischenschichtigen Isolierschichten, welche in der peripheren Region gebildet sind; und einer Kanalschicht, welche durch die zweiten zwischenschichtigen Isolierschichten, die erste leitende Struktur, und die zweiten leitenden Strukturen hindurch gebildet ist.
Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung, mit: Bilden einer leitenden Schicht über einem Substrat, welches eine Zellenregion und eine periphere Region hat; Ätzen der leitenden Schicht zum Bilden einer Gate-Struktur in der peripheren Region; Bilden einer Abdeckschicht zum Bedecken der Gate-Struktur und des Substrats; und abwechselndes Stapeln von zwischenschichtigen Isolierschichten und Materialschichten für Opferschichten über der Abdeckschicht.
Verfahren nach Anspruch 8, welches außerdem, nach dem abwechselnden Stapeln der zwischenschichtigen Isolierschichten und der Materialschichten für die Opferschichten, aufweist: Bilden eines Schlitzes in der Zellenregion zum Durchdringen der zwischenschichtigen Isolierschichten, der Materialschichten für die Opferschichten und der Abdeckschicht; Bilden von Aussparungsregionen in der Zellenregion durch Ätzen der Materialschichten für die Opferschichten und der Abdeckschicht, welche durch den Schlitz in der Zellenregion freigelegt ist; und Bilden von leitenden Strukturen innerhalb der Aussparungsregionen.
Verfahren nach Anspruch 8, wobei die Abdeckschicht eine Nitridschicht unter Verwendung eines LP-CVD-Verfahrens aufweist, und die Materialschichten für die Opferschichten eine Nitridschicht unter Verwendung eines PE-CVD-Verfahrens aufweisen.
Verfahren nach Anspruch 8, wobei die Abdeckschicht und die Materialschichten für die Opferschichten ein Material mit einer von den zwischenschichtigen Isolierschichten verschiedenen Ätzselektivität umfassen.
Verfahren nach Anspruch 8, welches außerdem aufweist: Bilden eines Pipe-Gates in der Zellenregion durch Ätzen der leitenden Schicht.
Verfahren nach Anspruch 12, welches außerdem, vor dem Bilden des Pipe-Gates, aufweist: Ätzen der leitenden Schicht in der Zellenregion zum Bilden eines Pipe-Grabens in der leitenden Schicht; und Füllen des Pipe-Grabens mit einer Opferschicht.
Verfahren nach Anspruch 13, welches, nach dem abwechselnden Stapeln der zwischenschichtigen Isolierschichten und der Materialschichten für die Opferschichten auf der Abdeckschicht außerdem aufweist: Bilden eines Paars von Öffnungen in der Zellenregion zum Durchdringen der zwischenschichtigen Isolierschichten, der Materialschichten für die Opferschichten und der Abdeckschicht, und zum Eröffnen der innerhalb des Pipe-Grabens gebildeten Opferschicht; Entfernen der Opferschicht aus dem Pipe-Graben durch das Paar von Öffnungen; und Bilden einer Kanalschicht innerhalb des Paars von Öffnungen und des Pipe-Grabens.