DE102006005679B4

DE102006005679B4 - Halbleiterbauelement mit einer Transistorstruktur und Verfahren zur Herstellung desselben

Info

Publication number: DE102006005679B4
Application number: DE102006005679A
Authority: DE
Inventors: Sang-Woo Kang; Jeong-Uk Han; Yong-Tae Kim; Seung-Beom Yoon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-02-03
Filing date: 2006-01-30
Publication date: 2008-04-03
Anticipated expiration: 2026-01-31
Also published as: US8404542B2; US7936003B2; JP2006216957A; DE102006005679A1; TW200633209A; US20060170031A1; US20110175153A1; TWI295506B

Abstract

Halbleiterbauelement mit einer Transistorstruktur, die beinhaltet:
– wenigstens eine Kanalbereichsstruktur (110, 201), die in einem vorgegebenen Bereich eines Halbleitersubstrats (100) angeordnet ist,
– wenigstens zwei Gatestrukturen (135), die benachbart zu zwei ersten gegenüberliegenden Seiten der Kanalbereichsstruktur (110, 201) angeordnet sind,
– wenigstens zwei Source-/Drainstrukturen (150), die benachbart zu zwei zweiten gegenüberliegenden Seiten der Kanalbereichsstruktur (110, 201) angeordnet sind,
– Gateisolationsstrukturen (125), die jeweils zwischen eine der Gatestrukturen (135) und die Kanalbereichsstruktur (110, 201) eingefügt sind, und
– Bauelementisolationsstrukturen (105), die benachbart zu den Source-/Drainstrukturen (150) derart angeordnet sind, dass sie die Source-/Drainstrukturen (150) von den Gatestrukturen (135) und Gateisolationsstrukturen (125) beabstandet halten.

Description

Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einer Transistorstruktur sowie ein Verfahren zur Herstellung eines derartigen Halbleiterbauelements.
Halbleiterbauelementintegration ist Moores Gesetz oder Hwangs Gesetz gefolgt, was Beobachtungen sind, dass der Grad an Integration von Halbleiterbauelementen dazu tendiert, sich alle 18 Monate oder jedes Jahr zu verdoppeln. Es wird erwartet, dass diese Beobachtungen auch in der Zukunft gelten. Um mit der Erhöhung des Grads an Integration fortzufahren, muss eine planare Fläche, die von elektronischen Elementen der Halbleiterbauelemente belegt ist, reduziert werden. Diese Reduktion ist durch die verschiedenen Charakteristika beschränkt, denen die elektronischen Bauelemente genügen müssen.
Bei Betrachtung von Metall-Oxid-Halbleiter(MOS)-Transistoren ist ein Kurzkanaleffekt eine typische Einschränkung, die mit der Reduktion an Integration verknüpft ist. Der Kurzkanaleffekt tritt auf, wenn eine Kanallänge eines Transistors (z.B. ein Abstand zwischen einer Sourceelektro de und einer Drainelektrode) geringer wird. Der Kurzkanaleffekt degradiert die Charakteristik von Transistoren ähnlich einem Durchbruch, einer draininduzierten Barrierenerniedrigung (DIBL) und einer Subschwellwert-Schwingung. Außerdem verursacht die Reduktion der Kanallänge des Transistors ein Anwachsen einer parasitären Kapazität zwischen einem Substrat und Source-/Drainelektroden, das Anwachsen eines Leckstroms etc. Aufgrund dieser Probleme ist die Reduktion der Kanallänge des Transistors eingeschränkt.
Im Fall eines planaren MOS-Transistors kann der Grad an Integration eines Halbleiterbauelements durch Reduzieren einer Kanalbreite eines Transistors erhöht werden. Eine Kanalbreite (W) ist proportional zu einem Drainstrom (I_d), wie durch Gleichung (1) gegeben, und die Reduktion der Kanalbreite verringert eine Stromtreiberfähigkeit des Transistors. Id = f(VG, VT, VDS)·W/L, (1)wobei L eine Kanallänge ist.
Ein Flash-Speicher beinhaltet eine Gateisolationsschicht mit einer gleichmäßigen Dicke zwischen einer floatenden Gateelektrode und einem Halbleitersubstrat. Aufgrund der gleichförmigen Dicke der Gateisolationsschicht können Schreib- und Lese-Betriebscharakteristika des Flash-Speichers beschränkt sein. Die Dicke der Gateisolationsschicht kann zum Beispiel vergrößert werden, um so eine Informationsspeicherkapazität zu erhöhen, die Lese- und Schreib-Betriebscharakteristika werden jedoch durch die vergrößerte Dicke der Gateisolationsschicht negativ beeinflusst. Demgemäß wird die Dicke der Gateisolationsschicht so ausgewählt, dass die Speicherkapazität und die Lese- und Schreibcharakteristika ausgeglichen sind. Eine Einheitszelle eines nichtflüchtigen Speicherbauelements, wie eines EEPROM, beinhaltet einen Auswahltransistor und einen Zellentransistor, um diese Beschränkung im Wesentlichen zu überwinden. Da jedoch die Einheitszelle des EEPROM zwei Transistoren aufweist, ist die Fläche einer Einheitszelle vergrößert.
Bei dem herkömmlichen planaren MOS-Transistor besteht eine Kompromissbeziehung zwischen der Verbesserung der Charakteristika des Transistors und der Erhöhung des Grads an Integration desselben. Demgemäß besteht ein Bedarf für eine Transistorstruktur, welche den zwei technischen Notwendigkeiten einer verbesserten Bauelementleistungsfähigkeit und einer gesteigerten Integration genügen kann.
In der nachveröffentlichten Offenlegungsschrift DE 10 2004 050 929 A1 ist ein Halbleiterbauelement mit einer Transistorstruktur offenbart, die wenigstens eine in einem vorgegebenen Bereich eines Halbleitersubstrats angeordnete rippenförmige Kanalbereichsstruktur, zwei benachbart zu zwei ersten gegenüberliegenden Seiten der Kanalbereichsstruktur angeordnete Gatestrukturen, zwei benachbart zu zwei zweiten gegenüberliegenden Seiten der Kanalbereichsstruktur angeordnete Source-/Drainstrukturen sowie Gateisolationsstrukturen umfasst, die jeweils zwischen eine der Gatestrukturen und die Kanalbereichsstruktur eingefügt sind. Dabei erstrecken sich die Gatestrukturen und die Gateisolationsstrukturen beidseits über die ersten Seiten der Kanalbereichsstruktur derart hinaus, dass sie direkt an die Source-/Drainstrukturen angrenzen. Zur Herstellung dieses Bauelements werden erste parallele Gräben im Halbleitersubstrat gebildet und mit einem ausdotierenden Material gefüllt, wonach ein entsprechender Ausdiffusionsprozess durchgeführt wird, um im angrenzenden Halbleitermaterial die Source-/Drainstrukturen zu erzeugen. Danach wird das ausdiffundierende Material entfernt. Vor oder nach dem Ausdiffusionsprozess werden zweite Gräben senkrecht zu den ersten Gräben erzeugt, gefolgt vom Aufbringen einer dielektrischen Schichtfolge. Die zweiten Gräben werden mit elektrisch leitendem Material gefüllt, in welchem Aussparungen gebildet und mit elektrisch isolierendem Material zum Abdecken des elektrisch leitenden Materials gefüllt werden. Das elektrisch leitende Material fungiert als Wortleitungen, welche die Gatestrukturen beinhalten.
Die Patentschrift US 6 630 708 B1 offenbart ein Halbleiterbauelement mit einer Transistorstruktur, bei der Source-/Drainstrukturen beabstandet übereinander auf einem Halbleitersubstrat gebildet sind.
Die Offenlegungsschrift DE 102 20 922 A1 offenbart eine Flash-Speicherzelle mit einer Graben-Transistorstruktur, bei der eine floatende Gateelektrode in einem Graben unter Zwischenfügung einer ersten Dielektrikumschicht zu einer Seitenwand des Grabens angeordnet ist und eine Steuergateelektrode von der floatenden Gateelektrode durch eine zweite Dielektrikumschicht getrennt im Graben anordnet ist, während im Halbleitermaterial der Seitenwand in einer Längsrichtung des Grabens beidseits der floatenden Gateelektrode Source-/Drainstrukturen vorgesehen sind. Ein weiterer Graben ist mit geringem Abstand zu der mit der floatenden Gateelektrode versehenen Seitenwand unter Bildung eines schmalen Halbleiterstegs vorgesehen, wobei eine von dem Halbleitermaterial durch eine dritte Dielektrikumschicht getrennte Gateelektrode in dem weiteren Graben angeordnet ist.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements mit einer Transistorstruktur sowie eines Verfahrens zur Herstellung eines derartigen Halbleiterbauelements zugrunde, die in der Lage sind, die vorstehend erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu eliminieren und insbesondere eine hohe Bauelementleistungsfähigkeit ebenso wie einen hohen Grad an Integration zu erlauben.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 19.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden im Folgenden beschrieben. Es zeigen:
1A eine Draufsicht auf ein Halbleiterbauelement mit einer Transistorstruktur,
1B und 1C Querschnittansichten entlang einer Linie I-I' beziehungsweise II-II', die einen Prozess zur Herstellung des in 1A dargestellten Halbleiterbauelements veranschaulichen,
2 eine Perspektivansicht der Transistorstruktur des Halbleiterbauelements der 1A bis 1C,
3A eine Draufsicht auf ein weiteres Halbleiterbauelement,
3B und 3C Schnittansichten entlang einer Linie III-III' beziehungsweise IV-IV', die einen Prozess zur Herstellung des Halbleiterbauelements von 3A darstellen,
4A bis 10A und 4B bis 10B Draufsichten beziehungsweise Perspektivansichten, die einen Prozess zur Herstellung eines weiteren Halbleiterbauelements darstellen,
11 eine Schnittansicht entlang einer Linie V-V' von 10A, die einen Prozess zur Herstellung eines weiteren Halbleiterbauelements darstellt,
12 eine Perspektivansicht, die einen Prozess zur Herstellung eines weiteren Halbleiterbauelements darstellt,
13 ein Schaltbild eines Flash-Speichers,
14A bis 14D Schnittansichten entlang der Linie II-II' von 1A, die einen Prozess zur Herstellung des in 13 gezeigten Flash-Speichers darstellen, und
15 eine Schnittansicht, die einen Prozess zur Herstellung eines weiteren Flash-Speichers darstellt.
1A stellt eine Transistorstruktur eines Halbleiterbauelements gemäß einer Ausführungsform der Erfindung dar, und die 1B und 1C stellen einen Prozess zur Herstellung dieses Halbleiterbauelements dar. Bezugnehmend auf die 1A bis 1C besteht eine Halbleiterstruktur 110 aus einem Kanalbereich eines in einem vorgegebenen Bereich eines Halbleitersubstrats 100 ausgebildeten Transistors. Die Halbleiterstruktur 110 ist aus einem Halbleitermaterial, z.B. Silicium, mit einem Leitfähigkeitstyp gebildet, welcher der gleiche wie jener des Halbleitersubstrats 100 ist.
Es ist bevorzugt, dass die Halbleiterstruktur 110 eine rechteckige Box mit einer ersten bis vierten Seite, einer Oberseite und einer Unterseite ist, siehe 2. Die Unterseite der Halbleiterstruktur 110 kontaktiert direkt das Halbleitersubstrat 100. Die erste Seite und die zweite Seite liegen einander in einer ersten Richtung gegenüber, und die dritte Seite und die vierte Seite liegen einander in einer zweiten Richtung senkrecht zu der ersten Richtung gegenüber.
Auf zwei Seiten, z.B. der ersten und der zweiten Seite, der Halbleiterstruktur 110 sind Störstellenstrukturen 150 angeordnet. Auf zwei anderen Seiten der Halbleiterstruktur 110, z.B. der dritten und der vierten Seite, sind Gatestrukturen 135 angeordnet. Die Störstellenstrukturen 150 sind Source-/Drainelektroden des Transistors. Die Störstellenstrukturen 150 sind so angeordnet, dass sie die Halbleiterstruktur 110 direkt kontaktieren. Die Störstellenstrukturen 150 enthalten Störstellen mit einem zu jenem der Halbleiterstruktur 110 und des Halbleitersubstrats 100 verschiedenen Leitfähigkeitstyp.
Die Gatestrukturen 135 sind Gateelektroden zum Steuern eines elektrischen Potentials der Halbleiterstruktur 110. Eine Gateisolationsstruktur 125 ist zwischen die Gatestruktur 135 und die Halbleiterstruktur 110 eingefügt. Die Gateisolationsstruktur 125 erstreckt sich zwischen der Gatestruktur 135 und dem Halbleitersubstrat 100 und separiert diese. Die Gatestruktur 135 kann zum Beispiel aus Kupfer, Aluminium, Wolfram, Tantal, Titan, Wolframnitrid, Tantalnitrid, Titannitrid, Wolframsilicid oder Kobaltsilicid ausgebildet sein. Außerdem kann die Gateisolationsstruktur 125 zum Beispiel aus einer Siliciumoxidschicht, einer Siliciumnitridschicht oder einer dielektrischen Schicht mit hohem k ausgebildet sein.
Jede Halbleiterstruktur 110 entspricht einem Kanalbereich, den sich zwei Transistoren teilen. Ein Paar der Störstellenstrukturen 150, das auf beiden Seiten jeder Halbleiterstruktur 110 angeordnet ist, entspricht den Source-/Drainelektroden, die von den zwei Transistoren gemeinsam genutzt werden. Ein Paar von Transistoren, das benachbart zu der Halbleiterstruktur 110 ausgebildet ist, nutzt die gleiche Halbleiterstruktur 110 und die Störstellenstrukturen 150 als Kanalbereich und Source-/Drainelektroden. Wenn die Halbleiterstruktur 110 und die Störstellenstrukturen 150 von zwei Transistoren gemeinsam genutzt werden, kann die Anzahl von Transistoren pro Fläche erhöht werden. Wie in den 10A und 10B dargestellt, kann ein Störstellenbereich, der die Source-/Drainelektroden bildet, von vier Transistoren genutzt werden. Die Gateelektrode des MOS-Transistors gemäß einer Ausführungsform der Erfindung ist auf der Seite der Halbleiterstruktur 110 angeordnet. Eine Höhe der Halbleiterstruktur 110, der Gatestrukturen 135 und der Störstellenstrukturen 150 ist im Wesentlichen gleich. Die Gatestrukturen 135 und die Störstellenstrukturen weisen im Wesentlichen die gleiche Dicke auf; der Dickenunterschied zwischen den Gatestrukturen 135 und den Störstellenstrukturen 150 beträgt weniger als 20% der Dicke der Gatestrukturen 135 oder der Störstellenstrukturen 150.
Die Gatestrukturen 135 sind mit Gateleitungen 174 verbunden, an die über Gatestifte 172 eine Gatespannung angelegt wird. Die Störstellenstrukturen 150 sind mit Source-/Drainleitungen 184 verbunden, an die über Kontaktstifte 182 eine Massespannung oder eine Signalspannung angelegt wird. Der Gatestift 172 und die Gateleitung 174 bilden vorzugsweise eine untere Zwischenverbindung 170, die unter den Source-/Drainleitungen 184 angeordnet ist. Der Kontaktstift 182 und die Source-/Drainleitungen 184 bilden eine obere Zwischenverbindung 180.
Eine untere isolierende Zwischenschicht 162 und eine obere isolierende Zwischenschicht 164 sind sequentiell auf den Gatestrukturen 135 und den Störstellenstrukturen 150 angeordnet. Die untere isolierende Zwischenschicht 162 und die obere isolierende Zwischenschicht 164 tragen strukturell die Gateleitungen 174 und die Source-/Drainleitungen 184 und isolieren diese elektrisch. Die Gatestifte 172 durchdringen die untere isolierende Zwischenschicht 162 derart, dass sie mit den Gatestrukturen 135 verbunden sind. Die Kontaktstifte 182 durchdringen die obere isolierende Zwischenschicht 164 und die untere isolierende Zwischenschicht 162 derart, dass sie mit den Störstellenstrukturen 150 verbunden sind.
Gemäß einer Ausführungsform der Erfindung sind zwei Gatestrukturen 135, die benachbart zu einer Halbleiterstruktur 110 ausgebildet sind, jeweils mit einer anderen unteren Zwischenverbindung 170 (siehe 1A) verbunden. In einer ähnlichen Weise sind zwei Störstellenstrukturen 150, die benachbart zu einer Halbleiterstruktur 110 ausgebildet sind, jeweils mit einer anderen oberen Zwischenverbindung 180 verbunden.
Die Transistorstruktur gemäß einer Ausführungsform der Erfindung kann auf Zellentransistoren eines Flash-Speichers vom Typ mit floatendem Gate angewendet werden. In dem Flash-Speicher vom Typ mit floatendem Gate kann die Gatestruktur 135 in einer Stapelstruktur aus einer floatenden Gatestruktur 136, einer isolierenden Gatezwischenschichtstruktur 137 und einer Steuergatestruktur 138 ausgebildet sein, siehe die 10A und 10B. Die untere Zwischenverbindung 170 ist mit der Steuergatestruktur 138 elektrisch verbunden, und die floatende Gatestruktur 136 ist elektrisch potentialfrei. Die floatende Gatestruktur 136 ist von der Halbleiterstruktur 110 und dem Halbleitersubstrat 100 durch die isolierende Gatestruktur 125 beabstandet. Die floatende Gatestruktur 136 ist durch die isolierende Gatezwischenschichtstruktur 137 von der Steuergatestruktur 138 beabstandet.
Die Transistorstruktur gemäß einer Ausführungsform der Erfindung kann auf einen Flash-Speicher vom Typ mit floatendem Trap angewendet werden. In dem Flash-Speicher vom Typ mit floatendem Trap kann die Gateisolationsstruktur 125 aus einer isolierenden Schicht gebildet sein, die eine Siliciumnitridschicht beinhaltet. Die Gateisolationsstruktur 125 kann vorzugsweise in einer Stapelstruktur aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer Siliciumoxidschicht ausgebildet sein. Auf den Flash-Speicher angewendete Ausführungsformen werden nachstehend unter Bezugnahme auf die 4A bis 10B detaillierter beschrieben.
Die Strukturen der unteren Zwischenverbindung 170 und der oberen Zwischenverbindung 180 können bezüglich jener von 1A modifiziert werden. 3A stellt ein Halbleiterbauelement mit einer Zwischenverbindungsstruktur gemäß einer weiteren Ausführungsform der Erfindung dar, und die 3B und 3C stellen einen Prozess zur Herstellung des in 3A gezeigten Halbleiterbauelements dar. Die Struktur von 3A ist der Struktur von 1A ähnlich, mit der Ausnahme, dass die Zwischenverbindungsstruktur modifiziert wurde. Eine wiederholte Beschreibung wird bei der Beschreibung der 3A, 3B und 3C vermieden.
Bezugnehmend auf die 3A, 3B und 3C sind zwei Gatestrukturen 135, die benachbart zu einer Halbleiterstruktur 110 ausgebildet sind, durch eine lokale Zwischenverbindung 176 miteinander verbunden, welche die Halbleiterstruktur 110 kreuzt, siehe 3C. Die lokale Zwischenverbindung 176 ist durch einen oberen Gatestift 178 mit einer Gateleitung 174 verbunden, siehe 3A.
An die Gatestrukturen 135, die durch die lokale Zwischenverbindung 176 miteinander verbunden sind, wird die gleiche Gatespannung angelegt, und eine Halbleiterstruktur 110 bildet einen Kanalbereich eines Transistors. Eine Kanalbreite des Transistors gemäß einer Ausführungsform der Erfindung ist im Vergleich zu jener von 1A vergrößert.
Die Kanalbreite des Transistors gemäß einer Ausführungsform der Erfindung entspricht einer Höhe H der Gatestruktur 135 in 2, welche die Halbleiterstruktur 110 kontaktiert. Wenn die Gatestrukturen 135 durch die lokale Zwischenverbindung 176 verbunden sind, ist eine Fläche der Gatestruktur 135, die den Kanalbereich kontaktiert, etwa zweimal so groß wie diejenige in den 1A bis 1C. Demgemäß ist die Kanalbreite etwa zweimal so groß wie diejenige in den 1A bis 1C. Wenn die Kanalbreite des Transistors zunimmt, kann die Stromtreiberfähigkeit des Transistors zunehmen. Die Kanallänge des Transistors ist eine Länge zwischen der Sourceelektrode und der Drainelektrode. Die Kanallänge des Transistors gemäß einer Ausführungsform der vorliegenden Erfindung entspricht einer Länge L der Halbleiterstruktur 110 oder der Gatestruktur 135 in 2. Demgemäß sind die Kanallängen in den 1A und 3A im Wesentlichen gleich zueinander.
Die obere Zwischenverbindung 1880 und eine Datenspeichereinheit 190 sind mit jeweiligen Störstellenstrukturen 15 verbunden. Wie in 3B dargestellt, kann die Datenspeichereinheit 190 ein DRAM-Zellenkondensator sein, der eine untere Elektrode 192, eine obere Elektrode 196 und eine dazwischen eingefügte dielektrische Schicht 194 beinhaltet.
Die Datenspeichereinheit 190 kann ein magnetischer Tunnelübergang (MTJ), ein ferroelektrischer Kondensator oder ein Phasenänderungswiderstand sein, die als Datenspeicherstruktur in einem magnetischen Speicher mit wahlfreiem Zugriff (MRAM), einem ferroelektrischen RAM (FeRAM) beziehungsweise einem Phasenänderungs-RAM (PRAM) verwendet werden.
Die 4A, 5A, 6A, 7A, 8A, 9A und 10A, im Folgenden "4A bis 10A", und die 4B, 5B, 6B, 7B, 8B, 9B und 10B, im Folgenden " 4B bis 10B", stellen einen Prozess zur Herstellung eines Halbleiterbauelements gemäß der Erfindung dar. Bezugnehmend auf die 4A und 4B wird eine Maskenschicht 210 auf einem Halbleitersubstrat 100 gebildet. Die Maskenschicht 210 kann aus wenigstens einer Schicht gebildet werden, die eine Siliciumoxidschicht, eine Siliciumnitridschicht, eine Siliciumoxynitridschicht oder eine Polysiliciumschicht beinhaltet. Die Maskenschicht 210 wird zum Beispiel durch sequentielles Stapeln einer Siliciumoxidschicht und einer Siliciumnitridschicht gebildet.
Die Maskenschicht 210 und das Halbleitersubstrat 100 werden strukturiert, um einen Bauelementisolationsgraben 102 zu bilden, der eine aktive Hilfsstruktur 200 definiert. Die aktive Hilfsstruktur 200 ist ein Bereich, in dem durch nachfolgende Prozesse Transistoren gebildet werden. Die aktive Hilfsstruktur 200 beinhaltet eine Mehrzahl von Kanalbereichen 201, eine Mehrzahl von Verbindungsbereichen 202 und eine Mehrzahl von Gatebereichen 203. Die Kanalbereiche 201 sind in einer ersten Richtung angeordnet, z.B. einer Längsrichtung, und die Verbindungsbereiche 202 sind zwischen den Kanalbereichen 201 angeordnet. Die Gatebereiche 203 sind rechts und links der Kanalbereiche 201 entlang einer zweiten Richtung quer zu der ersten Richtung angeordnet.
Der Bauelementisolationsgraben 102 wird durch anisotropes Ätzen gebildet, und die Maskenschicht 210 ist eine Ätzmaske in dem Ätzprozess. Die Maskenschicht 210 kann eine Ätzstoppschicht in darauffolgenden Planarisierungsprozessen sein, siehe z.B. die 5B und 8B. Es ist bevorzugt, dass eine Dicke der Maskenschicht 210 im Hinblick auf eine Dicke bestimmt wird, die während der Ätz- oder Planarisierungsprozesse vertieft wird. Die Maskenschicht 210 kann mit einer Dicke von etwa 20nm bis etwa 300nm gebildet werden.
Bezugnehmend auf die 5A und 5B wird eine Bauelementisolationsschicht auf der resultierenden Struktur gebildet, in der die aktive Hilfsstruktur 200 gebildet ist. Die Bauelementisolationsschicht wird durch einen planarisierenden Ätzprozess geätzt, bis eine Oberseite der Maskenschicht 210 freigelegt ist. Demzufolge wird eine Bauelementisolationsstruktur 105, die den Bauelementisolationsgraben 102 füllt, um die aktive Hilfsstruktur 200 herum gebildet.
Gemäß einer Ausführungsform der Erfindung ist es bevorzugt, dass die Bauelementisolationsschicht aus einer Siliciumoxidschicht gebildet wird. Die Bauelementisolationsschicht kann des Weiteren eine Siliciumnitridschicht, eine Polysiliciumschicht, eine Glasaufschleuderschicht (SOG-Schicht) und so weiter beinhalten. Um jegliche Ätzschädigung zu beheben, die durch das anisotrope Ätzen verursacht wird, kann vor der Bildung der Bauelementisolationsschicht ein thermischer Oxidationsprozess durchgeführt werden. Eine nicht gezeigte Siliciumoxidschicht wird durch den thermischen Oxidationsprozess auf Innenwänden des Bauelementisolationsgrabens 102 gebildet. Des Weiteren kann, um im Wesentlichen zu verhindern, dass durch Eindringen von Verunreinigungen Charakteristika des Transistors verändert werden, vor der Bildung der Bauelementisolationsschicht eine nicht gezeigte Diffusionsbarrierenschicht gebildet werden. Es ist bevorzugt, dass die Diffusionsbarrieren schicht eine durch einen chemischen Gasphasenabscheidungs(CVD)-Prozess gebildete Siliciumnitridschicht ist.
Eine Kontaktfläche zwischen den Kanalbereichen 201 und der Bauelementisolationsschicht 105 wird im Wesentlichen verhindert. Demgemäß kann der thermische Oxidationsprozess oder die Bildung der Diffusionsbarrierenschicht optional weggelassen werden.
Bezugnehmend auf die 6A und 6B wird auf der aktiven Hilfsstruktur 200 eine Photoresiststruktur gebildet, welche die Gatebereiche 203 freilegt. Die Maskenschicht 210 und die aktive Hilfsstruktur 200 werden unter Verwendung der Photoresiststruktur als Ätzmaske in den freigelegten Gatebereichen 203 geätzt. Eine aktive Struktur 205, in der die Kanalbereiche 201 und die Verbindungsbereiche 202 alternierend angeordnet sind, sowie eine Maskenstruktur 215, die eine geätzte resultierende Struktur der Maskenschicht 210 ist, werden unter der Photoresiststruktur gebildet. Ein vertiefter Gatebereich 203' wird zwischen der aktiven Struktur 205 und der Bauelementisolationsschicht 105 gebildet, um Seitenwände des Kanalbereichs 201 freizulegen. Die Photoresiststruktur wird entfernt, um einen oberen Bereich der Maskenstruktur 215 freizulegen.
Eine Tiefe des vertieften Gatebereichs 203' bestimmt die Kanalbreite H des Transistors gemäß einer Ausführungsform der vorliegenden Erfindung. Die Kanalbreite ist ein Prozessparameter, der elektrische Eigenschaften des Transistors beeinflusst, wie die Stromtreiberfähigkeit. Es ist daher bevorzugt, dass die Kanalbreite groß ist. Gemäß einer Ausführungsform der vorliegenden Erfindung entspricht die Kanalbreite der Höhe des Kanalbereichs 201, die durch den vertieften Gatebereich 203' freigelegt ist. Durch Vergrößern der Tiefe des vertieften Gatebereichs 203' kann die Kanalbreite des Transistors ohne jegliche Vergrößerung der Zellenfläche vergrößert werden.
Eine Gateisolationsstruktur 125 des Transistors wird auf dem Halbleitersubstrat 100 gebildet, das durch den vertieften Gatebereich 203' freigelegt ist. Gemäß einer Ausführungsform der vorliegenden Erfindung kann die Gateisolationsstruktur 125 eine Siliciumoxidschicht sein, die durch einen thermischen Oxidationsprozess gebildet wird. Unter Verwendung des thermischen Oxidationsprozesses wird die Gateisolationsstruktur 125 auf einer freigelegten Seitenwand der aktiven Struktur 205, d.h. der Seite der Kanalbereiche 201, und dem Boden des vertieften Gatebereichs 203' gebildet. Jegliche Ätzschädigung, die während des Ätzprozesses zur Bildung des vertieften Gatebereichs 203' verursacht wurde, kann durch den thermischen Oxidationsprozess behoben werden.
Bezugnehmend auf die 7A und 7B wird eine leitfähige Gateschicht 130 auf der resultierenden Struktur gebildet, in der die Gateisolationsstruktur 125 ausgebildet ist. Die leitfähige Gateschicht 130 kann aus wenigstens einem der Materialien gebildet werden, die Polysilicium, Kupfer, Aluminium, Wolfram, Tantal, Titan, Wolframnitrid, Tantalnitrid, Titannitrid, Wolframsilicid oder Kobaltsilicid beinhalten. Zur Bildung der leitfähigen Gateschicht 130 kann ein CVD-Prozess verwendet werden. Wenn die leitfähige Gateschicht 130 aus Kupfer gebildet wird, kann eine Elektroplattierungstechnik verwendet werden.
Bei einem Verfahren zur Herstellung eines Flash-Speichers gemäß einer Ausführungsform der Erfindung kann die leitfähige Gateschicht 130 eine floatende, leitfähige Gateschicht 131, eine isolierende Gatezwischenschicht 132 und eine leitfähige Steuergateschicht 133 beinhalten, die aufeinanderfolgend gestapelt sind. Die floatende, leitfähige Gateschicht 131 und die leitfähige Steuergateschicht 133 können aus Polysilicium gebildet werden, und die isolierende Gatezwischenschicht 132 kann aus einer isolierenden Schicht gebildet werden, die eine Siliciumnitridschicht beinhaltet. Die isolierende Gatezwischenschicht 132 kann vorzugsweise in einer Stapelstruktur aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer Siliciumoxidschicht gebildet werden.
Bezugnehmend auf die 8A und 8B werden Gatestrukturen 135, welche die vertieften Gatebereiche 203' füllen, durch Planarisieren der leitfähigen Gateschicht 130 gebildet, bis die Maskenstruktur 215 und die Bauelementisolationsstruktur 105 freigelegt sind.
Gemäß einer Ausführungsform der Erfindung wird der Planarisierungsprozess bis zu einem Maß durchgeführt, bei dem die Maskenstruktur 215 nicht entfernt ist, um eine Ätzschädigung in dem Kanalbereich 201 im Wesentlichen zu verhindern. Der Planarisierungsprozess wird vorzugsweise unter Verwendung von chemisch-mechanischem Polieren (CMP) durchgeführt.
Jede der Gatestrukturen 135 wird aus einer floatenden Gatestruktur 136, einer isolierenden Gatezwischenschichtstruktur 137 und einer Steuergatestruktur 138 gebildet, die aufeinanderfolgend gestapelt werden. Die isolierende Gatezwischenschichtstruktur 137 wird so gebildet, dass sie die Seite und den Boden der Steuergatestruktur 138 kontaktiert, und die floatende Gatestruktur 136 wird so gebildet, dass sie die Außenseite und den Boden der isolierenden Gatezwischenschichtstruktur 137 kontaktiert. Die floatende Gatestruktur 136 ist von der Bauelementisolationsstruktur 105 und der Gateisolationsstruktur 125 umgeben. Die Gateisolationsstruktur 125 ist zwischen die floatende Gatestruktur 136 und den Kanalbereich 201 sowie zwischen die floatende Gatestruktur 136 und das Halbleitersubstrat 100 eingefügt.
Bezugnehmend auf die 9A und 9B wird eine untere isolierende Zwischenschicht, siehe Bezugszeichen 162 in den 1B und 1C, auf der resultierenden Struktur gebildet, in der die Gatestrukturen 135 gebildet sind, und wird strukturiert, um Gatekontaktöffnungen zu bilden, welche die oberen Bereiche der Gatestrukturen 135 freilegen. Untere Zwischenverbindungen 170 werden gebildet, um die Gatestrukturen 135 durch die Gatekontaktöffnungen zu kontaktieren.
Die unteren Zwischenverbindungen 170 werden vorzugsweise aus einem metallischen Material gebildet. Zum Beispiel können die unteren Zwischenverbindungen 170 aus wenigstens einem von Aluminium, Kupfer und Wolfram gebildet werden.
Gemäß einer Ausführungsform der Erfindung beinhalten die unteren Zwischenverbindungen 170 Gatestifte 172, welche die Gatekontaktöffnungen füllen, und Gateleitungen 174, welche die Gatestifte 172 verbinden. Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung können die Zwischenverbindungen 170 durch einen Verdrahtungsprozess gebildet werden, wenn die untere isolierende Zwischenschicht ausreichend dünn ist. In dem Fall, in dem der Verdrahtungsprozess ausgeführt wird, werden die Gatestifte 172 und die Gateleitungen 174 gleichzeitig als ein Körper gebildet.
In dem Flash-Speicherbauelement gemäß einer Ausführungsform der Erfindung sind die unteren Zwischenverbindungen 170, speziell die Gatestifte 172, mit der Steuergatestruktur 138 verbunden. Die floatende Gatestruktur 136 ist durch die Bauelementisolationsstruktur 105, die Gateisolationsstruktur 125 und die untere isolierende Zwischenschicht elektrisch isoliert.
Außerdem sind die auf beiden Seiten der aktiven Struktur 205 angeordneten Gatestrukturen 135 durch verschiedene untere Zwischenverbindungen 170 miteinander verbunden. Die untere Zwischenverbindung 170 zur Verbindung der Gatestrukturen 135, die auf einer Seite der aktiven Struktur 205 angeordnet sind, sind von der unteren Zwischenverbindung 170 zur Verbindung der auf der anderen Seite der aktiven Struktur 205 angeordneten Gatestrukturen 135 elektrisch isoliert. Die unteren Zwischenverbindungen 170 sind, wie in 9B gezeigt, über der Isolationsstruktur, die zwischen die Gatestrukturen 135 eingefügt ist, und parallel zu der Maskenstruktur 215 angeordnet.
Bezugnehmend auf die 10A und 10B wird die obere isolierende Zwischenschicht, siehe Bezugszeichen 164 der 1B und 1C, auf der resultierenden Struktur einschließlich der oberen Zwischenverbindungen 170 gebildet. Die obere isolierende Zwischenschicht wird strukturiert, um die Source-/Drainkontaktöffnungen, siehe Bezugszeichen 168 von 11, in Verbindungsbereichen 202 zu bilden. Die Source-/Drainelektrode, siehe Bezugszeichen 150 von 11, wird an den Verbindungsbereichen 202 gebildet, die durch die Source-/Drainkontaktöffnungen 168 freigelegt sind.
Die Source-/Drainelektrode 150 ist vorzugsweise ein dotierter Bereich, der Störstellen mit einem zu dem Kanalbereich 201 verschiedenen Leitfähigkeitstyp enthält. Die Source-/Drainelektrode 150 kann durch einen Ionenimplantationsprozess unter Verwendung der oberen isolierenden Zwischenschicht 164 als Ionenimplantationsmaske gebildet werden.
Es werden obere Zwischenverbindungen 180 gebildet, die mit der Source-/Drainelektrode 150 verbunden sind. Es ist bevorzugt, dass die oberen Zwischenverbindungen 180 aus metallischen Materialien mit geringem Widerstand gebildet werden. Gemäß einer Ausführungsform der vorliegenden Erfindung werden die oberen Zwischenverbindungen 180 durch Source-/Drainleitungen 184 und Kontaktstifte 182 gebildet, welche die Source-/Drainkontaktöffnungen 168 füllen.
11 stellt einen Prozess zur Bildung der Source-/Drainelektroden 150 gemäß einer modifizierten Ausführungsform der Erfindung dar. Bezugnehmend auf 11 kann die Bildung der Source-/Drainelektroden 150 des Weiteren die Bildung der Kontaktöffnungen mit einer vorgegebenen Tiefe in den Verbindungsbereichen 202 und das Implantieren von Störstellen in die inneren Seitenwände der Verbindungsbereiche 202 beinhalten, die durch die Kontaktöffnungen freigelegt sind. Die Kontaktöffnungen werden mittels eines anisotropen Ätzprozesses gebildet, der die Verbindungsbereiche 202 ätzt, die durch die Source-/Drainkontaktöffnungen 168 freigelegt sind. Die obere isolierende Zwischenschicht 164 wird als Ätzmaske zum Definieren der Kontaktöffnungen 168 in dem anisotropen Ätzprozess verwendet.
Gemäß einer Ausführungsform der Erfindung kann das Implantieren der Störstellen durch einen Ionenimplantationsprozess oder einen Diffusionsprozess durchgeführt werden. Das Implantieren der Störstellen kann vorzugsweise das Füllen der Kontaktöffnungen 168 mit einem dotierten Polysiliciumstift beinhalten. Die in dem Polysiliciumstift enthaltenen Störstellen werden diffundiert, um Störstellenbereiche zu bilden, welche die Source-/Drainelektroden 150 bilden. Wie in 11 gezeigt, kann der Polysiliciumstift den Kontaktstift 182 ersetzen, der die obere Zwischenverbindung 180 bildet.
12 stellt einen Prozess zur Herstellung eines Halbleiterbauelements gemäß einer weiteren modifizierten Ausführungsform der Erfindung dar und spezieller ein Verfahren zur Herstellung eines Flash-Speichers vom Typ mit floatendem Trap. Bezugnehmend auf 12 kann die isolierende Gatestruktur 125, die unter Bezugnahme auf die 6A und 6B beschrieben wurde, unter Verwendung eines CVD-Prozesses gebildet werden. Die isolierende Gatestruktur 125 kann aus wenigstens einer von einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer dielektrischen Schicht mit hohem k gebildet werden. Des Weiteren kann eine thermische Behandlung durchgeführt werden, um so jegliche Ätzschädigung des Kanalbereichs 201 im Wesentlichen zu beheben.
In dem floatenden Speicher vom Typ mit floatendem Trap kann die isolierende Gatestruktur 125 in einer Stapelstruktur aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer Siliciumoxidschicht gebildet werden. Die Siliciumnitridschicht kann als Datenspeicherstruktur verwendet werden, da sie Traps aufweist.
Die Materialschicht, die unter Verwendung eines CVD-Prozesses gebildet wird, wird auf der gesamten Oberfläche der resultierenden Struktur gebildet, und die isolierende Gatestruktur 125 kann zwischen der Bauelementisolationsstruktur 105 und der Gatestruktur 135 sowie zwischen der Maskenstruktur 215 und der Gatestruktur 135 gebildet werden.
13 ist ein Schaltbild eines Zellenfeldes eines Flash-Speichers gemäß einer Ausführungsform der Erfindung. Bezugnehmend auf 13 sind Source-/Drainelektroden von Zellentransistoren durch eine Mehrzahl von Bitleitungen BL1, BL2, BL3, BL4 und BL5 verbunden. Die Bitleitungen BL1, BL2, BL3, BL4 und BL5 sind so angeordnet, dass sie eine Mehrzahl von Wortleitungen WL1, WL2, WL3 und WL4 kreuzen. Die Wortleitungen WL1, WL2, WL3 und WL4 verbinden Gateelektroden der Zellentransistoren.
Gemäß einer Ausführungsform der Erfindung wird der Zellentransistor des Flash-Speichers durch Injektion heißer Ladungsträger programmiert und durch Fowler-Nordheim(FN)-Tunneln gelöscht. Spezieller wird unter der Annahme, dass ein Zellentransistor A durch die zweite Wortleitung WL2, die zweite Bitleitung BL2 und die dritte Bitleitung BL3 ausgewählt wird, eine Programmierspannung V_PGM an die ausgewählte Wortleitung WL2 angelegt, während eine Massespannung an die nicht ausgewählten Wortleitungen WL1, WL3 und WL4 angelegt wird. Die Massespannung wird an die erste und die zweite Bitleitung BL1 und BL2 angelegt, und eine Drainspannung V_D wird an die dritte bis fünfte Bitleitung BL3, BL4 und BL5 angelegt. Es ist bevorzugt, dass die Programmierspannung V_PGM etwa 12V beträgt und die Drainspannung V_D etwa 5V beträgt.
Bei einem Löschvorgang wird die Massespannung an die ausgewählte Wortleitung WL2 angelegt, eine Löschspannung V_ERASE wird an ein Volumensubstrat angelegt, und die Bitleitungen BL1, BL2, BL3, BL4 und BL5 sind elektrisch floatend. Hierbei kann die Löschspannung V_ERASE auch an die nicht ausgewählten Wortleitungen WL1, WL3 und WL4 angelegt werden, um im Wesentlichen zu verhindern, dass in den nicht ausgewählten Zellen gespeicherte Daten gelöscht werden. Die Löschspannung V_ERASE kann im Bereich von etwa 15V bis etwa 20V liegen.
Bei einem Lesevorgang wird eine Lesespannung V_READ an die ausgewählte Wortleitung WL2 angelegt, und die Massespannung und die Drainspannung V_D werden an die Bitleitungen BL2 und BL3 entsprechend den Source- beziehungsweise Drainelektroden angelegt. Die Lesespannung V_READ kann im Bereich zwischen etwa 1V und etwa 3V liegen, und die Drainspannung V_D kann im Bereich zwischen etwa 0,1V und 1V liegen.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann der Zellentransistor des Flash-Speichers unter Verwendung von FN-Tunneln programmiert werden. In dem Fall, in dem FN-Tunneln verwendet wird, wird die Programmierspannung V_PGM an die ausgewählte Wortleitung WL2 angelegt, und die Massespannung wird an die zweite und dritte Bitleitung BL2 und BL3 und das Volumensubstrat angelegt. Eine vorgegebene Drainspannung V_D wird an die Bitleitungen BL1, BL4 und BL5 angelegt, die mit den nicht ausgewählten Zellentransistoren verbunden sind, um so im Wesentlichen zu verhindern, dass die nicht ausgewählten Zellentransistoren durch die an die ausgewählte Wortleitung WL2 angelegte Programmierspannung V_PGM programmiert werden.
Die Löschspannung V_ERASE kann im Bereich zwischen etwa 15V und etwa 20V liegen.
Das Betriebsverfahren und die Betriebsbedingungen des Zellentransistors in dem Flash-Speicher können je nach Konfigurationen der Transistorstruktur und der Zwischenverbindungsstruktur auf verschiedene Weisen modifiziert werden.
Die 14A bis 14D stellen einen Prozess zur Herstellung eines Flash-Speichers gemäß einer Ausführungsform der Erfindung dar. Bezugnehmend auf 14A wird nach der Bildung des vertieften Gatebereichs 203', siehe die 6A und 6B, ein unterer Störstellenbereich 310 in dem Halbleitersubstrat 100 gebildet, das durch den vertieften Gatebereich 203' freigelegt ist. Spezieller wird der untere Störstellenbereich 310 in einem unteren Teil des vertieften Gatebereichs 203' gebildet und weist einen Leitfähigkeitstyp auf, der gleich jenem des Halbleitersubstrats 100 ist. Demgemäß weist das Halbleitersubstrat 100, in dem der untere Störstellenbereich 310 gebildet ist, eine höhere Schwellenspannung auf als jene des Kanalbereichs 201.
Aufgrund des Unterschiedes der Schwellenspannungen ist der Kanal des Transistors gemäß einer Ausführungsform der vorliegenden Erfindung auf den Kanalbereich 201 beschränkt. Wenn die Gatespannung, die an die Gateelektrode, d.h. die Gatestruktur 135, des Transistors angelegt wird, im Bereich zwischen der Schwellenspannung des Kanalbereichs 201 und der Schwellenspannung des unteren Störstellenbereichs 310 liegt, wird in dem Halbleitersubstrat 100 unterhalb des vertieften Gatebereichs 203', das heißt dem unteren Störstellenbereich 310, kein Kanal gebildet, d.h. kein elektrischer Pfad, durch den elektrische Ladungen fließen können. Unter Beachtung, dass die Beschränkung des als Kanal verwendeten Bereichs die Schwankung in einem Einschaltstrom des Transistors reduziert, kann die Lesebetriebcharakteristik des Transistors gegenüber jener der bezüglich der 6A und 6B beschriebenen Struktur verbessert werden.
Das Bilden des unteren Störstellenbereichs 310 kann einen ersten Ionenimplantationsprozess 300 beinhalten. Die Photoresiststruktur, die als Ätzmaske in dem Ätzprozess zur Bildung des vertieften Gatebereichs 203' verwendet wurde, kann als Ionenmaske in dem ersten Ionenimplantationsprozess 300 verwendet werden. Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung können nach Entfernung der Photoresiststruktur die Bauelementisolationsstruktur 105 und die Maskenstruktur 215 als Ionenmaske verwendet werden.
Bezugnehmend auf 14B werden isolierende Hilfsgateschichten 122 gebildet, um die Seitenwände des Kanalbereichs 201 und des unteren Störstellenbereichs 310 zu bedecken. Die isolierenden Hilfsgateschichten 122 können unter Verwendung eines thermischen Oxidationsprozesses gebildet werden, der an der resultierenden Struktur durchgeführt wird, in der die unteren Störstellenbereiche 310 ausgebildet sind.
Gemäß einer weiteren Ausführungsform der Erfindung kann die isolierende Hilfsgateschicht 122 eine von einer Siliciumoxidschicht, einer Siliciumnitridschicht oder einer dielektrischen Schicht mit hohem k sein, die durch einen CVD-Prozess gebildet werden. Hierzu können ebenfalls Verfahren angewendet werden, die unter Bezugnahme auf 12 beschrieben wurden.
Gemäß einer weiteren Ausführungsform der Erfindung kann nach der Bildung der isolierenden Hilfsgateschicht 122 der untere Störstellenbereich 310 gebildet werden. Wenn der untere Störstellenbereich 310 nach der isolierenden Hilfsgateschicht 122 gebildet wird, kann die isolierende Hilfsgateschicht 122 zum Reduzieren von Ionenkanalisierung in dem ersten Ionenimplantationsprozess 300 verwendet werden.
Bezugnehmend auf 14C werden Photoresiststrukturen 325 auf der resultierenden Struktur gebildet, in der die isolierende Hilfsgateschicht 122 ausgebildet ist. Die Photoresiststrukturen 325 weisen Öffnungen 328 auf, die einen Teil der Oberseite der isolierenden Hilfsgateschicht 122 freilegen. Die Öffnungen 328 legen vorzugsweise die Oberseite der isolierenden Hilfsgateschicht 122 in der Mitte des vertieften Gatebereichs 203' frei. Ein zweiter Ionenimplantationsprozess 320 wird unter Verwendung der Photoresiststrukturen 325 als Ionenimplantationsmaske durchgeführt. Durch den zweiten Ionenimplantationsprozess 320 wird ein Tunnelstörstellenbereich 320 in dem Halbleitersubstrat 100 unter den Öffnungen 328 gebildet. Der Tunnelstörstellenbereich 320 kann einen von jenem des Halbleitersubstrats 100 und des unteren Störstellenbereichs 310 verschiedenen Leitfähigkeitstyp aufweisen. Der Tunnelstörstellenbereich 320 weist eine höhere Störstellenkonzentration als jene des unteren Störstellenbereichs 310 auf.
Gemäß einer weiteren Ausführungsform der Erfindung kann ein vorgegebener Abstandshalter 325' die Photoresiststruktur 325 ersetzen, siehe 15. Das Bilden des Abstandshalters 325' beinhaltet das Bilden einer Abstandshalterschicht auf der resultierenden Struktur, in der die isolierende Hilfsgateschicht 122 ausgebildet ist, sowie das Ätzen der Abstandshalterschicht durch anisotropes Ätzen. Es ist bevorzugt, dass die Abstandshalterschicht aus einem Material mit einer Ätzselektivität bezüglich der isolierenden Hilfsgateschicht 122 und der Bauelementisolationsstruktur 105 gebildet wird. Die Abstandshalterschicht kann zum Beispiel eine Siliciumnitridschicht oder eine Siliciumoxynitridschicht sein. Außerdem wird das anisotrope Ätzen der Abstandshalterschicht durchgeführt, bis die isolierende Hilfsgateschicht 122 vom Boden des vertieften Gatebereichs 203' freigelegt ist, wodurch der Abstandshalter 325' mit den Öffnungen 328 gebildet wird.
Bezugnehmend auf die 14C und 14D wird die isolierende Hilfsgateschicht 122 unter Verwendung der Photoresiststruktur 325 oder des Abstandshalters 325' als Ätzmaske geätzt. Demgemäß wird ein Tunnelbereich gebildet, um die Oberseite des Halbleitersubstrats 100 und spezieller die Oberseite des Tunnelstörstellenbereichs 320 freizulegen.
Die Photoresiststruktur 325 oder der Abstandshalter 325' werden entfernt, und eine Tunnelisolationsschicht 128 wird in dem Tunnelbereich gebildet. Die Tunnelisolationsschicht 128 kann durch einen thermischen Oxidationsprozess gebildet werden. Bei Verwendung des thermischen Oxidationsprozesses werden der Kanalbereich 201 und das mit der isolierenden Hilfsgateschicht 122 bedeckte Halbleitersubstrat 100 ebenfalls oxidiert. Wie in 14D dargestellt, nimmt die Dicke der isolierenden Hilfsgateschicht 122 zu, um so die isolierende Gatestruktur 125 zu bilden. Die isolierende Gatestruktur 125 ist dicker als die Tunnelisolationsschicht 128.
Gemäß einer weiteren Ausführungsform der Erfindung kann die Tunnelisolationsschicht 128 eine einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer dielektrischen Schicht mit hohem k sein, die jeweils unter Verwendung eines CVD-Prozesses gebildet werden können. Das vorstehend unter Bezugnahme auf 12 beschriebene Verfahren kann hier ebenfalls angewendet werden.
Eine leitfähige Gateschicht 130, die den vertieften Gatebereich 230' füllt, wird auf der resultierenden Struktur gebildet, in der die Tunnelisolationsschicht 128 und die Gateisolationsstruktur 125 ausgebildet sind, siehe die 7B und 14A. Ausführungsformen, die in Verbindung mit dem Flash-Speicher beschrieben wurden, können auch auf den Prozess zur Bildung der leitfähigen Gateschicht 130 und die nachfolgenden Prozesse angewendet werden, siehe die 4 bis 11.
Gemäß den vorstehend unter Bezugnahme auf die 14A bis 14D und 15 beschriebenen Ausführungsformen wird die Gateisolationsstruktur 125 zwischen den Kanalbereich 210 und die Gatestruktur 135 eingefügt, und die Tunnelisolationsschicht 128 wird zwischen den Tunnelstörstellenbereich 320 und die Gatestruktur 135 eingefügt. Da die Tunnelisolationsschicht 128 dünner als die Gateisolationsstruktur 125 ist, kann der Flash-Speicher gemäß einer Ausführungsform der vorliegenden Erfindung den Schreibvorgang effizient durchführen. Die Effizienz des Schreibvorgangs steht in direktem Bezug zu der Wahrscheinlichkeit für FN-Tunneln, die zunimmt, wenn die isolierende Schicht dünner wird. Der Zellentransistor des Flash-Speichers wird durch Injektion heißer Ladungsträger programmiert und wird durch FN-Tunneln gelöscht. Es ist bevorzugt, dass der Löschvorgang die Spannungsdifferenz zwischen dem Halbleitersubstrat 100 und der Steuergatestruktur 138 verwendet.
Die Effizienz des Schreibvorgangs kann durch Steuern der Störstellenkonzentration des Tunnelstörstellenbereichs 320 erhöht werden, der unter der Tunnelisolationsschicht 128 ausgebildet ist.
Gemäß einer Ausführungsform der Erfindung kann eine Halbleiterstruktur als Kanalbereich von zwei Transistoren gemeinsam genutzt werden. Außerdem kann ein Störstellenbereich als Source-/Drainelektroden von zwei oder vier Transistoren gemeinsam genutzt werden. Demgemäß kann der Grad an Integration des Halbleiterbauelements erhöht werden.
Da die Gateelektrode des Transistors auf der Seite des Kanals angeordnet ist, kann die Kanalbreite des Transistors durch Vergrößern der Tiefe des vertieften Gatebereichs, z.B. der Höhe des Kanalbereichs, vergrößert werden. Durch Vergrößern der Tiefe des vertieften Gatebereichs kann der Grad an Integration des Halbleiterbauelements ohne Reduzieren der Kanalbreite des Transistors erhöht werden, und die Charakteristika des Transistors können verbessert werden, während der Grad an Integration des Halbleiterbauelements erhöht wird.
Gemäß einer Ausführungsform der Erfindung wird die Gateisolationsstruktur zwischen die Gatestruktur und den Kanalbereich eingefügt, und die Tunnelisolationsschicht wird zwischen die Gatestruktur und das Halbleitersubstrat eingefügt. In dem Flash-Speicher ist der Kanalbereich für den Lesevorgang von dem Tunnelbereich für den Schreibvorgang räumlich getrennt, und die Charakteristika des Lesevorgangs und des Schreibvorgangs können unabhängig voneinander verbessert werden. Für den Zweck des effizienten Schreibvorgangs kann zum Beispiel die Tunnelisolationsschicht dünner als die Gateisolationsstruktur gebildet werden. Die Effizienz des Schreibvorgangs kann durch Steuern des Leitfähigkeitstyps und der Konzentration des Störstellenbereichs verbessert werden, der unter der Tunnelisolationsschicht ausgebildet ist, und in dem Flash-Speicher können sowohl der Lesevorgang als auch der Schreibvorgang verbessert werden.

Claims

Halbleiterbauelement mit einer Transistorstruktur, die beinhaltet: – wenigstens eine Kanalbereichsstruktur (110, 201), die in einem vorgegebenen Bereich eines Halbleitersubstrats (100) angeordnet ist, – wenigstens zwei Gatestrukturen (135), die benachbart zu zwei ersten gegenüberliegenden Seiten der Kanalbereichsstruktur (110, 201) angeordnet sind, – wenigstens zwei Source-/Drainstrukturen (150), die benachbart zu zwei zweiten gegenüberliegenden Seiten der Kanalbereichsstruktur (110, 201) angeordnet sind, – Gateisolationsstrukturen (125), die jeweils zwischen eine der Gatestrukturen (135) und die Kanalbereichsstruktur (110, 201) eingefügt sind, und – Bauelementisolationsstrukturen (105), die benachbart zu den Source-/Drainstrukturen (150) derart angeordnet sind, dass sie die Source-/Drainstrukturen (150) von den Gatestrukturen (135) und Gateisolationsstrukturen (125) beabstandet halten.
Halbleiterbauelement nach Anspruch 1, wobei jede der Gatestrukturen beinhaltet: – eine Steuergatestruktur (138), um ein elektrisches Signal zum Variieren eines elektrischen Potentials der Kanalbereichsstruktur (110, 201) anzulegen, – eine floatende Gatestruktur (136), die zwischen die Steuergatestruktur (138) und je eine der Gateisolationsstrukturen (125) eingefügt ist, und – eine isolierende Gatezwischenschichtstruktur (137), die zwischen die Steuergatestruktur (138) und die floatende Gatestruktur (136) eingefügt ist.
Halbleiterbauelement nach Anspruch 1 oder 2, wobei – eine aktive Struktur (200) in einem vorgegebenen Bereich des Halbleitersubstrats (100) angeordnet ist, wobei die aktive Struktur (200) eine Mehrzahl der Kanalbereichsstrukturen (201), die einen jeweiligen Kanalbereich repräsentieren, und eine Mehrzahl von Verbindungsbereichen (202) beinhaltet, die jeweils zwischen der Mehrzahl von Kanalbereichen angeordnet sind, – eine erste und eine zweite Bauelementisolationsstruktur (105) auf jeweiligen Seiten der aktiven Struktur (200) angeordnet sind, wobei jede der Gatestrukturen (135) zwischen je einer der ersten und der zweiten Bauelementisolationsstrukturen (105) und einem entsprechenden der Kanalbereiche angeordnet ist, – die Gateisolationsstrukturen (125) zwischen je eine der Gatestrukturen (135) und das Halbleitersubstrat (100) und zwischen je eine der Gatestrukturen (135) und die aktive Struktur (200) eingefügt sind, – die Source-/Drainstrukturen Source-/Drainelektroden (150) in den Verbindungsbereichen (202) bilden und – eine untere Zwischenverbindung (170) die Mehrzahl von Gatestrukturen (135) miteinander verbindet.
Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei die Gatestrukturen (135) aus wenigstens einem Material gebildet sind, das aus einer Gruppe ausgewählt ist, die aus Polysilicium, Kupfer, Aluminium, Wolfram, Tantal, Titan, Wolframnitrid, Tantalnitrid, Titannitrid, Wolframsilicid und Kobaltsilicid besteht.
Halbleiterbauelement nach einem der Ansprüche 2 bis 4, wobei – die floatende Gatestruktur (136) je eine der Gateisolationsstrukturen kontaktiert und – die untere Zwischenverbindung (170) mit der Steuergatestruktur (138) elektrisch verbunden ist.
Halbleiterbauelement nach einem der Ansprüche 2 bis 5, wobei die floatende Gatestruktur (136) und die Steuergatestruktur (138) aus Polysilicium gebildet sind und die isolierende Gatezwischenschichtstruktur (137) aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer Siliciumoxidschicht gebildet ist, die aufeinanderfolgend gestapelt sind.
Halbleiterbauelement nach einem der Ansprüche 1 bis 6, wobei die Gateisolationsstrukturen (125) aus wenigstens einer Schicht gebildet sind, die aus einer Gruppe ausgewählt ist, die aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer dielektrischen Schicht mit hohem k besteht.
Halbleiterbauelement nach einem der Ansprüche 3 bis 7, wobei sich die Gateisolationsstrukturen (125) zwischen je einer der Gatestrukturen (135) und je einer der ersten und der zweiten Bauelementisolationsstrukturen (105) erstreckt.
Halbleiterbauelement nach einem der Ansprüche 3 bis 8, wobei die Source-/Drainelektroden (150) einen Störstellenbereich beinhalten, der in der Mehrzahl von Verbindungsbereichen (202) des Halbleitersubstrats (100) ausgebildet ist, wobei der Störstellenbereich einen Leitfähigkeitstyp aufweist, der sich von jenem der Mehrzahl von Kanalbereichen unterscheidet.
Halbleiterbauelement nach Anspruch 9, wobei jede Source-/Drainelektrode (150) des Weiteren eine Stiftelektrode (182) beinhaltet, wobei eine Unterseite der Stiftelektrode (182) niedriger liegt als eine Oberseite der Mehrzahl von Kanalbereichen und die Stiftelektrode (182) den Störstellenbereich kontaktiert.
Halbleiterbauelement nach einem der Ansprüche 3 bis 10, wobei die untere Zwischenverbindung (170) beinhaltet: – eine Mehrzahl von Gatestiften (172), wobei jeder Gatestift (172) je eine der Gatestrukturen (135) kontaktiert, und – eine Gateleitung (174), die in einer Richtung im Wesentlichen parallel zu der aktiven Struktur (200) angeordnet ist, um die Mehrzahl von Gatestiften (172) miteinander zu verbinden.
Halbleiterbauelement nach einem der Ansprüche 3 bis 10, wobei die untere Zwischenverbindung beinhaltet: – eine Mehrzahl von Gatestiften (172), wobei jeder Gatestift je eine der Gatestrukturen kontaktiert, – eine Mehrzahl von lokalen Zwischenverbindungen, welche die Gatestifte (172) verbinden, und – eine Gateleitung (174), welche die lokalen Zwischenverbindungen verbindet, – wobei die lokalen Zwischenverbindungen zwei Gatestifte (172) der Mehrzahl von Gatestiften (172) verbinden, die mit einem Paar der Gatestrukturen (135) verbunden sind, das auf den wenigstens zwei Seiten des Kanalbereichs angeordnet ist, auf dem die erste und die zweite Bauelementisolationsstruktur (105) angeordnet sind.
Halbleiterbauelement nach einem der Ansprüche 3 bis 12, das des Weiteren eine obere Zwischenverbindung (180) beinhaltet, welche die untere Zwischenverbindung (170) kreuzt und die Source-/Drainelektroden (150) verbindet.
Halbleiterbauelement nach Anspruch 13, wobei die obere Zwischenverbindung (180) eine Mehrzahl von Kontaktstiften (182) beinhaltet, die mit den Source-/Drainelektroden (150) verbunden sind.
Halbleiterbauelement nach einem der Ansprüche 3 bis 14, das des Weiteren beinhaltet: – eine obere Zwischenverbindung (180), welche die untere Zwischenverbindung (170) kreuzt und eine erste Gruppe der Source-/Drainelektroden (150) verbindet, und – eine Datenspeicherstruktur, die mit einer zweiten Gruppe der Source-/Drainelektroden (150) elektrisch verbunden ist, die nicht durch die obere Zwischenverbindung verbunden sind, wobei die Datenspeicherstruktur eine von einem DRAM-Kondensator, einem magnetischen Tunnelübergang (MTJ), einem ferroelektrischen Kondensator oder einem Phasenänderungswiderstand ist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 15, das des Weiteren eine Mehrzahl von Tunnelisolationsschichten (128) beinhaltet, die zwischen je einer der Gatestrukturen (135) und dem Halbleitersubstrat (100) angeordnet sind, wobei die Tunnelisolationsschichten (128) von je einer der Gateisolationsstrukturen (125) umgeben sind und dünner als die Gateisolationsstrukturen (125) sind.
Halbleiterbauelement nach Anspruch 16, das des Weiteren einen Tunnelstörstellenbereich (320) beinhaltet, der in dem Halbleitersubstrat (100) unter jeder der Mehrzahl von Tunnelisolationsschichten (128) ausgebildet ist, wobei der Tunnelstörstellenbereich (330) einen Leitfähigkeitstyp aufweist, der sich von jenem des Halbleitersubstrats (100) unterscheidet.
Halbleiterbauelement nach einem der Ansprüche 1 bis 17, das des Weiteren einen unteren Störstellenbereich beinhaltet, der in dem Halbleitersubstrat (100) unter den Gatestrukturen (135) ausgebildet ist, wobei der untere Störstellenbereich einen Leitfähigkeitstyp des Halbleitersubstrats (100) aufweist.
Verfahren zur Herstellung eines Halbleiterbauelements, mit den folgenden Schritten: – Bilden einer Mehrzahl von Bauelementisolationsstrukturen (105) in einem vorgegebenen Bereich eines Halbleitersubstrats, um eine aktive Hilfsstruktur (200) zu definieren, wobei die aktive Hilfsstruktur (200) eine Mehrzahl von Kanalbereichen (110, 201), eine Mehrzahl von Verbindungsbereichen (202), von denen jeder zwischen einem jeweiligen Paar der Kanalbereiche (110, 201) angeordnet ist, und eine Mehrzahl von Gatebereichen (203) beinhaltet, wobei jeweilige Gatebereiche (203) auf wenigstens zwei Seiten von jedem der Kanalbereiche (110, 201) angeordnet sind, – Bilden einer aktiven Struktur, welche die Mehrzahl von Kanalbereichen (110, 201) und die Mehrzahl von Verbindungsbereichen (202) beinhaltet, durch Vertiefen der Mehrzahl von Gatebereichen (203) der aktiven Hilfsstruktur (200) derart, dass Oberseiten der Mehrzahl von Gatebereichen (203) niedriger liegen als die Mehrzahl von Kanalbereichen (110, 201), – Bilden einer Gateisolationsschicht (125), die Seitenwände der aktiven Struktur bedeckt, – Bilden einer Gatestruktur (135) auf den wenigstens zwei Seiten jedes Kanalbereichs (110, 201), wobei die Gatestruktur (135) die Mehrzahl von vertieften Gatebereichen (203') füllt, in denen die Gateisolationsschicht (125) ausgebildet ist, und – Bilden einer Mehrzahl von Source-/Drainelektroden (150), von denen jede in einem jeweiligen Verbindungsbereich (202) der aktiven Struktur ausgebildet ist.
Verfahren nach Anspruch 19, wobei das Bilden einer jeweiligen der Bauelementisolationsstruktur (105) beinhaltet: – Bilden einer Maskenschicht (210) auf dem Halbleitersubstrat (100), – Strukturieren der Maskenschicht (210) und des Halbleitersubstrats (100), um einen Bauelementisolationsgraben (102) zu bilden, der die aktive Hilfsstruktur (200) definiert, – Bilden einer Bauelementisolationsschicht, die den Bauelementisolationsgraben (102) füllt, und – Planarisieren der Bauelementisolationsschicht, bis die Maskenschicht (210) freigelegt ist, wobei die Maskenschicht (210) aus wenigstens einer Schicht gebildet wird, die aus der Gruppe ausgewählt wird, die aus einer Siliciumoxidschicht, einer Siliciumnitridschicht, einer Siliciumoxynitridschicht und einer Siliciumschicht besteht.
Verfahren nach Anspruch 19 oder 20, wobei das Bilden der aktiven Struktur beinhaltet: – Bilden einer Maskenstruktur, um die aktive Struktur zu bedecken und einen oberen Teil der Mehrzahl von Gatebereichen (203) freizulegen, und – anisotropes Ätzen der Mehrzahl von Gatebereichen (203) unter Verwendung der Maskenstruktur als Ätzmaske, um die Mehrzahl von vertieften Gatebereichen (203') zu bilden, welche die Seitenwände der aktiven Struktur freilegen, – wobei das Ätzen der Mehrzahl von Gatebereichen (203) unter Verwendung eines Ätzmittels mit einer Ätzselektivität bezüglich der Maskenstruktur und der Mehrzahl von Bauelementisolationsstrukturen (105) durchgeführt wird.
Verfahren nach einem der Ansprüche 19 bis 21, wobei das Bilden der Gateisolationsschicht (125) das Durchführen eines thermischen Oxidationsprozesses beinhaltet, um eine Siliciumoxidschicht auf einem Bodenbereich der Mehrzahl von vertieften Gatebereichen (203') und den freigelegten Seitenwänden der aktiven Struktur zu bilden.
Verfahren nach einem der Ansprüche 19 bis 21, wobei das Bilden der Gateisolationsschicht (125) das Durchführen eines CVD-Prozesses (chemischen Gasphasenabscheidungsprozesses) beinhaltet, um wenigstens eine einer Siliciumoxidschicht, einer Siliciumnitridschicht oder einer dielektrischen Schicht mit hohem k auf der gesamten Oberfläche einer resultierenden Struktur zu bilden, in der die aktive Struktur ausgebildet ist.
Verfahren nach einem der Ansprüche 19 bis 23, wobei das Bilden der Mehrzahl von Gatestrukturen (135) beinhaltet: – Bilden einer leitfähigen Gateschicht (130), welche die Mehrzahl von vertieften Gatebereichen (203') auf einer resultierenden Struktur einschließlich der Gateisolationsschicht (125) füllt, und – Planarisieren der leitfähigen Gateschicht (130), bis ein oberer Bereich der Mehrzahl von Bauelementisolationsstrukturen (105) freigelegt ist, wodurch die Mehrzahl von Gatestrukturen (135) gebildet wird, die auf den wenigstens zwei Seiten von jedem der Kanalbereiche (110, 201) angeordnet sind.
Verfahren nach Anspruch 24, wobei die leitfähige Gateschicht (130) aus wenigstens einem Material gebildet wird, das aus der Gruppe ausgewählt ist, die aus Polysilicium, Kupfer, Aluminium, Wolfram, Tantal, Titan, Wolframnitrid, Tantalnitrid, Titannitrid, Wolframsilicid und Kobaltsilicid besteht.
Verfahren nach einem der Ansprüche 19 bis 25, wobei das Bilden der Mehrzahl von Gatestrukturen (135) beinhaltet: – Füllen der Mehrzahl von vertieften Gatebereichen (203') durch sequentielles Bilden einer floatenden, leitfähigen Gateschicht (131), einer isolierenden Gatezwischenschicht (132) und einer leitfähigen Steuergateschicht (133) auf einer resultierenden Struktur, in der die Gateisolationsschicht (125) ausgebildet ist, und – Planarisieren der leitfähigen Steuergateschicht (133), der isolierenden Gatezwischenschicht (132) und der floatenden, leitfähigen Gateschicht (131), bis ein oberer Teil der Mehrzahl von Bauelementisolationsstrukturen (105) freigelegt ist, wodurch eine floatende Gatestruktur (136), eine isolierende Gatezwischenschichtstruktur (137) und eine Steuergatestruktur (138) gebildet werden, um die Mehrzahl von vertieften Gatebereichen (203') zu füllen.
Verfahren nach einem der Ansprüche 19 bis 26, das des Weiteren nach dem Bilden der Mehrzahl von Gatestrukturen (135) das Bilden einer unteren Zwischenverbindung (170) beinhaltet, um die Gatestrukturen (135) zu verbinden, wobei das Bilden der unteren Zwischenverbindung (170) beinhaltet: – Bilden einer Mehrzahl von Gatestiften (172), die mit jeweils einer der Mehrzahl von Gatestrukturen (135) verbunden sind, und – Bilden von wenigstens einer Gateleitung (174) in einer Richtung parallel zu der aktiven Struktur, um mehrere der Gatestifte (172) miteinander zu verbinden.
Verfahren nach Anspruch 26, das des Weiteren nach dem Bilden der Mehrzahl von Gatestrukturen (135) das Bilden einer unteren Zwischenverbindung (170) beinhaltet, um die Mehrzahl von Gatestrukturen (135) miteinander zu verbinden, wobei das Bilden der unteren Zwischenverbindung (170) beinhaltet: – Bilden einer Mehrzahl von Gatestiften (172), die mit der Steuergatestruktur (138) verbunden sind, und – Bilden einer Mehrzahl von Gateleitungen (174) in einer Richtung im Wesentlichen parallel zu der aktiven Struktur, um mehrere der Gatestifte (172) miteinander zu verbinden.
Verfahren nach Anspruch 27, das des Weiteren vor dem Bilden der wenigstens einen Gateleitung (174) das Bilden einer lokalen Zwischenverbindung beinhaltet, um die Mehrzahl von Gatestiften (172) zu verbinden, die mit einem Paar der Mehrzahl von Gatestrukturen (135) verbunden sind, die auf gegenüberliegenden Seiten je eines der Mehrzahl von Kanalbereichen angeordnet sind.
Verfahren nach einem der Ansprüche 19 bis 29, wobei das Bilden der Mehrzahl von Source-/Drainelektroden (150) das Bilden eines Störstellenbereichs eines Leitfähigkeitstyps, der sich von jenem des Halbleitersubstrats (100) unterscheidet, in je einem der Mehrzahl von Verbindungsbereichen (202) des Halbleitersubstrats beinhaltet.
Verfahren nach Anspruch 30, wobei das Bilden von jeder der Mehrzahl von Source-/Drainelektroden (150) beinhaltet: – Ätzen eines vorgegebenen Teils je eines der Mehrzahl von Verbindungsbereichen (202), um eine Kontaktöffnung mit einer vorgegebenen Tiefe in dem jeweiligen Verbindungsbereich (202) zu bilden, und – Bilden eines Störstellenbereichs eines Leitfähigkeitstyps, der sich von jenem des Halbleitersubstrats (100) unterscheidet, auf Innenwänden des jeweiligen Verbindungsbereichs (202), der durch die Kontaktöffnung freigelegt ist.
Verfahren nach einem der Ansprüche 27 bis 31, das des Weiteren das Bilden einer oberen Zwischenverbindung (180) nach der Bildung der Mehrzahl von Source-/Drainelektroden (150) beinhaltet, um die untere Zwischenverbindung (170) zu kreuzen und die Source-/Drainelektroden (150) zu verbinden.
Verfahren nach einem der Ansprüche 27 bis 31, das des Weiteren nach dem Bilden der Mehrzahl von Source-/Drainelektroden (150) beinhaltet: – Bilden einer oberen Zwischenverbindung (180), um die untere Zwischenverbindung (170) zu kreuzen und eine erste Gruppe der Source-/Drainelektroden (150) zu verbinden, und – Bilden einer Datenspeicherstruktur, die mit einer zweiten Gruppe von Source-/Drainelektroden (150) elektrisch verbunden ist, die nicht durch die obere Zwischenverbindung (180) verbunden sind, wobei die Datenspeicherstruktur eines von einem DRAM-Kondensator, einem magnetischen Tunnelübergang (MTJ), einem ferroelektrischen Kondensator und einem Phasenänderungswiderstand ist.
Verfahren nach einem der Ansprüche 19 bis 33, das des Weiteren das Bilden eines unteren Störstellenbereichs in dem Halbleitersubstrat (100) unter der Mehrzahl von vertieften Gatebereichen (203') nach dem Bilden der aktiven Struktur beinhaltet, wobei der untere Störstellenbereich einen Leitfähigkeitstyp des Halbleitersubstrats (100) aufweist.
Verfahren nach einem der Ansprüche 19 bis 34, wobei das Bilden der Gateisolationsschicht (125) beinhaltet: – Bilden einer Hilfsgateisolationsschicht (122) auf einem Bodenbereich der Mehrzahl von vertieften Gatebereichen (203') und freigelegten Seitenwänden der aktiven Struktur, – Bilden einer Maskenstruktur (325) mit Öffnungen (328), die einen oberen Teil der Hilfsgateisolationsschicht (122) in einem Mittenbereich der Mehrzahl von vertieften Gatebereichen (203') freilegen, – Bilden eines Tunnelbereichs, um einen oberen Teil des Halbleitersubstrats (100) durch Ätzen der freigelegten Hilfsgateisolationsschicht (122) unter Verwendung der Maskenstruktur (325) als Ätzmaske freizulegen, – Entfernen der Maskenstruktur (325), um die Hilfsgateisolationsschicht (122) freizulegen, und – Bilden einer Tunnelisolationsschicht (128) in dem Tunnelbereich, wobei die Tunnelisolationsschicht (128) dünner als die Gateisolationsschicht (125) ist.
Verfahren nach Anspruch 35, wobei das Bilden der Tunnelisolationsschicht (128) unter Verwendung von einem eines thermischen Oxidationsprozesses oder eines CVD-Prozesses durchgeführt wird.
Verfahren nach Anspruch 35 oder 36, wobei die Maskenstruktur eine Photoresiststruktur (325), die durch einen Photolithographieprozess und einen Ätzprozess gebildet wird, oder ein Abstandshalter (325') ist, der durch einen Depositionsprozess und einen anisotropen Ätzprozess gebildet wird.