KR20030087293A - 플레쉬 메모리 셀 및 그 제조방법 - Google Patents
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Abstract
본 발명은 플레쉬 메모리 셀 및 그 제조방법에 관한 것으로, 반도체기판을 식각하여 요철을 형성한 다음, 상기 요철의 측벽에 부유게이트전극(floating gate electrode) 및 제어게이트전극(control gate electrode)을 수직 구조로 형성하여 분리형 게이트 구조(split gate structure)의 플레쉬 메모리 셀(flash memory cell)을 형성함으로써 셀 면적(cell area)을 줄이고, 요철의 양측벽에 동시에 2개의 셀을 형성할 수 있으므로 넷 다이(net die)를 증가시켜 수율을 향상시키는 기술이다.
Description
본 발명은 플레쉬 메모리 셀 및 그 제조방법에 관한 것으로, 보다 상세하게 분리형 게이트 구조의 플레쉬 메모리 셀을 수직 구조로 형성하여 셀 영역을 감소시킴으로써 넷 다이를 증가시키는 플레쉬 메모리 셀 및 그 제조방법에 관한 것이다.
일반적으로 메모리는 데이터(data)의 휘발성 여부에 따라 램(random access memory, RAM)과 롬(read only memory, ROM)으로 나누어진다.
상기 램은 전원을 끄면 모든 데이터가 지워지는 휘발성 메모리이고, 롬은 전원을 차단해도 칩(chip) 속에 데이터를 기록해서 보관하고 있는 비휘발성 메모리이다.
그리고, 상기 롬은 데이터를 기록하는 회수 및 방법에 의해 여러 가지로 나뉘어 진다.
먼저, 칩을 만들 때 공장에서 내부에 각종 데이터를 미리 기록해서 생산하는 것을 마스크 롬(mask ROM)이라고 한다.
그리고, 내부에 데이터를 써넣을 수 있도록 만들어 진 칩을 피롬(PROM, programmable ROM)이라고 하고, 오직 한번만 데이터를 지우고 써넣을 수 있는 칩을 오티피롬(OTPROM, one time programmable ROM)이라고 하며, 여러 번 지우고 쓸 수 있는 칩을 이피롬(EPROM, erasable programmable ROM)이라고 한다.
상기 램은 일반적으로 전원만 연결이 되어 있으면 칩 내부에 기록된 데이터가 지워지지 않고 유지되는 에스램(static RAM)을 일컬어지지만, 전원을 연결한 상태에서도 데이터가 지워지는 속성을 갖는 디램(dynamic RAM)이 있다.
상기 디램은 전원이 켜져 있는 상태에서도 데이터가 지워진다면 램이라고 할 수 없지만, 단 몇 밀리 초 사이에 몇 백만 번의 데이터를 그 값 그대로 다시 써넣는 리프레쉬(refresh)라는 과정을 반복하여 데이터를 유지하는 특성이 있다.
한편, 상기 램처럼 읽고 쓰기가 가능하며, 롬처럼 전원이 없어도 내용이 지워지지 않는 특성을 모아 놓은 플레쉬 메모리가 있다. 상기 플레쉬 메모리는 이피롬 셀에 선택 트랜지스터를 추가해 소거 동작 시 임의의 셀을 선택 가능하게 하고, 셀 단위 또는 8개의 셀 단위 등으로 데이터 쓰기, 읽기 동작을 할 수 있도록 설계된 이이피롬(EEPROM, electrically erasable programmable ROM)의 구성을 변형하여 형성된 것이다. 이는 전기적 소거 동작이 원하는 블록(block), 섹터(sector) 또는 전체 칩 단위로 수행되고, 프로그램은 1개의 비트(bit) 단위로도 수행할 수 있도록 아키텍처(architecture)를 구성한 이이피롬의 개량된 형태이다.
상기 플레쉬 메모리의 아키텍처는 크게 비트선과 접지선 사이에 셀이 병렬로 배치된 NOR형 구조와 직렬로 배치된 NAND형 구조로 나눌 수 있고, 상기 NOR형 구조는 AND형, DINOR형, VGA(virtual ground array)형으로 나눌 수 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 플레쉬 메모리 셀 제조방법에 대하여 설명한다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 플레쉬 메모리 셀을 도시한 단면도 및 레이아웃도로서, 분리형 게이트 구조를 갖는 플레쉬 메모리 셀을 나타낸다.
먼저, 반도체기판(11) 상부에 제1게이트절연막패턴(14)을 개재해서 부유게이트전극(15)을 형성한다.
다음, 상기 반도체기판(11) 및 부유게이트전극(15)의 사이에 제2게이트절연막패턴(17)을 개재하며, 소거 동작 시 임의의 셀을 선택 가능하도록 하는 선택 트랜지스터(selective transistor)를 포함하는 제어게이트전극(19)을 형성한다.
그 다음, 상기 부유게이트전극(15) 및 제어게이트전극(19) 양측 반도체기판(11)에 소오스(12) 및 드레인(13)을 형성한다.
다음, 상기 제어게이트전극(19)과 제3게이트절연막패턴(도시안됨)을 개재해서 상기 제어게이트전극(19)에 걸쳐 소거게이트전극(20)을 형성하여 분리형 게이트 구조의 플레쉬 메모리 셀을 형성한다.
상기 분리형 게이트 구조의 플레쉬 메모리 셀 동작은 다음과 같이 이루어진다.
먼저, 프로그램(program)은 상기 제어게이트전극(19)에 12V, 상기 드레인(13)에 7V를 인가(bias)하여 발생하는 열전자(hot electron)를 이용한 채널 열전자 주입(channel hot electron injection)방식으로 상기 부유게이트전극(15)에 전자를 주입한다.
다음, 소거는 상기 소거게이트전극(20)에 15V를 인가하여 파울러 노드하임(Fowler-Nordheim) 터널링을 이용하여 프로그래밍 시 상기 부유게이트전극(15)에 채워진 전자를 빼내는 방식으로 실시된다. 이때, 프로그래밍 시에는 상기 부유게이트전극(15)에 채워진 전자에 의해 높은 문턱전압(threshold voltage)을 가지고, 소거 시에는 상기 부유게이트전극(15)에서 전자들이 소거되어낮은 문턱전압을 가지게 되어 문턱전압의 차이가 생기고, 이 차이를 이용하여 판독(read)을 하게 된다. 상기 판독 동작은 제어게이트전극(19)에 5V, 상기 드레인(13)에 1V를 인가하여 이루어진다.
상기한 방법과 같이 종래기술에 따른 반도체소자의 플레쉬 메모리 셀 제조방법은, 소오스(12) 및 드레인(13)이 접지를 공유하는 상호 접지 구조이고, 선택 트랜지스터가 존재하여 과소거(over erasure) 문제는 발생하지 않지만, 소거게이트전극(20)이 필요하기 때문에 게이트전극이 삼중구조로 형성되고, 수평구조로 형성되기 때문에 셀 면적이 많이 필요하고 그로 인하여 넷 다이 수가 감소되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 분리형 게이트구조의 플레쉬 메모리 셀을 수직 구조로 형성하여 칩 사이즈를 감소시켜 넷 다이를 증가시키고 그에 따른 수율을 향상시키는 플레쉬 메모리 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 플레쉬 메모리 셀을 도시한 단면도 및 레이아웃도.
도 2a 및 도 2b 는 본 발명에 따른 반도체소자의 플레쉬 메모리 셀을 도시한 단면도 및 레이아웃도.
도 3a 내지 도 3e 는 본 발명에 따른 반도체소자의 플레쉬 메모리 셀 제조방법에 따른 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 21 : 반도체기판 12, 34 : 드레인
13, 33 : 소오스 14, 25 : 제1게이트절연막패턴
15, 27 : 부유게이트전극 17, 29 : 제2게이트절연막패턴
19, 31 : 제어게이트전극 20 : 소거게이트전극
23 : 요철 35 : 완충절연막
37 : 소오스라인
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 플레쉬 메모리 셀은,
반도체기판에 소정 높이의 단차를 갖는 요철과,
상기 요철의 측벽에 구비되는 제1게이트절연막패턴과,
상기 제1게이트절연막패턴 측벽에 구비되는 부유게이트전극과,
상기 부유게이트전극 측벽에 구비되는 제2게이트절연막패턴과,
상기 제2게이트절연막패턴 측벽에 구비되는 제어게이트전극과,
상기 제어게이트전극에 노출되는 반도체기판에 구비되는 드레인과,
상기 부유게이트전극 주변의 반도체기판에 구비되는 소오스로 이루어지는 것을 특징으로 한다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 플레쉬 메모리 셀 제조방법은,
반도체기판을 식각하여 소정 높이의 단차를 갖는 요철을 형성하는 공정과,
상기 요철의 측벽에 제1게이트절연막패턴, 부유게이트전극, 제2게이트절연막패턴 및 제어게이트전극의 적층구조를 형성하는 공정과,
상기 제어게이트전극에 노출되는 반도체기판에 드레인을 형성하는 공정과,
상기 부유게이트전극 주변의 반도체기판에 소오스를 형성하는 공정과,
전체표면 상부에 상기 홈을 매립하는 층간절연막을 형성하는 공정과,
상기 제어게이트전극 및 부유게이트전극은 다결정실리콘층으로 형성되는 것과,
상기 층간절연막은 BPSG막으로 형성되는 것을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 및 도 2b 는 본 발명에 따른 반도체소자의 플레쉬 메모리 셀을 도시한 단면도 및 레이아웃도로서, 상기 플레쉬 메모리 셀은 반도체기판(21)에 소정의 단차를 가지며 형성된 요철(도시안됨)과, 상기 요철의 측벽에 제1게이트절연막패턴(25)을 개재시켜 형성된 부유게이트전극(27)과, 상기 부유게이트전극(27)에 제2게이트절연막패턴(29)을 개재시켜 라인형태로 형성된 제어게이트전극(31)과, 상기 제어게이트전극(31) 저부의 반도체기판(21)에 형성된 드레인(34)과, 상기 부유게이트전극(27) 주변의 반도체기판(21)에 형성된 소오스(33)로 구성되는 것을 도시한다.
도 3a 내지 도 3e 는 본 발명에 따른 반도체소자의 플레쉬 메모리 셀 제조방법에 따른 공정 단면도이다.
먼저, 반도체기판(21)을 식각하여 요철(23)을 형성한다. 이때, 상기 요철은 형성하고자 하는 제어게이트전극 및 부유게이트전극의 길이만큼의 단차를 갖도록 형성되며, 셀으로 예정되는 부분에 반복적으로 형성된다. (도 3a 참조)
다음, 전체표면을 산화시켜 제1게이트절연막(도시안됨)을 소정 두께 형성한다.
그 다음, 제1도전층(도시안됨)을 소정 두께 형성한다. 이때, 상기 제1도전층은 다결정실리콘층으로 형성된 것이다.
다음, 부유게이트전극으로 예정되는 부분을 보호하는 식각마스크를 사용하여 상기 제1도전층 및 제1게이트절연막을 식각함으로써 상기 요철(23) 측벽에 제1게이트절연막패턴(25) 및 부유게이트전극(27)을 형성한다. 이때, 상기 제1게이트절연막패턴(25) 및 부유게이트전극(27)은 셀간에 분리되도록 형성한다.(도 3b 참조)
그 다음, 전체표면을 소정 두께 산화시켜 제2게이트절연막(도시안됨)을 형성한다.
다음, 전체표면 상부에 제2도전층(도시안됨)을 소정 두께 형성한다. 이때, 상기 제2도전층은 다결정실리콘층으로 형성된 것이다.
그 다음, 상기 제2도전층 및 제2게이트절연막을 식각하여 상기 부유게이트전극(27)의 측벽에 제2게이트절연막패턴(29) 및 제어게이트전극(31)을 형성한다. 이때, 상기 제2게이트절연막패턴(29) 및 제어게이트전극(31)은 라인형태로 형성된다. (도 3c 참조)
다음, 상기 요철(23) 주변의 반도체기판(21) 및 부유게이트전극(27) 저부에 노출된 반도체기판(21)에 불순물을 이온주입하여 소오스(33) 및 드레인(34)을 형성한다. (도 3d 참조)
그 다음, 전체표면 상부에 층간절연막(35)을 형성한다. 이때, 상기 층간절연막(35)은 BPSG막으로 형성되며, 상기 소오스(33)와 소오스(33) 간을 분리시킨다.
다음, 상기 소오스(33)를 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막(35)을 식각하여 콘택홀(도시안됨)을 형성한다.
그 후, 전체표면 상부에 금속층을 증착하여 상기 콘택홀을 통하여 상기 소오스(33)에 접속되는 소오스 라인(37)을 형성한다. (도 3e 참조)
상기와 같은 방법으로 형성된 플레쉬 메모리 셀은 다음과 같이 동작된다.
우선, 프로그래밍은 상기 제어게이트전극(31)에 12V, 상기 소오스(33)에 -5V를 인가하여 파울러 노드하임 터널링방식으로 부유게이트전극(27)에 전자를 주입하여 이루어진다.
다음, 소거는 상기 제어게이트전극(31)에 0V, 상기 소오스(33)에 15V를 인가하여 파울러 노드하임 터널링방식으로 부유게이트전극(27)의 전자를 빼내어 이루어진다.
그리고, 판독(read)은 제어게이트전극(31)에 5V, 상기 드레인(34)에 1V를 인가하여 이루어진다.
이상에서 설명한 바와 같이 본 발명에 따른 플레쉬 메모리 셀 및 그 제조방법은, 반도체기판을 식각하여 요철을 형성한 다음, 상기 요철의 측벽에 부유게이트전극 및 제어게이트전극을 수직 구조로 형성하여 분리형 게이트 구조의 플레쉬 메모리 셀을 형성함으로써 셀 면적을 줄이고, 요철의 양측벽에 동시에 2개의 셀을 형성할 수 있으므로 넷 다이를 증가시켜 수율을 향상시키는 이점이 있다.
Claims (4)
- 반도체기판에 소정 높이의 단차를 갖는 요철과,상기 요철의 측벽에 구비되는 제1게이트절연막패턴과,상기 제1게이트절연막패턴 측벽에 구비되는 부유게이트전극과,상기 부유게이트전극 측벽에 구비되는 제2게이트절연막패턴과,상기 제2게이트절연막패턴 측벽에 구비되는 제어게이트전극과,상기 제어게이트전극에 노출되는 반도체기판에 구비되는 드레인과,상기 부유게이트전극 주변의 반도체기판에 구비되는 소오스로 이루어지는 플레쉬 메모리 셀.
- 반도체기판을 식각하여 소정 높이의 단차를 갖는 요철을 형성하는 공정과,상기 요철의 측벽에 제1게이트절연막패턴, 부유게이트전극, 제2게이트절연막패턴 및 제어게이트전극의 적층구조를 형성하는 공정과,상기 제어게이트전극에 노출되는 반도체기판에 드레인을 형성하는 공정과,상기 부유게이트전극 주변의 반도체기판에 소오스를 형성하는 공정과,전체표면 상부에 상기 홈을 매립하는 층간절연막을 형성하는 공정을 포함하는 플레쉬 메모리 셀 제조방법.
- 제 2 항에 있어서,상기 제어게이트전극 및 부유게이트전극은 다결정실리콘층으로 형성되는 것을 특징으로 하는 플레쉬 메모리 셀 제조방법.
- 제 2 항에 있어서,상기 층간절연막은 BPSG막으로 형성되는 것을 특징으로 하는 플레쉬 메모리 셀 제조방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707674B1 (ko) * | 2005-07-26 | 2007-04-13 | 동부일렉트로닉스 주식회사 | 플래시 기억 장치 및 그 제조 방법 |
| US7371638B2 (en) | 2004-05-24 | 2008-05-13 | Samsung Electronics Co., Ltd. | Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same |
| US7936003B2 (en) | 2005-02-03 | 2011-05-03 | Samsung Electronics Co., Ltd. | Semiconductor device having transistor with vertical gate electrode and method of fabricating the same |
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2002
- 2002-05-08 KR KR1020020025296A patent/KR20030087293A/ko not_active Application Discontinuation
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