JP4065140B2 - Ｍｏｓ半導体装置およびその製造方法 - Google Patents

Ｍｏｓ半導体装置およびその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ半導体装置およびその製造方法において、耐圧を下げることなくスイッチング時におけるＯＮ抵抗を低減し、低消費電力化を可能とすることを目的とする。
【０００２】
【従来の技術】
近年、ＯＡ機器では、低消費電力、高機能化等が要求されている。そして、下記に従来例として示す縦型ＭＯＳトランジスタは、一般にＯＡ機器、例えば、プリンター等のモータドライバーＩＣとして使用されている。そして、上記した開発テーマを目標に、日々研究・開発されている。
【０００３】
図１５は、従来における縦型のＮチャネル型ＭＯＳトランジスタ１の断面図を示したものである。
【０００４】
図示の如く、Ｐ−型の単結晶シリコン基板２上には、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍのＮ−型のエピタキシャル層３が形成されている。そして、基板２およびエピタキシャル層３には、両者を貫通するＰ＋型分離領域４によってＮチャネル型ＭＯＳトランジスタ１を形成する島領域５が形成されている。そして、基板２とエピタキシャル層３との間にはＮ＋型の埋め込み層６が形成されている。
【０００５】
そして、エピタキシャル層３には、Ｎ＋型の拡散領域７、Ｐ＋型の拡散領域８、９およびＰ−型の拡散領域１０が形成されている。Ｎ＋型の拡散領域７はドレイン取り出し領域として用いられ、その表面にはＮ＋＋型の拡散領域１１が形成されている。一方、Ｐ−型の拡散領域１０にはＮ＋型の拡散領域１２およびＰ＋型の拡散領域１３が形成されている。そして、Ｎ＋型の拡散領域１２はソース領域として用いられている。Ｐ＋型の拡散領域１３はチャネル形成領域となるＰ−型の拡散領域１０とソース領域となるＮ＋型の拡散領域１２とを同電位に保つ働きを担っている。
【０００６】
そして、エピタキシャル層３表面にはゲート電極１５、１６、絶縁層１７等が形成される。絶縁層１７に形成されたコンタクトホールを介して、ドレイン電極１８およびソース電極１９が形成され、図１５に示したＮチャネル型ＭＯＳトランジスタ１が完成する。
【０００７】
【発明が解決しようとする課題】
上述したように、従来のＮチャネル型ＭＯＳトランジスタ１では、ゲート電極１５、１６に電圧を印加し、ゲート電極１５、１６下部に位置するＰ＋型拡散領域１０の表面層にＮ型のチャネル層を形成し駆動させる。そして、ＭＯＳトランジスタ１ではキャリアが電子であり、この電子がソース領域１２からＮ型のチャネル層、エピタキシャル層３、Ｎ＋型の埋め込み層６、Ｎ＋型の拡散領域７およびＮ＋＋型の拡散領域１１を通過する。つまり、点線で示したように、ＭＯＳトランジスタ１では電流Ｉ′がドレイン電極１８からソース電極１９へと流れることで、ＭＯＳトランジスタ１がＯＮする。
【０００８】
しかしながら、図示したように、ＭＯＳトランジスタ１では電流Ｉ′が流れる際、Ｎ＋型の拡散領域７等で寄生抵抗の影響を受けるが、特に、ドレイン領域であるエピタキシャル層３を通過するときの寄生抵抗Ｒ′の影響を受ける。この寄生抵抗Ｒ′は低濃度領域であるエピタキシャル層３によるものであり、ＭＯＳトランジスタ１のＯＮ時における抵抗が大きく、ＭＯＳトランジスタ１の消費電力が高くなるという問題があった。
【０００９】
また、この問題を解決するために、Ｎ＋型の埋め込み層６を紙面に対して上下方向に、つまり、深さ方向に更に拡散することで寄生抵抗Ｒ′の値を低減させることが考えられる。そして、この構造を実現すると、寄生抵抗Ｒ′自体を低減することができ、ＭＯＳトランジスタ１の消費電力を低減することはできる。しかし、この場合は、エピタキシャル層３に空乏層形成領域が確保されず、ＭＯＳトランジスタ１の耐圧が大幅に低減するという問題があった。
【００１０】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明であるＭＯＳ半導体装置では、一導電型の半導体基板と、少なくとも前記基板表面に積層された逆導電型の第１のエピタキシャル層および第２のエピタキシャル層と、前記基板と前記第１のエピタキシャル層との間に形成される逆導電型の第１の埋め込み層と、前記第２のエピタキシャル層表面にドレイン取り出し領域となる第１の逆導電型の拡散領域と、前記第２のエピタキシャル層表面にチャネル形成領域となる一導電型の拡散領域と、前記一導電型の拡散領域の表面にソース領域となる第２の逆導電型の拡散領域と、前記第２のエピタキシャル層表面に多結晶シリコンからなるゲート電極とを具備し、前記第１のエピタキシャル層と前記第２のエピタキシャル層との間には逆導電型の第２の埋め込み層とを有し、前記第１の埋め込み層と前記第２の埋め込み層とは少なくとも端部領域で重畳し、前記第２の埋め込み層の不純物濃度は前記第１の埋め込み層の不純物濃度よりも低濃度であることを特徴とする。
【００１１】
上記した課題を解決するために、本発明のＭＯＳ半導体装置の製造方法は、一導電型の半導体基板を準備し、前記基板表面に逆導電型の不純物を導入した後、前記基板上に第１のエピタキシャル層を堆積し、前記基板と前記第１のエピタキシャル層との境界面を挟むように第１の埋め込み層を形成する工程と、前記第１のエピタキシャル層表面に逆導電型の不純物を導入した後、前記基板上に第２のエピタキシャル層を堆積し、前記第１のエピタキシャル層と前記第２のエピタキシャル層との境界面を挟むように第２の埋め込み層を形成し、前記第２の埋め込み層を前記第１の埋め込み層と少なくともその端部領域で重畳させる工程と、前記第２のエピタキシャル層にドレイン取り出し領域となる第１の逆導電型の拡散領域、チャネル形成領域となる一導電型の拡散領域を形成し、前記第１の逆導電型の拡散領域および前記一導電型の拡散領域に第２の逆導電型の拡散領域を同時に形成する工程とを具備することを特徴とする。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００１３】
図１は、縦型のＮチャネル型ＭＯＳトランジスタ２１の断面図を示したものである。
【００１４】
図示の如く、Ｐ−型の単結晶シリコン基板２２上には、例えば、比抵抗２．０Ω・ｃｍ、厚さ３．０〜７．０μｍのＮ−−型のエピタキシャル層２３が形成されている。この第１のエピタキシャル層２３上には、例えば、比抵抗２．０Ω・ｃｍ、厚さ３．０〜７．０μｍのであるＮ−−型の第２のエピタキシャル層２４が形成されている。そして、基板２２、第１のエピタキシャル層２３および第２のエピタキシャル層２４は、Ｐ＋型分離領域２５によって島領域２７が形成されている。本実施の形態では、島領域２７のみを図示しているが、その他複数の島領域が形成され、例えば、同様にＮチャネル型のＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ、ＮＰＮ型のトランジスタ等が形成されている。
【００１５】
この分離領域２５は、基板２２表面から上下方向に拡散した第１の分離領域２８および第２のエピタキシャル層２４の表面から拡散した第２の分離領域２９から成る。そして、両者が連結することで第１および第２のエピタキシャル層２３、２４を島状に分離する。また、Ｐ＋型分離領域２５上には、ＬＯＣＯＳ酸化膜３０が形成されていることで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜３０は、たんに厚い絶縁膜に置き換えることもできる。
【００１６】
そして、島領域２７には縦型のＮチャネル型ＭＯＳトランジスタ２１が形成されている。以下に、その構造について説明する。
【００１７】
図示の如く、基板２２と第１のエピタキシャル層２３との間には第１のＮ＋型の埋め込み層３１が形成されている。この第１のＮ＋型の埋め込み層３１には第２のエピタキシャル層２４表面から拡散して形成されたＮ＋型の拡散領域３２が端部領域で重畳して形成されている。そして、Ｎ＋型の埋め込み層３１には第１と第２のエピタキシャル層２３、２４との境界領域から上下方向に拡散された第２のＮ−型の埋め込み層３３も重畳して形成されている。この第１のＮ＋型の埋め込み層３１を介して３者が連結することでＭＯＳトランジスタ２１のドレイン取り出し領域を構成している。尚、Ｎ＋型の拡散領域３２の表面にはＮ＋＋型の拡散領域３４が形成されている。
【００１８】
そして、第２のエピタキシャル層２４には、チャネル形成領域となるＰ−型の拡散領域３６、３７が形成されている。このＰ−型の拡散領域３６、３７には、それぞれ、その表面にＮ＋型の拡散領域４０、４１、４２、４３およびＰ＋型の拡散領域４４、４５が形成されている。このＮ＋型の拡散領域４０、４１、４２、４３はＭＯＳトランジスタ２１のソース領域として用いられている。一方、Ｐ−型の拡散領域３６、３７には、Ｐ＋型の拡散領域４４、４５を中心としてＰ＋型の拡散領域３８、３９が重畳して形成されている。そして、Ｐ＋型の拡散領域４４、４５によりチャネル形成領域となるＰ−型の拡散領域３６、３７とソース領域となるＮ＋型の拡散領域４０、４１、４２、４３とを同電位に保つことができる。そのことで、ＭＯＳトランジスタ２１の寄生効果を防止することができる他、チャネル層を形成するゲート電圧のばらつきを抑制することができる。
【００１９】
そして、図示の如く、本実施の形態でのＭＯＳトランジスタ２１では、２つのゲート電極４７、４８が形成されている。このゲート電極４７、４８上を含めて、素子形成領域上には、絶縁層４９が形成されている。そして、この絶縁層４９にはコンタクトホールが形成され、このコンタクトホールを介して、例えば、アルミニウム（Ａｌ）から成るドレイン電極５０、ソース電極５１、５２が形成されている。尚、ゲート電極４７下部の第２のエピタキシャル層には、Ｐ＋型の拡散領域３５が形成されており、この拡散領域３５でソース領域とドレイン領域との分離構造を形成している。更に、Ｐ＋型の拡散領域３５と第２のＮ＋型の埋め込み層３３とを一部で重畳することで、分離効果をより向上させ、ソース−ドレイン間がショートすることないＭＯＳトランジスタ２１を実現できる。
【００２０】
上述した構造により、本発明のＭＯＳトランジスタ２１では、基板２２表面に第１および第２のエピタキシャル層２３、２４を積層し、ＭＯＳトランジスタ２１形成領域を構成している。そして、第１エピタキシャル層２３と第２のエピタキシャル層２４との境界面を挟んで、第２のＮ−型の埋め込み層３３を形成していることに特徴を有する。ここで、発明が解決しようとする課題の欄でも述べたが、ＭＯＳトランジスタ２１では、電流Ｉがドレイン電極５０からソース電極５１、５２へと流れる際、第１および第２のエピタキシャル層２３、２４を通過する。このとき、低濃度領域である第１および第２のエピタキシャル層２３、２４に発生する寄生抵抗Ｒの影響によりＭＯＳトランジスタ１の消費電力が高くなってしまう。しかも、エピタキシャル層を２層構造にし、従来の構造のように第１のＮ＋型の埋め込み層３１のみを形成すると、以下の問題が発生する。
【００２１】
それは、エピタキシャル層を２層構造にすることで、空乏層形成領域が確保され耐圧性は向上する。しかし、第１および第２のエピタキシャル層２３、２４に発生する寄生抵抗は、更に、大きくなり、ＭＯＳトランジスタ２１のＯＮ時の抵抗も大きくなる。つまり、ＭＯＳトランジスタ２１の耐圧性は向上するが、ＭＯＳトランジスタ２１の消費電力も併せて増大してしまうという問題である。
【００２２】
そこで、本発明では、上述の如く、第１エピタキシャル層２３と第２のエピタキシャル層２４との境界面を挟んで、Ｎ−型の第２の埋め込み層３３を形成している。そして、本発明では、Ｎ−型の第２の埋め込み層３３の不純物濃度をＮ＋型の第１の埋め込み層３１の不純物濃度よりも低い状態で形成していることにも特徴を有する。そして、上述したように、Ｎ＋型の拡散領域３２、第１のＮ＋型の埋め込み層３１および第２のＮ−型の埋め込み層３３を連結させている。そして、この３者により、ＭＯＳトランジスタ３１のドレイン取り出し領域を構成し、図１に示す如く、この領域を電流Ｉが通過する。つまり、ＭＯＳトランジスタ２１のＯＮ時における抵抗値は、Ｎ−型の第２の埋め込み層３３上のドレイン領域となる第２のエピタキシャル層２４に形成される寄生抵抗Ｒに依存している。
【００２３】
図２は、本実施の形態における第１および第２の埋め込み層３１、３３の不純物濃度を示した特性図である。具体的には、図示の如く、第１の埋め込み層３１の形成領域である基板２２と第１のエピタキシャル層２３の境界面における不純物濃度が最も高い値を示している。そして、第２のエピタキシャル層２４では、第１および第２のエピタキシャル層２３、２４の境界面を挟んで第２のエピタキシャル層２４表面に近づくにつれて、不純物濃度が低下している。一方、第１のエピタキシャル層２３では、第１の埋め込み層３１と第２の埋め込み層３３とが深部において、不純物濃度の高濃度領域で連結している。つまり、ＭＯＳトランジスタ２１のドレイン領域となる領域では、不純物濃度が低い領域とすることができる。そのことで、チャネル形成領域であるＰ−型の拡散領域３６、３７とドレイン領域となる第２のエピタキシャル層２４との境界面から広がる空乏層形成領域が確保され、ＭＯＳトランジスタ２１の耐圧特性は維持することができる。一方、深部に位置する第１のエピタキシャル層２３では、ＭＯＳトランジスタ２１の耐圧特性よりも寄生抵抗値が問題となる。そのため、この領域では、第１の埋め込み層３１により高濃度領域を形成することで、ＭＯＳトランジスタ２１の寄生抵抗値を低減することができる。
【００２４】
更に、図示の如く、本発明のＭＯＳトランジスタ２１において、特に問題となる寄生抵抗値の大きい領域である第２のエピタキシャル層２４領域を狭い領域にすることができ、ＭＯＳトランジスタのＯＮ時おける抵抗値を低減することができる。
【００２５】
そして、図３は第２の埋め込み層３３の不純物の導入量とＭＯＳトランジスタのＯＮ時おける抵抗値との関係を示す特性図である。図からも分かるように、第２の埋め込み層３３を形成する際、不純物量をある一定値以上導入することで、ＭＯＳトランジスタ２１のＯＮ時おける抵抗値が低下することがわかる。そして、このデータも示すように、第２の埋め込み層３３を形成する際、不純物量の導入量を増加させることでＯＮ時おける抵抗値は低減できる。しかしながら、上述したように、逆に、第２の埋め込み層３３の不純物濃度を大きくするとＭＯＳトランジスタ２１の耐圧特性が悪化してしまう。
【００２６】
つまり、本発明では、Ｎ−型の第２の埋め込み層３３の不純物濃度をＮ＋型の第１の埋め込み層３１の不純物濃度よりも低くし、ＭＯＳトランジスタ２１のＯＮ時での抵抗値を低減する。そのことで、ＭＯＳトランジスタ２１の低消費電力化を実現する。それと同時に、ＭＯＳトランジスタ２１の耐圧性を維持することができる。本発明のＭＯＳトランジスタ２１のＮ−型の第２の埋め込み層３３の不純物濃度は、両者の特性のバランスにより決定されていることに特徴がある。その結果、低消費電力化および耐圧性を満足したＭＯＳトランジスタ２１を実現することができる。
【００２７】
尚、本実施の形態では、エピタキシャル層が２層で形成された構造について説明したが、特に限定する必要はない。エピタキシャル層が複数層形成された場合も、ＭＯＳトランジスタのＯＮ時の抵抗値と耐圧特性とを考慮し濃度勾配を設けて埋め込み層を形成し同様な効果を実現することができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００２８】
次に、図４〜図１４を参照にして、本発明の１実施の形態である縦型のＮチャネル型ＭＯＳトランジスタの製造方法について、以下に説明する。尚、以下の説明では、図１に示したＭＯＳトランジスタの構造で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００２９】
先ず、図４に示す如く、Ｐ−型の単結晶シリコン基板２２を準備し、この基板２２の表面を熱酸化して全面にシリコン酸化膜を、例えば、０．５〜０．８μｍ程度形成する。そして、公知のフォトリソグラフィ技術により第１の埋め込み層３１に対応する酸化膜をホトエッチングして選択マスクとする。その後、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。
【００３０】
次に、図５に示す如く、図４において形成したシリコン酸化膜を全て除去し、基板２２の表面を熱酸化して全面に酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術により分離領域２５の第１の分離領域２８を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、第１の埋め込み層３１が、同時に、拡散される。
【００３１】
次に、図６に示す如く、図５において形成したシリコン酸化膜を全て除去し、基板２２をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２２に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入する。そのことにより、基板２２上に、例えば、比抵抗２．０Ω・ｃｍ以上、厚さ３．０〜７．０μｍ程度の第１のエピタキシャル層２３を成長させる。その後、第１のエピタキシャル層２３の表面を熱酸化してシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術により第２の埋め込み層３３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。このとき、分離領域２５の第１の分離領域２８が同時に拡散される。
【００３２】
尚、本実施の形態では、第１および第２の埋め込み層においても不純物としてリン（Ｐ）を用いているが、特に、限定する必要はない。例えば、第２の埋め込み層３３を形成する不純物に、第１の埋め込み層３１を形成する不純物よりも拡散速度の速い不純物を用いることができる。そのことで、不純物の導入量を少なく、短い拡散時間で所望の領域に低濃度の第２の埋め込み層３３を形成することができる。
【００３３】
次に、図７に示す如く、先ず、図６において形成したシリコン酸化膜を全て除去し、基板２２をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２２に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入する。そのことにより、第１のエピタキシャル層２３上に、例えば、比抵抗２．０Ω・ｃｍ以上、厚さ３．０〜７．０μｍ程度の第２のエピタキシャル層２４を成長させる。そして、第２のエピタキシャル層２４の表面を熱酸化してシリコン酸化膜を、例えば、０．５〜０．８μｍ程度形成する。そして、公知のフォトリソグラフィ技術によりＮ＋型の拡散領域３２に対応する酸化膜をホトエッチングして選択マスクとする。その後、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。このとき、第２の埋め込み層３３が拡散し、第１および第２の埋め込み層３１、３３が連結する。
【００３４】
次に、図８に示す如く、図７において形成したシリコン酸化膜を全て除去し、再び、第２のエピタキシャル層２４の表面を熱酸化してシリコン酸化膜を、例えば、０．５〜０．８μｍ程度形成する。そして、公知のフォトリソグラフィ技術により分離領域２５の第２の分離領域２９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。このとき、Ｎ＋型の拡散領域３２が拡散し、Ｎ＋型の拡散領域３２と第１の埋め込み層３１が連結する。
【００３５】
次に、図９に示す如く、先ず、第２のエピタキシャル層２４の所望の領域にＬＯＣＯＳ酸化膜３０を形成する。図示はしていないが、第２のエピタキシャル層２４の表面を熱酸化して全面にシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。そして、この酸化膜上にシリコン窒化膜を、例えば、０．０５〜０．２μｍ程度形成した後、ＬＯＣＯＳ酸化膜３０を形成する部分に開口部が設けられるようにシリコン窒化膜を選択的に除去する。その後、このシリコン窒化膜をマスクとして用い、シリコン酸化膜上から、例えば、８００〜１２００℃程度でスチーム酸化で酸化膜付けを行う。そして、同時に、基板２２全体に熱処理を与えＬＯＣＯＳ酸化膜３０を形成する。特に、Ｐ＋型分離領域２５上にはＬＯＣＯＳ酸化膜３０を形成することで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜３０は、例えば、厚さ０．５〜１．０μｍ程度に形成される。
【００３６】
次に、図１０に示す如く、第２のエピタキシャル層２４の表面を熱酸化してシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術によりＰ＋型の拡散領域３５、３８、３９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。
【００３７】
次に、図１１に示す如く、先ず、第２のエピタキシャル層２４表面にシリコン酸化膜４６を、例えば、０．０１〜０．２０μｍ程度形成する。そして、このシリコン酸化膜４６をゲート電極４７、４８下部ではゲート酸化膜として用いる。次に、図示はしていないが、このシリコン酸化膜４６上にポリシリコン膜を、例えば、０．２〜０．３μｍ程度堆積させる。その後、このポリシリコン膜に、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。そして、ゲート電極４７、４８形成領域以外のポリシリコン膜を公知のフォトリソグラフィ技術により除去する。このとき、Ｐ＋型の拡散領域３５、３８、３９が同時に拡散し、各々Ｎ−型の埋め込み層３３と重畳する。
【００３８】
次に、図１２に示す如く、図１１において形成したシリコン酸化膜４６上に、公知のフォトリソグラフィ技術によりＰ−型の拡散領域３６、３７を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。
【００３９】
次に、図１３に示す如く、図１１において形成したシリコン酸化膜４６上に、公知のフォトリソグラフィ技術によりＰ＋型の拡散領域４４、４５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｐ−型の拡散領域３６、３７が、同時に、拡散される。
【００４０】
次に、図１４に示す如く、図１１において形成したシリコン酸化膜４６上に、公知のフォトリソグラフィ技術によりＮ＋＋型の拡散領域３４およびＮ＋型の拡散領域４０、４１、４２、４３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｐ＋型の拡散領域４４、４５が、同時に、拡散される。
【００４１】
最後に、図１１において形成したシリコン酸化膜４６上等に、例えば、全面に絶縁層４９としてＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。その後、公知のフォトリソグラフィ技術により外部電極形成用のコンタクトホールを形成する。そして、絶縁層４９に形成したコンタクトホールを介して、例えば、Ａｌから成るドレイン電極５０およびソース電極５１、５２を形成し、図１に示した縦型のＮチャネル型ＭＯＳトランジスタ２１が完成する。
【００４２】
尚、上述した本実施の形態では、縦型のＮチャネル型ＭＯＳトランジスタのみが形成される場合について述べたが、その他の島領域に同様に縦型のＮチャネル型ＭＯＳトランジスタ、ＮＰＮトランジスタ等を同時に形成することができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４３】
【発明の効果】
本発明によれば、第１に、ＭＯＳ半導体装置では、基板表面に２層のエピタキシャル層を形成している。そして、基板と第１のエピタキシャル層との間に第１の埋め込み層を、第１と第２とのエピタキシャル層との間に第２の埋め込み層を形成する。そして、第２の埋め込み層を第１の埋め込み層より不純物濃度を低濃度で形成することに特徴がある。そのことで、特に、第２のエピタキシャル層での不純物濃度に勾配を形成でき、低消費電力性を向上させ、かつ、耐圧性を維持したＭＯＳトランジスタを実現できる。
【００４４】
第２に、本発明のＭＯＳ半導体装置では、第１の埋め込み層と第２の埋め込み層とを連結して形成する。そして、第１の埋め込み層と第２のエピタキシャル層から拡散される拡散領域とを少なくとも端部で重畳して形成することに特徴を有する。そのことで、３者である一定の不純物濃度を有し、寄生抵抗値の小さいドレイン取り出し領域を形成することができ、ＭＯＳトランジスタのＯＮ時における寄生抵抗を低減することができる。
【００４５】
第３に、本発明のＭＯＳ半導体装置の製造方法では、基板上に２層のエピタキシャル層を形成する。そして、基板と第１のエピタキシャル層との間に第１の埋め込み層を形成し、第１と第２とのエピタキシャル層との間に第２の埋め込み層を形成する。そして、特に、第２のエピタキシャル層では、第２の埋め込み層により、不純物濃度の勾配を形成することに特徴を有する。そのことで、低消費電力性を向上させ、かつ、耐圧性を維持したＭＯＳトランジスタを実現できる。
【図面の簡単な説明】
【図１】本発明におけるＭＯＳ半導体装置を説明する断面図である。
【図２】本発明におけるＭＯＳ半導体装置のＮ＋型の第１および第２の埋め込み層濃度を示す特性図である。
【図３】本発明におけるＭＯＳ半導体装置のＮ＋型の第２の埋め込み層濃度とＯＮ抵抗値との関係を示す特性図である。
【図４】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図５】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図６】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図７】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図８】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図９】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１０】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１１】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１２】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１３】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１４】本発明におけるＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１５】従来におけるＭＯＳ半導体装置を説明する断面図である。

Claims (6)

  1. 一導電型の半導体基板と、
    少なくとも前記基板表面に積層された逆導電型の第１のエピタキシャル層および第２のエピタキシャル層と、
    前記基板と前記第１のエピタキシャル層との間に形成される逆導電型の第１の埋め込み層と、
    前記第２のエピタキシャル層表面にドレイン取り出し領域となり、前記第１の埋め込み層と重畳して形成されている第１の逆導電型の拡散領域と、
    前記第２のエピタキシャル層表面に形成された第１の一導電型の拡散領域と、前記第１の一導電型の拡散領域に重畳する領域で形成された一部がチャネル形成領域となる第２の一導電型の拡散領域と、
    前記第２の一導電型の拡散領域の表面にソース領域となる第２の逆導電型の拡散領域と、
    前記第２のエピタキシャル層表面にソース領域からチャネル形成領域を通して、前記第２の一導電型の拡散領域外まで覆うように形成された多結晶シリコンからなるゲート電極と、
    ゲート電極の下にゲート酸化膜を具備し、
    前記第１のエピタキシャル層と前記第２のエピタキシャル層との間には逆導電型の第２の埋め込み層とを有し、前記第１の埋め込み層と前記第２の埋め込み層とは少なくとも深さ方向の端部領域で重畳し、前記第２の埋め込み層の不純物濃度は前記第１の埋め込み層の不純物濃度よりも低濃度であり、前記第２のエピタキシャル層は前記第２のエピタキシャル層表面に近づくにつれて、不純物濃度が低下し、前記第１の一導電型の拡散領域は前記第２の埋め込み層とは深さ方向の端部領域で重畳することを特徴とするＭＯＳ半導体装置。
  2. 前記第２のエピタキシャル層領域における前記第２の埋め込み層の不純物濃度は表面に近づく程不純物濃度が低くなるように濃度勾配を設けて形成されていることを特徴とする請求項１記載のＭＯＳ半導体装置。
  3. 前記第１の逆導電型の拡散領域は少なくとも深さ方向の端部で前記第１の埋め込み層と重畳して形成されており、前記第１の埋め込み層、前記第２の埋め込み層および前記第１の逆導電型の拡散領域とでドレイン取り出し領域をなすことを特徴とする請求項１または請求項２記載のＭＯＳ半導体装置。
  4. 前記第２の一導電型の拡散領域は前記第２の埋め込み層と少なくとも深さ方向の端部領域で重畳していることを特徴とする請求項１記載のＭＯＳ半導体装置。
  5. 一導電型の半導体基板を準備し、前記基板表面に逆導電型の不純物を導入した後、前記基板上に第１のエピタキシャル層を堆積し、前記基板と前記第１のエピタキシャル層との境界面を挟むように第１の埋め込み層を形成する工程と、
    前記第１のエピタキシャル層表面に逆導電型の不純物を導入した後、前記基板上に第２のエピタキシャル層を前記第２のエピタキシャル層表面に近づくにつれて、不純物濃度が低下するように堆積し、前記第１のエピタキシャル層と前記第２のエピタキシャル層との境界面を挟むように第２の埋め込み層を形成し、前記第２の埋め込み層を前記第１の埋め込み層と少なくともその深さ方向の端部領域で重畳させる工程と、
    前記第２のエピタキシャル層にドレイン取り出し領域となる第１の逆導電型の拡散領域を形成し、前記第１の逆導電型の拡散領域を前記第１の埋め込み層と深さ方向の端部領域で重畳させる工程と、
    前記第２のエピタキシャル層に第１の一導電型の拡散領域を形成し、前記第１の一導電型の拡散領域を前記第２の埋め込み層と深さ方向の端部領域で重畳させる工程と、
    前記第２のエピタキシャル層にチャネル形成領域となる前記第１の一導電型の拡散領域と重畳する第２の一導電型の拡散領域を形成し、前記第１の逆導電型の拡散領域および前記第２の一導電型の拡散領域に第２の逆導電型の拡散領域を同時に形成する工程とを具備することを特徴とするＭＯＳ半導体装置の製造方法。
  6. 前記第１の逆導電型の拡散領域は前記第１の埋め込み層と少なくとも深さ方向の端部で重畳するように形成することを特徴とする請求項５記載のＭＯＳ半導体装置の製造方法。
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