KR100661410B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치의 제조 방법에서는, 오프셋 영역에 드레인 확산층을 위치 정밀도 좋게 형성하기 어렵다는 문제가 있었다. 본 발명의 반도체 장치의 제조 방법에서는, 에피택셜층(5) 상면에 실리콘 산화막(12), 폴리실리콘막(13) 및 실리콘 질화막(14)을 퇴적한다. 폴리실리콘막(13) 및 실리콘 질화막(14)에 LOCOS 산화막(22)을 형성하기 위한 개구부(21)를 형성한다. 그리고, 해당 개구부(21)를 이용하여, 자기 정합 기술에 의해 P형의 확산층(18)을 이온 주입에 의해 형성한다. 그 후, 개구부(21)에 LOCOS 산화막(22)을 형성한다. 이 제조 방법에 의해, 오프셋 영역에 드레인 영역으로서 이용하는 P형의 확산층을 위치 정밀도 좋게 형성할 수 있다.
드레인 확산층, 절연층, 게이트 전극, 필드 산화막, 위치 정렬 마크

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면 도.
도 9는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형의 단결정 실리콘 기판
5 : N형의 에피택셜층
6 : P형의 확산층
10 : 제1 소자 형성 영역
11 : 제2 소자 형성 영역
12 : 실리콘 산화막
13 : 폴리실리콘막
14 : 실리콘 질화막
18 : P형의 확산층
22 : LOCOS 산화막
23 : 폴리실리콘막
24 : 텅스텐 실리콘막
25 : 실리콘 산화막
26 : 게이트 전극
27 : 게이트 전극
33 : P형의 확산층
특허 문헌 1 : 일본 특개 2003-204062호 공보(제5-6페이지, 제3-7도)
특허 문헌 2 : 일본 특개 2003-309258호 공보(제8-10페이지, 제5-9도)
본 발명은, ON 시의 저항값의 저감을 실현하기 위해서, 오프셋 영역에 드레인 영역을 형성하는 기술에 관한 것이다.
종래의 반도체 장치의 제조 방법에서는, P형의 실리콘 기판을 준비하고, 기판 표면에 오프셋 드레인 영역을 형성하기 위한 이온 주입 마스크를 형성한다. 원하는 조건에 의해 불순물을 이온 주입한 후, 이온 주입 마스크를 제거한다. 그리고, 열 처리 공정에 의해, 불순물을 확산시켜, 오프셋 드레인 영역을 형성한다. 그 후, 기판 상면에 필드 산화막을 형성하기 위한, 산화막 및 질화 실리콘막을 적층한다. 그리고, 필드 산화막을 형성할 때의 개구부를 형성하도록, 질화 실리콘막을 패터닝한다. 열 산화법에 의해, 필드 산화막을 형성하고, 산화막 및 질화 실리콘막을 제거하는 제조 방법이 있다(예를 들면, 특허 문헌 1 참조).
종래의 반도체 장치의 제조 방법에서는, 이중 확산 구조로 형성하는 드레인 영역에서, 우선 LOCOS(Local Oxidation of Silicon) 산화막을 형성한다. 이 때, 드레인 영역측에 위치하는 LOCOS 산화막의 버즈빅(bird's beak) 형상을 완만한 경사로, 또한 크게 형성한다. 그리고, LOCOS 산화막의 버즈빅 형상을 이용하여, LOCOS 산화막 상면으로부터 불순물을 고가속도 전압에서 이온 주입하여, 확산한다. 이 제조 방법에 의해, 드레인 영역의, 깊게 확산하는 저농도 확산층을 형성한다. 그 후, LOCOS 산화막을 이용하여 자기 정합 기술에 의해, 저농도 확산층 표면으로부터 불순물을 이온 주입하여, 드레인 영역의 고농도 확산층을 형성하는 제조 방법이 있다(예를 들면, 특허 문헌 2 참조).
전술한 바와 같이, 종래의 반도체 장치의 제조 방법에서는, 실리콘 기판 상면에 오프셋 드레인 영역을 형성하기 위한 이온 주입 마스크를 형성한다. 오프셋 드레인 영역을 형성한 후, 해당 이온 주입 마스크를 제거하고, 필드 산화막을 형성하기 위한 산화막 및 질화 실리콘막을 적층한다. 그리고, 질화 실리콘막을 패터닝하여, 필드 산화막을 형성한 후, 산화막 및 질화 실리콘막을 제거한다. 이 제조 방법에 의해, 오프셋 드레인 영역을 형성할 때의 마스크와 필드 산화막을 형성하기 위한 마스크를, 각각 형성한다. 그 때문에, 각각의 공정에서의 마스크 어긋남의 발생에 의해, 오프셋 드레인 영역과 필드 산화막과의 위치 정렬 정밀도가 나쁘게 된다. 그리고, 원하는 내압 특성이나 원하는 ON 시에서의 저항값을 실현하기 어렵다는 문제가 있다.
또한, 오프셋 드레인 영역을 형성할 때의 마스크와 필드 산화막을 형성하기 위한 마스크를, 각각 다른 마스크로 하여 형성한다. 이 제조 방법에 의해, 마스크 매수 및 제조 공정이 증가하여 제조 코스트가 든다는 문제가 있다.
또한, 종래의 반도체 장치의 제조 방법에서는, 에피택셜층 표면에 LOCOS 산 화막을 형성하기 위한 실리콘 산화막 및 실리콘 질화막을 형성한다. LOCOS 산화막을 형성하는 영역의 실리콘 산화막 및 실리콘 질화막을 선택적으로 형성한다. 그리고, LOCOS 산화막을 형성한 후, 해당 LOCOS 산화막의 버즈빅 상면으로부터 이온 주입에 의해, 드레인 영역을 형성한다. 그 때문에, LOCOS 산화막 형성 시의 마스크 어긋남이나 버즈빅부의 막 두께, 형상 등에 의해, 드레인 영역의 형성 영역에 어긋남이 발생하여, 위치 정렬 정밀도가 나쁘다는 문제가 있다.
또한, 드레인 영역이, 소스 영역과 중첩하여 형성되는 백 게이트 영역의 근방까지 형성되면, 내압 특성이 열화하는 문제가 발생한다. 한편, 드레인 영역이, 해당 백 게이트 영역으로부터 먼 곳으로 형성되면, ON 시의 저항값이 증대하는 문제가 발생한다. 즉, 드레인 영역은, 내압 특성이나 ON 시의 저항값 등이 고려되어, 정밀도 좋게 형성될 필요가 있다. 그러나, 상술한 바와 같이, 드레인 영역 위치 정렬 정밀도가 나쁘기 때문에, 원하는 내압 특성이나 원하는 ON 시에서의 저항값을 실현하기 어렵다는 문제가 있다.
전술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치의 제조 방법에서는, 반도체층 표면으로부터 제1 드레인 확산층을 형성한 후, 상기 반도체층 표면에 절연층을 형성하고, 상기 반도체층의 필드 산화막이 형성되는 영역에 개구부가 형성되도록, 상기 절연층을 선택적으로 제거하는 공정과, 상기 개구부를 이용하여 자기 정합 기술에 의해 상기 제1 드레인 확산층 표면으로부터 제2 확산층을 형성한 후, 상기 반도체층에 필드 산화막을 형성하는 공정과, 상기 절연층의 일부 를 제거한 후, 상기 반도체층 상면에 게이트 전극을 형성하고, 상기 게이트 전극 하방의 상기 반도체층에 백 게이트 확산층 및 소스 확산층을 형성하는 공정을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 필드 산화막을 형성하기 위해 패터닝한 절연층을 이용하여, 자기 정합 기술에 의해 제2 드레인 확산층을 형성한다. 이 제조 방법에 의해, 오프셋 영역에 제2 드레인 확산층을 위치 정밀도 좋게 형성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 백 게이트 확산층을 형성하는 공정에서는, 상기 필드 산화막의 단차를 위치 정렬 마크로 하여 형성된 상기 게이트 전극을 이용하여, 자기 정합 기술에 의해 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 전극을 이용하여 자기 정합 기술에 의해 백 게이트 확산층을 형성한다. 이 제조 방법에 의해, 제2 드레인 확산층과 백 게이트 확산층을 위치 정밀도 좋게 배치할 수 있어, 원하는 내압 특성이나 원하는 ON 시에서의 저항값을 실현할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 절연층을 선택적으로 제거하는 공정에서는, 상기 반도체층 표면에 게이트 산화막, 제1 실리콘막 및 실리콘 질화막을, 순차적으로 퇴적한 후, 상기 제1 실리콘막 및 상기 실리콘 질화막을 상기 필드 산화막의 형성 영역에 맞추어서 제거하는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 산화막, 게이트 전극으로서 이용하는 제1 실리콘막을 필드 산화막 형성 시의 마스크로서 이용한다. 이 제조 방법에 의해, 제조 공정을 간략화할 수 있어, 제조 코스트를 억제할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 절연층의 일부를 제거하는 공정에서는, 상기 필드 산화막을 형성한 후, 상기 실리콘 질화막을 제거하는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 산화막을 실리콘막으로 피복한 상태에서 필드 산화막을 형성한다. 그리고, 해당 실리콘막을 이용하여 게이트 전극을 형성한다. 이 제조 방법에 의해, 필드 산화막을 형성하기 전에 퇴적된 게이트 산화막이, 원하는 막 두께 이상으로 성장하는 것을 방지할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 게이트 전극을 형성하는 공정에서는, 상기 실리콘 질화막을 제거한 후, 상기 반도체층 상면에 제2 실리콘막을 퇴적하여, 상기 필드 산화막의 단차를 위치 정렬 마크로서 이용하는 것을 특징으로 한다. 따라서, 본 발명에서는, 제2 드레인 확산층에 대하여 게이트 전극을 위치 정밀도 좋게 형성할 수 있다. 그리고, 게이트 전극을 이용하여 자기 정합 기술에 의해 형성되는 백 게이트 확산층을 제2 드레인 확산층에 대하여 위치 정밀도 좋게 형성할 수 있다.
또한, 본 발명의 반도체 장치는, 반도체층과, 필드 산화막과, 게이트 전극과, 게이트 산화막과, 일 도전형의 제1 드레인 확산층과, 일 도전형의 제2 드레인 확산층과, 역도전형의 백 게이트 확산층과, 일 도전형의 소스 확산층을 구비하고, 상기 필드 산화막은 상기 반도체층 표면에 형성되고, 상기 게이트 전극은 상기 게이트 전극의 일단이 상기 게이트 산화막을 통하여 상기 반도체층 표면 위에 있고, 상기 게이트 산화막은 상기 게이트 전극과 상기 반도체층 표면 사이에 끼워지고, 상기 게이트 전극의 타단은 상기 필드 산화막의 일단 위에 형성되며, 상기 제1 드 레인 확산층은 상기 필드 산화막의 타단측에 형성되며, 상기 제2 드레인 확산층은 상기 제1 드레인 확산층에 중첩되도록 형성되며, 상기 백 게이트 확산층은 게이트 전극의 아래에 형성되며, 상기 소스 확산층은 상기 게이트 전극의 일단측에 상기 게이트 전극의 아래까지 연장하여 형성되는 것을 특징으로 하는 반도체 장치이다.
<실시예>
이하에, 본 발명의 일 실시예인 반도체 장치의 제조 방법에 대하여, 도 1 내지 도 9를 참조하여, 상세히 설명한다.
도 1 내지 도 9는, 본 실시예에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 이하의 설명에서는, 분리 영역에 의해 구획된 소자 형성 영역에, 예를 들면 P 채널형 MOS 트랜지스터와 N 채널형 MOS 트랜지스터를 형성하는 경우에 관하여 설명한다. 그러나, 이 조합의 경우에 한정하는 것은 아니고, 예를 들면 그 외의 소자 형성 영역에, NPN 형의 트랜지스터, 종형 PNP 트랜지스터 등을 형성하고, 반도체 집적 회로 장치를 형성하는 경우이어도 된다.
우선, 도 1에 도시한 바와 같이, P형의 단결정 실리콘 기판(1)을 준비한다. 기판(1)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면 인(P)을 이온 주입하여, N형의 매립 확산층(2, 3)을 형성한다. 다음으로, 기판(1)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면 붕소(B)를 이온 주입하여, P형의 매립 확산층(4)을 형성한다. 그 후, 기판(1)을 에피택셜 성장 장치의 서셉터 위에 배치한다.
다음으로, 램프 가열에 의해서 기판(1)에, 예를 들면 1200℃ 정도의 고온을 가함과 함께 반응관 내에 SiHCl3 가스와 H2 가스를 도입한다. 그것에 의해, 기판(1) 위에, 예를 들면 비저항 0.1∼2.0Ω·cm, 두께 0.5∼1.5㎛ 정도의 에피택셜층(5)을 성장시킨다. 그리고, 에피택셜층(5)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면 붕소(B)를 이온 주입하여, P형의 확산층(6)을 형성한다. P형의 확산층(6)은 N형의 매립 확산층(3)과 그 일부가 중첩하도록 확산된다. 그리고, P형의 확산층(6)은, P 채널형 MOS 트랜지스터의 드레인 영역으로서 이용된다.
또한, 본 실시예에서의 기판(1) 및 에피택셜층(5)이 본 발명의 「반도체층」에 대응한다. 그리고, 본 실시예에서는, 기판(1) 위에 1층의 에피택셜층(5)이 형성되어 있는 경우를 나타내지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로서는, 기판만인 경우이어도 되고, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우이어도 된다. 또한, 기판은, N형의 단결정 실리콘 기판, 화합물 반도체 기판이어도 된다. 또한, 본 실시예에서의 P형의 확산층(6)이 본 발명의 「제1 드레인 확산층」에 대응한다.
다음으로, 도 2에 도시한 바와 같이, 에피택셜층(5)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면 인(P)을 이온 주입하여, N형의 확산층(7)을 형성한다. 또한, 에피택셜층(5)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면 붕소(B)를 이온 주입하여, P형의 확산층(8)을 형성한다. 그리고, P형의 매립 확산층(4)과 확산층(8)이 연결됨 으로써, 분리 영역(9)이 형성된다. 전술한 바와 같이, 분리 영역(9)에 의해, 기판(1) 및 에피택셜층(5)은, 복수의 소자 형성 영역으로 구분된다. 본 실시예에서는, 제1 소자 형성 영역(10)에 N 채널형 MOS 트랜지스터가 형성되고, 제2 소자 형성 영역(11)에 P 채널형 MOS 트랜지스터가 형성된다.
그 후, 에피택셜층(5) 표면에, 예를 들면 150∼350Å 정도의 실리콘 산화막(12)을 퇴적한다. 그리고, 실리콘 산화막(12) 상면에 폴리실리콘막(13), 실리콘 질화막(14)을, 순차적으로 퇴적한다.
또한, 본 실시예에서의 실리콘 산화막(12), 폴리실리콘막(13) 및 실리콘 질화막(14)이 본 발명의 「절연층」에 대응한다. 또한, 본 실시예에서의 폴리실리콘막(13)이 본 발명의 「제1 실리콘막」에 대응한다. 본 발명의 「제1 실리콘막」으로서는, 게이트 전극을 구성하는 막이면 된다.
다음으로, 도 3에 도시한 바와 같이, LOCOS 산화막(22)(도 5 참조)을 형성하는 부분에 개구부가 형성되도록, 폴리실리콘막(13) 및 실리콘 질화막(14)을 선택적으로 제거한다. 이 때, 도시하지 않았지만, 스크라이브 라인 영역에는, N형의 매립 확산층(2) 형성 시에, 기판(1) 표면에 단차가 형성된다. 그리고, 이 단차를 얼라인먼트 마크로서 이용하여, 폴리실리콘막(13) 및 실리콘 질화막(14)을 선택적으로 제거한다.
그 후, N형의 확산층(15)을 형성하기 위한 포토레지스트(16)를 에피택셜층(5) 표면에 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(15)이 형성되는 영역 상면의 포토레지스트(16)에 개구부(17)를 형성한다.
이 때, 이미, 에피택셜층(5) 표면에 배치되어 있는 폴리실리콘막(13) 및 실리콘 질화막(14)의 단차를 얼라인먼트 마크로서 이용할 수 있다. 그리고, 포토레지스트(16)를 마스크로 하여, N형 불순물, 예를 들면 인(P)을 이온 주입하여, N형의 확산층(15)을 형성한다. 이 제조 방법에 의해, LOCOS 산화막(22)의 형상, 예를 들면 버즈빅의 두께, 버즈빅의 형상 등에 좌우되지 않고, N형의 확산층(15)을 형성할 수 있다. 또한, N형의 확산층(15)은, LOCOS 산화막(22)에 대하여 위치 정밀도 좋게 형성할 수 있다.
또한, 본 실시예에서의 LOCOS 산화막(22)이 본 발명의 「필드 산화막」에 대응하지만, LOCOS 법에 의해 형성하는 경우에 한정되는 것은 아니다. 본 발명의 「필드 산화막」은, 두꺼운 열 산화막을 형성할 수 있는 제조 방법에 의해 형성되는 경우이어도 된다.
다음으로, 도 4에 도시한 바와 같이, 포토레지스트(16)를 제거한 후, P형의 확산층(18)을 형성하기 위한 포토레지스트(19)를 에피택셜층(5) 표면에 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(18)이 형성되는 영역 상면의 포토레지스트(19)에 개구부(20)를 형성한다. 그리고, 포토레지스트(19)를 마스크로 하여, P형 불순물, 예를 들면 붕소(B)를 이온 주입하여, P형의 확산층(18)을 형성한다.
이 때, 포토레지스트(19)의 개구부(20)의 내측에는, 폴리실리콘막(13) 및 실리콘 질화막(14)의 개구부(21)가 형성되어 있다. 그리고, 개구부(21)를 이용하여 자기 정합 기술에 의해 이온 주입을 행함으로써, P형의 확산층(18)을 LOCOS 산화막 (22)에 대하여, 위치 정밀도 좋게 형성할 수 있다.
또한, 본 실시예에서의 P형의 확산층(18)이 본 발명의 「제2 드레인 확산층」에 대응한다.
다음으로, 도 5에 도시한 바와 같이, 폴리실리콘막(13) 및 실리콘 질화막(14)을 마스크로서 이용하여, 실리콘 산화막(12) 위에서, 예를 들면 800∼1200℃ 정도로 스팀 산화에 의해, 산화막 접착을 행한다. 동시에, 기판(1) 전체에 열 처리를 가하여 LOCOS 산화막(22)을 형성한다. 이 때, 폴리실리콘막(13) 및 실리콘 질화막(14)이 형성된 부분의 일부에는, 버즈빅이 형성된다. 또한, LOCOS 산화막(22)의 평탄부에서는, 예를 들면 두께 3000∼5000Å 정도로 형성된다. 특히, 분리 영역(9) 위에는, LOCOS 산화막(22)이 형성되는 것으로, 보다 소자간 분리가 이루어진다. 그 후, 실리콘 질화막(14)을 제거한다.
다음으로, 폴리실리콘막(13), 혹은, LOCOS 산화막(22) 상면에, 폴리실리콘막(23), 텅스텐 실리콘막(24) 및 실리콘 산화막(25)을, 순차적으로 퇴적한다. 이 때, 제1 및 제2 소자 형성 영역(10, 11)에서는, 에피택셜층(5) 표면에 잔존한 실리콘 산화막(12)이 게이트 산화막으로서 이용된다. 또한, 실리콘 산화막(12) 상면에 잔존한 폴리실리콘막(13) 상면에, 또한, 폴리실리콘막(23) 및 텅스텐 실리콘막(24)을 퇴적한다. 그리고, 게이트 전극(26, 27)(도 6 참조)으로서 이용하기 위한 원하는 막 두께로 한다. 또한, 본 실시예에서의 폴리실리콘막(23) 및 텅스텐 실리콘막(24)이 본 발명의 「제2 실리콘막」에 대응한다. 그리고, 본 발명의 「제2 실리콘막」으로서는, 게이트 전극을 구성하는 막이면 된다.
이 때, 도 2를 이용하여 전술한 바와 같이, 실리콘 산화막(12)을 퇴적한 후에 폴리실리콘막(13)을 퇴적한다. 그리고, LOCOS 산화막(22)을 형성하고, 폴리실리콘막(23)을 퇴적할 때까지의 동안에, 실리콘 산화막(12)은 폴리실리콘막(13)으로 피복되어 있다. 이 제조 방법에 의해, 실리콘 산화막(12)이 산화하여, 성장하는 양을 대폭 저감할 수 있다. 그리고, N 채널형 MOS 트랜지스터 및 P 채널형 MOS 트랜지스터의 게이트 산화막의 막 두께는, 적합한 범위 내에서 유지된다.
또한, 게이트 산화막으로서 이용하는 실리콘 산화막(12) 및 게이트 전극(26, 27)으로서 이용하는 폴리실리콘막(13)을 LOCOS 산화막(22) 형성 시의 마스크로서 겸용한다. 이 제조 방법에 의해, LOCOS 산화막(22) 형성용의 실리콘 산화막을 퇴적하고, 제거하는 공정을 생략할 수 있어, 제조 공정을 간략화하여, 제조 코스트를 억제할 수 있다.
또한, 본 실시예에서는, 폴리실리콘막(13, 23)은, 2회의 퇴적 공정에 의해, 원하는 막 두께로 되도록 형성된다. 이 제조 방법에 의해, 폴리실리콘막(13)의 막 두께를 얇게 할 수 있다. 그리고, LOCOS 산화막(22)을 형성할 때의 패터닝을 용이하게 할 수 있다. 그러나, 본 실시예에서는, 실리콘 산화막(12) 표면에 게이트 전극(26, 27)의 막 두께에 적합한 폴리실리콘막을 1회의 퇴적 공정으로 형성하는 경우이어도 된다. 또한, 도 6 이후에는, 폴리실리콘막(13)은 폴리실리콘막(23)과 일체로 도시한다.
다음으로, 도 6에 도시한 바와 같이, 제1 및 제2 소자 형성 영역(10, 11)에서, 폴리실리콘막(23), 텅스텐 실리콘막(24) 및 실리콘 산화막(25)을 선택적으로 제거한다. 그리고, 게이트 전극(26, 27)을 형성한다. 이 때, 이미 에피택셜층(5) 표면에 배치되어 있는 LOCOS 산화막(22)의 단차를 얼라인먼트 마크로서 이용한다. 이 제조 방법에 의해, 제1 및 제2 소자 형성 영역(10, 11)에서도, 게이트 전극(26, 27)을 LOCOS 산화막(22)에 대하여 위치 정밀도 좋게 형성할 수 있다.
그 후, 에피택셜층(5) 상면에 TEOS막(28)을 퇴적하고, TEOS막(28) 상면에 포토레지스트(29)를 퇴적한다. 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(30)이 형성되는 영역의 포토레지스트(29)에 개구부(31)를 형성한다. 그리고, 포토레지스트(29)를 마스크로 하여, N형 불순물, 예를 들면 인(P)을 이온 주입하여, N형의 확산층(30)을 형성한다. 도시한 바와 같이, 게이트 전극(27)을 이용하여, 자기 정합 기술에 의해 N형의 확산층(30)을 형성한다. N형의 확산층(30)은, P 채널형 MOS 트랜지스터의 백 게이트 영역으로서 이용된다.
다음으로, 도 7에 도시한 바와 같이, 포토레지스트(29)를 제거한 후, P형의 확산층(32, 33)을 형성하기 위한 포토레지스트(34)를 에피택셜층(5) 표면에 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(32, 33)이 형성되는 영역 상면의 포토레지스트(34)에 개구부를 형성한다. 그리고, 포토레지스트(34)를 마스크로 하여, P형 불순물, 예를 들면 붕소(B)를 이온 주입하여, P형의 확산층(32, 33)을 형성한다. 이 때, 도시한 바와 같이, P형의 확산층(32)은 게이트 전극(26)을 이용하여, 자기 정합 기술에 의해 형성된다. 한편, P형의 확산층(33)은 LOCOS 산화막(22)을 이용하여, 자기 정합 기술에 의해 형성된다. 그리고, P형의 확산층(32)은, N 채널형 MOS 트랜지스터의 백 게이트 영역으로서 이용된다. P형의 확산층(33)은 P 채널형 MOS 트랜지스터의 드레인 영역으로서 이용된다.
다음으로, 도 8에 도시한 바와 같이, 포토레지스트(34)를 제거한 후, P형의 확산층(35, 36)을 형성하기 위한 포토레지스트(37)를 에피택셜층(5) 표면에 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(35, 36)이 형성되는 영역 상면의 포토레지스트(37)에 개구부를 형성한다. 그리고, 포토레지스트(37)와 게이트 전극(27)을 마스크로 하여, P형 불순물, 예를 들면 불화 붕소(BF2)를 이온 주입하여, P형의 확산층(35, 36)을 형성한다. P형의 확산층(35, 36)은, P 채널형 MOS 트랜지스터의 소스 영역으로서 이용된다.
다음으로, 도 9에 도시한 바와 같이, 에피택셜층(5)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면 인(P)을 이온 주입하여, N형의 확산층(38, 39, 40, 41)을 형성한다. N형의 확산층(38, 39)은, 각각 N 채널 MOS 트랜지스터의 소스 영역, 드레인 영역으로서 이용된다. N형의 확산층(40)에는 전원 전위가 인가되어, P 채널형 MOS 트랜지스터의 에피택셜층(5)의 반전 방지의 역할을 한다. N형의 확산층(41)은, P형의 확산층(35, 36)과 동일 전위로 되어, P 채널형 MOS 트랜지스터의 백 게이트 영역에서의 기생 효과를 방지한다.
그 후, 에피택셜층(5) 상면에, 예를 들면 절연층(42)으로서 BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등을 퇴적한다. 예를 들면, CHF3+O2계의 가스를 이용한 드라이 에칭에 의해, 절연층(42)에 컨택트홀(43, 44, 45, 46, 47)을 형성한다. 컨택트홀(43, 44, 45, 46, 47) 내벽 등에 배리어 메탈막 (48)을 형성한다. 그리고, 컨택트홀(43, 44, 45, 46, 47) 내를 텅스텐(W)막(49)으로 매설한다. W 막(49) 상면에, CVD법에 의해, 알루미늄 구리(AlCu)막, 배리어 메탈막을 퇴적한다. 그 후, 공지의 포토리소그래피 기술을 이용하여, AlCu막 및 배리어 메탈막을 선택적으로 제거한다. 그리고, N 채널형 MOS 트랜지스터의 드레인 전극(50) 및 소스 전극(51)을 형성한다. 또한, P 채널형 MOS 트랜지스터의 드레인 전극(52) 및 소스 전극(53)을 형성한다. 또한, 도 9에 도시한 단면에서는, 게이트 전극(26, 27)에의 배선층은 도시하지 않았지만, 그 밖의 영역에서 배선층과 접속하고 있다.
전술한 바와 같이, 본 실시예에서는, P 채널형 MOS 트랜지스터에서, LOCOS 산화막(22)을 형성할 때의 마스크를 이용하여, P형의 확산층(18)을 형성한다. 즉, P 채널형 MOS 트랜지스터의 오프셋 영역에, 위치 정밀도 좋게 P형의 확산층(18)을 형성할 수 있다. 이 제조 방법에 의해, P 채널형 MOS 트랜지스터의 ON 저항값의 저감을 실현할 수 있다. 한편, 드레인 영역의 P형의 확산층(18)은, 백 게이트 영역의 N형의 확산층(30)에 대하여 위치 정밀도 좋게 형성할 수 있어, 내압 특성을 유지할 수 있다.
또한, P 채널형 MOS 트랜지스터의 드레인 영역은, P형의 확산층(6, 18, 33)에 의해 형성되어 있다. 그리고, 컨택트홀(45)의 하방에서는, P형의 확산층(6, 18, 33)이 중첩하여, P형의 불순물 농도가 높은 상태로 된다. 한편, 백 게이트 영역의 N형의 확산층(30)에 근접함에 따라서, P형의 불순물 농도가 낮은 상태로 된다. 이 오프셋 영역에서의 농도 구배에 의해, P 채널형 MOS 트랜지스터의 내압 특 성을 유지하면서, ON 저항값을 저감할 수 있다.
이하에, 본 발명의 일 실시 형태인 반도체 장치에 대하여, 도 9를 참조하여, 상세하게 설명한다. 도 9에 도시한 바와 같이, P채널형 MOS 트랜지스터는 P형의 단결정 실리콘 기판(1)과, N형의 매립 확산층(3)과, N형의 에피택셜층(5)과, 백 게이트 영역으로서 이용되는 N형의 확산층(30, 41)과, 소스 영역으로서 이용되는 P형의 확산층(35, 36)과, 드레인 영역으로서 이용되는 P형의 확산층(6, 18, 33)과, LOCOS 산화막(22)과, 게이트 산화막(12)과, 게이트 전극(27)으로 구성되어 있다.
N형의 에피택셜층(5)은, 예를 들면 비저항 0.1∼2.0Ω·㎝, 두께 0.5∼1.5㎛ 정도로 형성된다. P형의 확산층(6)은 N형의 매립 확산층(3)과 그 일부가 중첩하도록 확산된다. LOCOS 산화막(22)의 평탄부에서는, 예를 들면 두께 3000∼5000Å 정도로 형성된다. 게이트 전극(27)은 게이트 전극(27)의 일단이 게이트 산화막(12)을 통하여 반도체층 표면 위에 있도록 형성된다. 게이트 산화막(12)은 게이트 전극(27)과 반도체층 표면 사이에 끼워져 형성된다. 게이트 전극(27)은 LOCOS 산화막(22)의 일단 위에 형성된다. 게이트 전극(27)의 타단이 LOCOS 산화막(22)에 있도록 형성된다. P형의 확산층(33)은 LOCOS 산화막(22)의 타단에 형성된다. P형의 확산층(18)은 LOCOS 산화막(22)에 중첩되도록 형성된다. 백 게이트 확산층으로서 이용되는 N형의 확산층(30, 41)은 게이트 전극(27) 아래에 형성된다. 소스 확산층으로서 이용되는 P형의 확산층(35, 36)은 게이트 전극(27)의 일단에 게이트 전극(27) 아래까지 연장하여 형성되어 있다.
또한, 기타, 본 발명의 요지를 일탈하지 않는 범위에서, 여러가지의 변경이 가능하다.
본 발명에서는, 필드 산화막을 형성하는 마스크로서 이용되는 절연층을 이용하여, 오프셋 영역에 드레인 확산층을 형성한다. 이 제조 방법에 의해, 오프셋 영역에 드레인 확산층을 위치 정밀도 좋게 형성할 수 있다. 그리고, 원하는 내압 특성이나 원하는 ON 시에서의 저항값을 실현할 수 있다.
또한, 본 발명에서는, 필드 산화막의 단차를 이용하여, 게이트 전극을 패터닝한다. 그리고, 해당 게이트 전극의 타단을 이용하여, 백 게이트 확산층을 자기 정합 기술에 의해 형성한다. 이 제조 방법에 의해, 드레인 확산층과 백 게이트 확산층을 위치 정밀도 좋게 배치할 수 있어, 원하는 내압 특성이나 원하는 ON 시에서의 저항값을 실현할 수 있다.
또한, 본 발명에서는, 게이트 산화막, 게이트 전극으로서 이용하는 실리콘막을 필드 산화막 형성 시의 절연층으로서 이용한다. 그 후, 게이트 산화막 및 실리콘막을 이용하여, 게이트 전극을 형성한다. 이 제조 방법에 의해, 제조 공정을 간략화할 수 있고, 또한 제조 코스트를 억제할 수 있다.
또한, 본 발명에서는, 반도체층 표면에 게이트 산화막을 퇴적한 후, 게이트 전극으로서 이용하는 실리콘막으로 게이트 산화막을 피복한다. 그 후, 실리콘막 상면에, 또한, 실리콘막을 퇴적하여, 게이트 전극이 원하는 막 두께로 되도록 한다. 이 제조 방법에 의해, 게이트 산화막이 여분으로 성장하는 것을 방지하여, 게이트 산화막의 막 두께를 원하는 두께로 유지할 수 있다.
또한 소스 확산층이 상기 게이트 전극의 일단에 상기 게이트 전극의 아래까지 연장하여 형성됨으로써 소스·드레인 간에 누설을 발생하기 어렵게 할 수 있다.

Claims (6)

  1. 반도체층 표면으로부터 제1 드레인 확산층을 형성한 후, 상기 반도체층 표면에 절연층을 형성하고, 상기 반도체층에 필드 산화막이 형성되는 영역에 개구부가 형성되도록, 상기 절연층을 선택적으로 제거하는 공정과,
    상기 개구부를 이용하여 자기 정합 기술에 의해 상기 제1 드레인 확산층 표면으로부터 제2 드레인 확산층을 형성한 후, 상기 반도체층에 필드 산화막을 형성하는 공정과,
    상기 절연층의 일부를 제거한 후, 상기 반도체층 상면에 게이트 전극을 형성하고, 상기 게이트 전극 하방의 상기 반도체층에 백 게이트 확산층 및 소스 확산층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 백 게이트 확산층을 형성하는 공정에서는, 상기 필드 산화막의 단차를 위치 정렬 마크로 하여 형성된 상기 게이트 전극을 이용하여, 자기 정합 기술에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 절연층을 선택적으로 제거하는 공정에서는, 상기 반도체층 표면에 게이트 산화막, 제1 실리콘막 및 실리콘 질화막을, 순차적으로 퇴적한 후, 상기 제1 실 리콘막 및 상기 실리콘 질화막을 상기 필드 산화막의 형성 영역에 맞추어서 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 절연층의 일부를 제거하는 공정에서는, 상기 필드 산화막을 형성한 후, 상기 실리콘 질화막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 게이트 전극을 형성하는 공정에서는, 상기 실리콘 질화막을 제거한 후, 상기 반도체층 상면에 제2 실리콘막을 퇴적하고, 상기 필드 산화막의 단차를 위치 정렬 마크로서 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체층과,
    필드 산화막과,
    게이트 전극과,
    게이트 산화막과,
    일 도전형의 제1 드레인 확산층과,
    일 도전형의 제2 드레인 확산층과,
    역 도전형의 백 게이트 확산층과,
    일 도전형의 소스 확산층을 구비하고,
    상기 필드 산화막은 상기 반도체층 표면에 형성되고,
    상기 게이트 전극은 상기 게이트 전극의 일단이 상기 게이트 산화막을 통하여 상기 반도체층 표면 위에 있고,
    상기 게이트 산화막은 상기 게이트 전극과 상기 반도체층 표면 사이에 끼워져 있고,
    상기 게이트 전극의 타단은 상기 필드 산화막의 일단 위에 형성되고,
    상기 제1 드레인 확산층은 상기 필드 산화막의 타단측에 형성되고,
    상기 제2 드레인 확산층은 상기 제1 드레인 확산층에 중첩되도록 형성되고,
    상기 백 게이트 확산층은 상기 게이트 전극의 아래에 형성되며,
    상기 소스 확산층은, 상기 게이트 전극의 일단측에 상기 게이트 전극의 아래까지 연장하여 형성되는 것을 특징으로 하는 반도체 장치.
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