KR100662688B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치의 제조 방법에서는, 게이트 산화막의 막 두께가 상이한 소자를 형성할 때에, 희생 산화막을 이용하고 있었기 때문에, 제조 코스트가 걸린다고 하는 문제가 있었다. 본 발명의 반도체 장치의 제조 방법에서는, 고내압 MOS 트랜지스터가 형성되는 영역의 에피택셜층(5) 상부면에 실리콘 산화막(11)을 퇴적한다. 그 후, 에피택셜층(5) 상부면에, 저내압 MOS 트랜지스터의 게이트 산화막의 막 두께에 정합한 실리콘 산화막(12)을 퇴적한다. 그 후, 고내압 MOS 트랜지스터 상부면의 실리콘 산화막(12)의 막 두께를 에칭에 의해 조정하여, P형의 확산층(24, 25)을 이온 주입법에 의해 형성한다. 이 제조 방법에 의해, 게이트 산화막의 막 두께가 상이한 소자를 저코스트로 제조할 수 있다.
실리콘 산화막, 폴리실리콘막, 실리콘 질화막, 게이트 전극

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형의 단결정 실리콘 기판
5 : N형의 에피택셜층
9 : 제1 소자 형성 영역
10 : 제2 소자 형성 영역
11, 12, 21 : 실리콘 산화막
13, 19 : 폴리실리콘막
14 : 실리콘 질화막
18 : LOCOS 산화막
20 : 텅스텐 실리콘막
22, 23 : 게이트 전극
24, 25 : P형의 확산층
특허 문헌 1 : 일본 특개 2004-39681호 공보(제4-5페이지, 제2-3도)
특허 문헌 2 : 일본 특개 2004-104141호 공보(제6-9페이지, 제1, 6-11도)
본 발명은, 게이트 산화막의 막 두께를 조정함으로써, 고내압의 반도체 장치와 저내압의 반도체 장치를 형성하는 기술에 관한 것이다.
종래의 반도체 장치의 제조 방법에서는, 실리콘 기판 표면에 소자 분리 절연막을 형성한다. 소자 분리 절연막으로 둘러싸인 소자 형성 영역 내에, 막 두께 100㎚의 게이트 산화막을 형성한다. 그리고, 게이트 산화막 상부면에 선택적으로 다결정 실리콘층을 형성하고, 게이트 전극을 형성한다. 그 후, 게이트 산화막 상부면으로부터 게이트 전극을 마스크로 하여, 불순물을 이온 주입한다. 그리고, 드레인 영역 및 소스 영역으로 되는 확산층을 형성하는 기술이 알려져 있다(예를 들면, 특허 문헌1 참조).
종래의 반도체 장치의 제조 방법에서는, 동일 기판에 고내압 회로와 저내압 회로를 형성할 때에, 우선, 기판 상부면에 100㎚ 정도의 희생 산화막을 형성한다. 고내압 회로가 형성되는 영역에서는, 희생 산화막 상부면으로부터 가속 전압 150keV 정도로 불순물을 이온 주입한다. 그리고, 고내압 회로의 PMOS 트랜지스터 등이 형성되는 영역에 웰 영역을 형성한다. 그 후, 희생 산화막을 제거하여, 양 회로가 형성되는 영역의 기판 상부면에 13㎚ 정도의 제1 게이트 산화막을 형성한다. 그리고, 저내압 회로의 PMOS 트랜지스터 등이 형성되는 영역에 웰 영역을 형성한다. 또한, 양 회로가 형성되는 영역의 기판 상부면에 8㎚ 정도의 제2 게이트 산화막을 형성하고, 양 회로의 PMOS 트랜지스터 등을 형성하는 기술이 알려져 있다(예를 들면, 특허 문헌 2 참조).
전술한 바와 같이, 종래의 반도체 장치의 제조 방법에서는, 실리콘 기판 표면에 형성된 소자 분리 절연막에 둘러싸인 영역에, 막 두께 100㎚의 게이트 산화막 을 퇴적한다. 이 때, 게이트 산화막은, 드레인 영역 및 소스 영역이 형성되는 영역의 상부면에도, 상기 막 두께로 퇴적된다. 그리고, 게이트 산화막 상부면에 형성된 게이트 전극에 대하여 자기 정합적으로, 드레인 영역 및 소스 영역으로 되는 확산층을 형성한다. 이 제조 방법에 의해, 게이트 산화막의 막 두께에 따라서, 드레인 영역 및 소스 영역 상부면의 산화막의 막 두께가 결정한다. 그리고, 그 막 두께에 따라서, 불순물을 이온 주입할 때의 가속 전압이 결정한다. 그 때문에, 이온 주입 시의 가속 전압이 커지면, 불순물이 게이트 전극을 관통하여, 드레인 영역 및 소스 영역을 구분하여 형성할 수 없다는 문제가 있다. 그 한편으로, 불순물이 게이트 전극을 관통하는 것을 방지하기 위해서는, 가속 전압을 일정값 이하로 할 필요가 있다. 이 경우에는, 게이트 산화막의 막 두께에 상한이 형성되고, 특히, 원하는 내압 특성을 필요로 하는 고내압 MOS 트랜지스터가 형성될 수 없는 경우가 있다고 하는 문제가 있다.
또한, 종래의 반도체 장치의 제조 방법에서는, 고내압 회로 및 저내압 회로가 형성하는 영역의 기판 상부면에 희생 산화막을 퇴적한다. 희생 산화막은, 고내압 회로를 형성하는 영역에 웰 영역을 형성할 때의 산화막으로서 이용된다. 그리고, 고내압 회로 및 저내압 회로에 소자 분리 절연막을 형성한 후, 희생 산화막을 제거한다. 그 후, 고내압 회로 및 저내압 회로를 형성하는 영역에는, 원하는 막 두께의 게이트 산화막을 각각 퇴적한다. 이 제조 방법에 의해, 소자 분리 절연막이 형성될 때까지 희생 산화막을 형성할 필요가 있다. 그 때문에, 제조 코스트가 걸리고, 또한 제조 공정이 복잡하게 되는 문제가 있다.
전술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치의 제조 방법에서는, 반도체층을 준비하여, 상기 반도체층에 형성된 분리 영역에 의해 구획된 복수의 소자 형성 영역에, 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터보다 게이트 산화막의 막 두께가 얇은 제2 MOS 트랜지스터를 형성하는 반도체 장치의 제조 방법으로서, 상기 제1 MOS 트랜지스터의 형성 영역의 상기 반도체층 표면에, 제1 절연막을 선택적으로 형성한 후, 상기 제1 및 제2 MOS 트랜지스터의 형성 영역의 상기 반도체층 표면에, 제2 절연막을 형성하는 공정과, 상기 제1 MOS 트랜지스터의 형성 영역에 게이트 전극을 형성하고, 상기 게이트 전극 근방에 위치하는 드레인 영역 및 소스 영역의 형성 영역 상부면의 상기 제1 및 제2 절연막의 막 두께를 얇게 하는 공정과, 상기 반도체층 상방으로부터 불순물을 이온 주입하고, 상기 반도체층에 드레인 영역 및 소스 영역을 형성하는 공정을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 산화막의 막 두께에 맞추어서, 반도체층 표면에 제1 및 제2 절연막을 퇴적하는 공정을 포함한다. 그리고, 제1 MOS 트랜지스터의 이온 주입 조건에 의해, 제1 및 제2 절연막을 선택적으로 제거한다. 이 제조 방법에 의해, 게이트 산화막의 막 두께가 상이한 제1 MOS 트랜지스터와 제2 MOS 트랜지스터를 모노리식으로 형성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 제1 및 제2 절연막의 막 두께를 얇게 하는 공정에서는, 상기 제2 MOS 트랜지스터의 형성 영역의 상기 제2 절연막을 동일 공정에서 제거하는 것을 특징으로 한다. 따라서, 본 발명에서는, 제1 MOS 트랜지스터의 제1 및 제2 절연막을 선택적으로 제거할 때에, 제2 MOS 트랜지스터의 제2 절연막도 제거한다. 이 제조 방법에 의해, 마스크 매수를 줄일 수 있기 때문에, 제조 코스트를 저감하여, 또한, 제조 공정을 간략화할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 드레인 영역 및 소스 영역을 형성하는 공정에서는, 상기 게이트 전극을 이용하여 상기 제1 및 제2 절연막을 얇게 한 후, 상기 게이트 전극 상방으로부터 이온 주입을 행하는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 전극을 마스크로 하여 이용하여, 자기 정합 기술에 의해 드레인 영역 및 소스 영역을 형성한다. 이 제조 방법에 의해, 드레인 영역 및 소스 영역을 게이트 전극에 대하여 위치 정밀도 좋게 형성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 게이트 전극을 형성하는 공정에서는, 상기 제2 절연막 상부면에, 필드 산화막이 형성되는 영역에 개구부가 형성되도록 제1 실리콘막 및 실리콘 질화막을 형성하고, 상기 제1 실리콘막 및 실리콘 질화막을 마스크로 하여 이용하여 상기 반도체층에 필드 산화막을 형성한 후, 상기 실리콘 질화막을 제거하여, 상기 제1 실리콘막 상부면에 제2 실리콘막을 퇴적하여, 상기 제1 및 제2 실리콘막을 선택적으로 제거하는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 산화막으로서 이용하는 제1 및 제2 절연막을 게이트 전극으로서 이용하는 제1 실리콘막으로 피복한 상태에서 필드 산화막을 형성한다. 이 제조 방법에 의해, 게이트 산화막으로서 이용하는 제1 및 제2 절연막의 성장을 억제할 수 있고, 원하는 막 두께의 게이트 산화막을 형성할 수 있다.
<실시예>
이하에, 본 발명의 일 실시예인 반도체 장치의 제조 방법에 대하여, 도 1로부터 도 8을 참조하여, 상세히 설명한다.
도 1 내지 도 8은, 본 실시예에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 이하의 설명에서는, 분리 영역으로 구획된 소자 형성 영역에, 예를 들면 고내압의 P 채널형의 MOS 트랜지스터와 저내압의 N 채널형의 MOS 트랜지스터를 형성하는 경우에 관하여 설명한다. 그러나, 이 조합의 경우에 한정하는 것은 아니고, 예를 들면 그 외의 소자 형성 영역에, NPN형의 트랜지스터, 종형 PNP 트랜지스터 등을 형성하고, 반도체 집적 회로 장치를 형성하는 경우라도 된다.
우선, 도 1에 도시한 바와 같이, P형의 단결정 실리콘 기판(1)을 준비한다. 기판(1)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면 인(P)을 이온 주입하여, N형의 매립 확산층(2, 3)을 형성한다. 다음으로, 기판(1)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면 붕소(B)를 이온 주입하여, P형의 매립 확산층(4)를 형성한다. 그 후, 기판(1)을 에피택셜 성장 장치의 서셉터 상에 배치한다. 그리고, 램프 가열에 의해서 기판(1)에, 예를 들면 1200℃ 정도의 고온을 부여함과 함께 반응관 내에 SiHCl3 가스와 H2 가스를 도입한다. 그 것에 의해, 기판(1) 위에, 예를 들면 비저항 0.1∼2.0Ω㎝, 두께 0.5∼1.5㎛ 정도의 에피택셜층(5)을 성장시킨다.
또한, 본 실시예에서의 기판(1) 및 에피택셜층(5)이 본 발명의 「반도체층」 에 대응한다. 그리고, 본 실시예에서는, 기판(1) 위에 1층의 에피택셜층(5)이 형성되어 있는 경우를 나타내지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로는, 기판만인 경우라도 되고, 기판 상부면에 복수의 에피택셜층이 적층되어 있는 경우라도 된다. 또한, 기판은, N형의 단결정 실리콘 기판, 화합물 반도체 기판이라도 된다.
다음으로, 도 2에 도시한 바와 같이, 에피택셜층(5)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면 인(P)을 이온 주입하여, N형의 확산층(6)을 형성한다. 에피택셜층(5)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면 붕소(B)를 이온 주입하여, P형의 확산층(7)을 형성한다. 그리고, P형의 매립 확산층(4)과 확산층(7)을 연결함으로써, 분리 영역(8)이 형성된다. 전술한 바와 같이, 분리 영역(8)에 의해, 기판(1) 및 에피택셜층(5)은, 복수의 소자 형성 영역으로 구분된다. 본 실시예에서는, 제1 소자 형성 영역(9)에 저내압의 N 채널형 MOS 트랜지스터가 형성되고, 제2 소자 형성 영역(10)에 고내압의 P 채널형 트랜지스터가 형성된다.
또한, 본 실시예에서의 고내압의 P 채널형의 MOS 트랜지스터가 본 발명의 「제1 MOS 트랜지스터」에 대응하여, 본 실시예에서의 저내압의 N 채널형의 MOS 트랜지스터가 본 발명의 「제2 MOS 트랜지스터」에 대응한다. 그리고, 본 발명의 「제1 MOS 트랜지스터」 및 「제2 MOS 트랜지스터」는, 양자의 게이트 산화막의 막 두께가 상이한 경우이면 된다.
다음으로, 에피택셜층(5) 표면에, 예를 들면 800∼1200Å 정도의 실리콘 산 화막(11)을 퇴적한다. 그리고, 제2 소자 형성 영역(10)에는 고내압의 P 채널형 MOS 트랜지스터가 형성되므로, 내압이 높은 게이트 산화막을 형성할 필요가 있다. 그 때문에, 제2 소자 형성 영역(10) 표면에 실리콘 산화막(11)이 잔존하도록, 실리콘 산화막(11)을 선택적으로 제거한다. 그 후, 제1 소자 형성 영역(9)의 저내압의 N 채널형 MOS 트랜지스터의 게이트 산화막의 막 두께가 고려되어, 에피택셜층(5) 표면에, 예를 들면 150∼350Å 정도의 실리콘 산화막(12)을 퇴적한다. 그리고, 실리콘 산화막(12) 상부면에 폴리실리콘막(13), 실리콘 질화막(14)을, 순차적으로 퇴적한다.
또한, 본 실시예에서의 실리콘 산화막(11)이 본 발명의 「제1 절연막」에 대응하여, 본 실시예에서의 실리콘 산화막(12)이 본 발명의 「제2 절연막」에 대응한다. 그리고, 본 발명의 「제1 절연막」 및 「제2 절연막」으로서는, 게이트 산화막으로서 이용할 수 있는 막이면 된다. 또한, 본 실시예에서의 폴리실리콘막(13)이 본 발명의 「제1 실리콘막」에 대응한다. 그리고, 본 발명의 「제1 실리콘막」으로서는, 게이트 전극을 구성하는 막이면 된다.
다음으로, 도 3에 도시한 바와 같이, LOCOS 산화막(18)(도 4 참조)을 형성하는 부분에 개구부가 형성되도록, 폴리실리콘막(13) 및 실리콘 질화막(14)을 선택적으로 제거한다. 이 때, 도시하지 않지만, 스크라이브 라인 영역에는, N형의 매립 확산층(2) 형성 시에, 기판(1) 표면에 단차가 형성된다. 그리고, 이 단차를 얼라인먼트 마크로서 이용하여, 폴리실리콘막(13) 및 실리콘 질화막(14)을 선택적으로 제거한다.
그 후, 드레인 영역으로서 이용되는 N형의 확산층(15)을 형성하기 위한 포토레지스트(16)를 에피택셜층(5) 표면에 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(15)이 형성되는 영역 상부면의 포토레지스트(16)에 개구부(17)를 형성한다.
이 때, 이미, 에피택셜층(5) 표면에 배치되어 있는 폴리실리콘막(13) 및 실리콘 질화막(14)의 단차를 얼라인먼트 마크로서 이용할 수 있다. 그리고, 포토레지스트(16)를 마스크로 하여, N형 불순물, 예를 들면 인(P)을 이온 주입하여, N형의 확산층(15)을 형성한다. 이 제조 방법에 의해, LOCOS 산화막(18)의 형상, 예를 들면 버즈 비크의 두께, 버즈 비크의 형상 등에 좌우되지 않고, N형의 확산층(15)을 형성할 수 있다.
또한, 본 실시예에서의 LOCOS 산화막(18)이 본 발명의 「필드 산화막」에 대응하지만, LOCOS법에 의해 형성하는 경우에 한정되는 것은 아니다. 본 발명의 「필드 산화막」은, 두꺼운 열 산화막을 형성할 수 있는 제조 방법에 의해 형성되는 경우라도 된다.
다음으로, 도 4에 도시한 바와 같이, 폴리실리콘막(13) 및 실리콘 질화막(14)을 마스크로 하여 이용하여, 실리콘 산화막(11, 12) 위에서, 예를 들면 800∼1200℃ 정도로 스팀 산화에 의해, 산화막 부착을 행한다. 그리고, 동시에, 기판(1) 전체에 열 처리를 부여하여 LOCOS 산화막(18)을 형성한다. 이 때, 폴리실리콘막(13) 및 실리콘 질화막(14)이 형성된 부분의 일부에는, 버즈 비크가 형성된다. 또한, LOCOS 산화막(18)의 평탄부에서는, 예를 들면 두께 3000∼5000Å 정도로 형 성된다. 특히, 분리 영역(8) 위에서는, LOCOS 산화막(18)이 형성되는 것으로, 보다 소자간 분리가 이루어진다. 그 후, 실리콘 질화막(14)을 제거한다.
다음으로, 도 5에 도시한 바와 같이, 폴리실리콘막(13), 혹은, LOCOS 산화막(18) 상부면에, 폴리실리콘막(19), 텅스텐 실리콘막(20) 및 실리콘 산화막(21)을, 순차적으로, 퇴적한다. 이 때, 제1 소자 형성 영역(9)에서는, 에피택셜층(5) 표면에 잔존한 실리콘 산화막(12)이 게이트 산화막으로서 이용된다. 마찬가지로, 제2 소자 형성 영역(10)에서는, 에피택셜층(5) 표면에 잔존한 실리콘 산화막(11, 12)이 게이트 산화막으로서 이용된다. 또한, 실리콘 산화막(12) 상부면에 잔존한 폴리실리콘막(13) 상부면에, 또한, 폴리실리콘막(19) 및 텅스텐 실리콘막(20)을 퇴적한다. 그리고, 게이트 전극(22, 23)(도 6 참조)으로서 이용하기 위한 원하는 막 두께로 한다. 또한, 본 실시예에서의 폴리실리콘막(19) 및 텅스텐 실리콘막(20)이 본 발명의 「제2 실리콘막」에 대응한다. 그리고, 본 발명의 「제2 실리콘막」으로서는, 게이트 전극을 구성하는 막이면 된다.
이 때, 도 2를 이용하여 전술한 바와 같이, 실리콘 산화막(12)을 퇴적한 후에 폴리실리콘막(13)을 퇴적한다. 그리고, LOCOS 산화막(18)을 형성하고, 폴리실리콘막(19)을 퇴적할 때까지의 동안에, 실리콘 산화막(12)은 폴리실리콘막(13)으로 피복되어 있다. 이 제조 방법에 의해, 실리콘 산화막(11, 12)이 산화하고, 성장하는 량을 대폭 저감할 수 있다. 그리고, N 채널형 MOS 트랜지스터 및 P 채널형 MOS 트랜지스터의 게이트 산화막의 막 두께는, 적합한 범위 내에서 유지된다.
또한, 게이트 산화막으로서 이용하는 실리콘 산화막(11, 12) 및 게이트 전극 (22, 23)으로서 이용하는 폴리실리콘막(13)을 LOCOS 산화막(18) 형성 시의 마스크로 하여 겸용한다. 이 제조 방법에 의해, LOCOS 산화막(18) 형성용의 실리콘 산화막을 퇴적하여, 제거하는 공정을 생략할 수 있고, 제조 공정을 간략화하고, 제조 코스트를 억제할 수 있다.
또한, 본 실시예에서는, 폴리실리콘막(13, 19)은, 2회의 퇴적 공정에 의해, 원하는 막 두께로 되도록 형성된다. 이 제조 방법에 의해, 폴리실리콘막(13)의 막 두께를 얇게 할 수 있다. 그리고, LOCOS 산화막(18)을 형성할 때의 패터닝을 용이하게 할 수 있다. 그러나, 본 실시예에서는, 실리콘 산화막(12) 표면에 게이트 전극(22, 23)의 막 두께에 적합한 폴리실리콘막을 1회의 퇴적 공정에서, 형성하는 경우라도 된다.
다음으로, 도 6에 도시한 바와 같이, 제1 및 제2 소자 형성 영역(9, 10)에서, 폴리실리콘막(19), 텅스텐 실리콘막(20) 및 실리콘 산화막(21)을 선택적으로 제거한다. 그리고, 게이트 전극(22, 23) 등을 형성하고, 게이트 전극(22, 23)을 마스크로 하여, 동일한 에칭 공정에서, 실리콘 산화막(11, 12)을 선택적으로 제거한다.
전술한 바와 같이, 제1 소자 형성 영역(9)에서는, 에피택셜층(5) 표면에 실리콘 산화막(12)만이 퇴적되어 있다. 한편, 제2 소자 형성 영역(10)에서는, 에피택셜층(5) 표면에 실리콘 산화막(11)(도 2 참조, 12)이 퇴적되어 있다. 그리고, P형 불순물, 예를 들면 붕소(B)를 이온 주입하여, P형의 확산층(24, 25)을 형성한다. P형의 확산층(24, 25)은, P 채널형의 MOS 트랜지스터의 드레인 영역, 소스 영 역으로 된다. 또한, 도 6 이후에서는, 제2 소자 형성 영역에서의 실리콘 산화막(11, 12)은, 일체로 실리콘 산화막(12)으로서 도시하고 있다. 또한, 제1 및 제2 소자 형성 영역에서의 폴리실리콘막(13, 19)은, 일체로 폴리실리콘막(19)으로서 나타내고 있다.
이 때, 제2 소자 형성 영역(10)에서는, 게이트 전극(22)을 이용하여, 자기 정합 기술에 의해 P형의 확산층(24, 25)을 형성한다. 그리고, 붕소(B)가 게이트 전극(22)을 관통하게 되면, 드레인 영역과 소스 영역을 구분하여 형성할 수 없게 된다. 그 때문에, 붕소(B)를 가속 전압 30∼60keV 정도로 이온 주입하기 위해서는, 에피택셜층(5) 상부면의 실리콘 산화막의 막 두께가, 예를 들면 400∼800Å 정도일 필요가 있다. 즉, 드레인 영역 및 소스 영역을 형성하는 공정에서는, 불순물이 게이트 전극(22)을 관통하지 않는 가속 전압으로 행해진다. 그리고, 그 가속 전압으로, 불순물이 실리콘 산화막(11, 12)을 관통하도록 실리콘 산화막(11, 12)의 막 두께가 에칭된다.
한편, P형의 확산층(24, 25)이 형성되는 영역의 상부면에서는, 실리콘 산화막(11, 12)은, 예를 들면 1000Å∼1400Å 정도 퇴적되어 있다. 그 때문에, 에칭에 의해, P형의 확산층(24, 25)이 형성되는 영역의 실리콘 산화막(11, 12)을 선택적으로 제거할 필요가 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(24, 25)이 형성되는 영역만의 실리콘 산화막(11, 12)을 제거하는 경우에는, 마스크 매수가 증가한다. 마스크 매수의 증가에 의해, 제조 코스트가 걸린다. 따라서, 패터닝된 포토레지스트를 형성하지 않는 상태에서 에칭을 행할 수도 있다. 이 경우에는, 실리콘 산화막(12)만이 퇴적되어 있는 영역에서는, 에피택셜층(5) 표면이, 예를 들면 100Å 정도 오버 에칭되는 영역도 존재한다.
그러나, 저내압의 N 채널형의 MOS 트랜지스터는, 에피택셜층(5)이, 약간, 오버 에칭되더라도, 내압 특성 등에의 영향은 적다. 이것은, 도 8에 점선으로 나타낸 바와 같이, 공핍층이, 불순물 농도가 낮은 에피택셜층(5)의 심부로 넓어진다. 그리고, 오버 에칭된 영역이, 공핍층의 형성 영역 내에 존재하기 어려운 구조로 되기 때문이다. 이 구조에 의해, 오버 에칭된 영역에서 전계 집중을 일으키는 것도 없고, 내압 특성을 열화시키는 일은 없다고 생각된다. 즉, 본 실시예에서는, P형의 확산층(24, 25)이 형성되는 영역 상부면의 실리콘 산화막(11, 12)을 선택적으로 제거할 때에, 에피택셜층(5) 전체면에 대하여, 에칭을 행한다. 이 제조 방법에 의해, 마스크 매수를 저감할 수 있고, 제조 코스트를 저감할 수 있다. 또한, 제조 공정을 간략화할 수 있다.
또한, 전술한 바와 같이, 에피택셜층(5) 표면에는, 미리, 실리콘 산화막(11, 12)이 퇴적되어 있다. 그리고, 게이트 전극(22)을 이용하여 자기 정합 기술에 의해, 실리콘 산화막(11, 12)을 드라이 에칭한다. 이 제조 방법에 의해, 게이트 전극(22) 하부의 실리콘 산화막(11, 12)의 사이드 에칭에 의해, 내압 특성이 열화하는 일은 없다.
그 후, 에피택셜층(5) 상부면에 TEOS막(26)을 퇴적하여, TEOS막(26) 상부면에 포토레지스트(27)를 퇴적한다. 공지의 포토리소그래피 기술을 이용하여, 제1 소자 형성 영역(9)에서는, 포토레지스트(27)의, P형의 확산층(28)이 형성되는 영역 에 개구부를 형성한다. 제2 소자 형성 영역(10)에서는, 포토레지스트(27)의, P형의 확산층(24, 25)이 형성되는 영역에 개구부를 형성한다. 그리고, 포토레지스트(27)를 마스크로 하여, P형 불순물, 예를 들면 붕소(B)를 이온 주입하여, P형의 확산층(24, 25, 28)을 형성한다. 이 때, 도시한 바와 같이, 게이트 전극(22, 23)을 이용하여, 자기 정합 기술에 의해 P형의 확산층(24, 25, 28)을 형성한다.
다음으로, 도 7에 도시한 바와 같이, 에피택셜층(5)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면 인(P)을 이온 주입하여, N형의 확산층(29, 30, 31)을 형성한다. N형의 확산층(29)은 드레인 취출 영역으로서 이용된다. N형의 확산층(30)은 소스 영역으로서 이용된다. 도시한 바와 같이, N형의 확산층(29, 30, 31)은, LOCOS 산화막(18)을 이용하여, 자기 정합 기술에 의해 형성된다.
그 후, 에피택셜층(5) 상부면에, 예를 들면 절연층(32)으로서 BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등을 퇴적한다. 예를 들면, CHF3+O2계의 가스를 이용한 드라이 에칭에 의해, 절연층(32)에 컨택트홀(33, 34, 35, 36, 37)을 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면 불화 붕소(BF)를 이온 주입하여, P형의 확산층(38, 39)을 형성한다. 이 때, P형의 확산층(38, 39)은, 컨택트홀(36, 37)을 이용하여, 자기 정합 기술에 의해 형성된다. 이 제조 방법에 의해, P형의 확산층(38, 39)은, P형의 확산층(24, 25)에 대하여 위치 정밀도 좋게 형성된다.
다음으로, 도 8에 도시한 바와 같이, 컨택트홀(33, 34, 35, 36, 37) 내벽 등에 배리어 메탈막(40)을 형성한다. 그리고, 컨택트홀(33, 34, 35, 36, 37) 내를 텅스텐(W)막(41)으로 매설한다. W 막(41) 상부면에, CVD법에 의해, 알루미늄 구리(AlCu)막, 배리어 메탈막을 퇴적한다. 그 후, 공지의 포토리소그래피 기술을 이용하여, AlCu 막 및 배리어 메탈막을 선택적으로 제거한다. 그리고, P 채널형의 MOS 트랜지스터의 드레인 전극(42) 및 소스 전극(43)을 형성한다. 또한, N 채널형의 MOS 트랜지스터의 드레인 전극(44) 및 소스 전극(45)을 형성한다. 또한, 도 8에 도시한 단면에서는, 게이트 전극(22, 23)에의 배선층은 도시하지 않지만, 그 외의 영역에서 배선층과 접속하고 있다.
전술한 바와 같이, 본 실시예에서는, MOS 트랜지스터가 형성되는 영역에, 미리, 게이트 산화막으로서의 실리콘 산화막을 형성한 후에 LOCOS 산화막을 형성하는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. LOCOS 산화막을 형성한 후에, 게이트 산화막으로서의 실리콘 산화막을 형성하는 경우라도, 마찬가지의 제조 방법을 이용할 수도 있다. 그외, 본 발명의 요지를 일탈하지 않는 범위에서, 여러가지의 변경이 가능하다.
본 발명에서는, 고내압 MOS 트랜지스터의 드레인 영역 및 소스 영역 상부면의 산화막을 선택적으로 얇게 하는 공정을 포함한다. 이 제조 방법에 의해, 게이트 산화막의 막 두께가 상이한 고내압 MOS 트랜지스터와 저내압 MOS 트랜지스터를 동일 기판 위에 형성할 때에, 마스크 매수를 저감하여, 제조 코스트를 억제할 수 있다.
또한, 본 발명에서는, 고내압 MOS 트랜지스터에서, 게이트 전극을 이용하여 자기 정합 기술에 의해, 드레인 영역 및 소스 영역 상부면의 산화막을 선택적으로 제거한다. 또한, 게이트 전극을 이용하여 자기 정합 기술에 의해, 드레인 영역 및 소스 영역을 형성한다. 이 제조 방법에 의해, 게이트 전극에 대하여, 드레인 영역 및 소스 영역을 위치 정밀도 좋게 형성할 수 있다.
또한, 본 발명에서는, 고내압 MOS 트랜지스터의 드레인 영역 및 소스 영역 상부면의 산화막의 막 두께를 조정한다. 이 제조 방법에 의해, 불순물이 게이트 전극을 관통하지 않는 가속 전압으로 이온 주입을 행할 수 있다. 또한, 고내압 MOS 트랜지스터의 게이트 산화막의 막 두께를 원하는 범위로 설계할 수 있다.
또한, 본 발명에서는, 게이트 산화막 및 게이트 전극을 필드 산화막 형성 시의 마스크로 하여 겸용한다. 이 제조 방법에 의해, 필드 산화막을 형성하기 위한 산화막 등을 퇴적하는 공정을 생략할 수 있다. 그리고, 제조 공정을 간략화할 수 있고, 또한 제조 코스트를 억제할 수 있다.
또한, 본 발명에서는, 게이트 산화막을 퇴적한 후, 그 상부면에 게이트 전극의 일부인 실리콘막을 퇴적한 상태에서, 필드 산화막 형성 시의 마스크로 하여 이용한다. 이 제조 방법에 의해, 반도체층 표면에, 미리, 퇴적한 게이트 산화막이 원하는 막 두께 이상으로 성장하는 것을 억제할 수 있다.

Claims (4)

  1. 반도체층을 준비하고, 상기 반도체층에 형성된 분리 영역에 의해 구획된 복수의 소자 형성 영역에, 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터보다 게이트 산화막의 막 두께가 얇은 제2 MOS 트랜지스터를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 제1 MOS 트랜지스터의 형성 영역의 상기 반도체층 표면에, 제1 절연막을 선택적으로 형성한 후, 상기 제1 및 제2 MOS 트랜지스터의 형성 영역의 상기 반도체층 표면에, 제2 절연막을 형성하는 공정과,
    상기 제1 MOS 트랜지스터의 형성 영역에 게이트 전극을 형성하고, 상기 게이트 전극 근방에 위치하는 드레인 영역 및 소스 영역의 형성 영역 상부면의 상기 제1 및 제2 절연막의 막 두께를 얇게 하는 공정과,
    상기 반도체층 상방으로부터 불순물을 이온 주입하여, 상기 반도체층에 드레인 영역 및 소스 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 절연막의 막 두께를 얇게 하는 공정에서는, 상기 제2 MOS 트랜지스터의 형성 영역의 상기 제2 절연막을 동일 공정에서 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 드레인 영역 및 소스 영역을 형성하는 공정에서는, 상기 게이트 전극을 이용하여 자기 정합 기술에 의해 상기 제1 및 제2 절연막을 얇게한 후, 상기 게이트 전극 상방으로부터 상기 게이트 전극을 이용하여 자기 정합 기술에 의해 이온 주입을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 게이트 전극을 형성하는 공정에서는, 상기 제2 절연막 상부면에, 필드 산화막이 형성되는 영역에 개구부가 형성되도록 제1 실리콘막 및 실리콘 질화막을 형성하고, 상기 제1 실리콘막 및 실리콘 질화막을 마스크로 하여 이용하여 상기 반도체층에 필드 산화막을 형성한 후, 상기 실리콘 질화막을 제거하여, 상기 제1 실리콘막 상부면에 제2 실리콘막을 퇴적하고, 상기 제1 및 제2 실리콘막을 선택적으로 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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