KR20070059967A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치에서는, 분리 영역을 구성하는 P형의 매입 확산층의 횡방향 확산폭이 넓어져, 디바이스 사이즈를 축소하기 어렵다는 문제가 있었다. 본 발명의 반도체 장치에서는 P형의 단결정 실리콘 기판(6) 위에 2층의 에피택셜층(7, 8)이 형성되어 있다. 에피택셜층(7, 8)에는 분리 영역(3, 4, 5)을 구성하는 P형의 매입 확산층(43, 44, 45) 및 P형의 확산층(46, 47, 48)이 형성되어 있다. 이 때, P형의 매입 확산층(43, 44, 45)은 1층째의 에피택셜층(7) 표면으로부터 확산하여 형성되어 있다. 이 구조에 의해, P형의 매입 확산층(43, 44, 45)의 횡방향 확산폭 W1, W2, W3이 좁아져, NPN 트랜지스터(1)의 디바이스 사이즈를 축소할 수 있다.
에피택셜층, P형의 매입 확산층, NPN 트랜지스터

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시 형태에서의 반도체 장치를 설명하기 위한 단면도.
도 2는 본 발명의 실시 형태에서의 반도체 장치의 내압 특성을 설명하기 위한 도면.
도 3은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 종래의 실시 형태에서의 반도체 장치를 설명하기 위한 단면도.
<도면의 주요부분에 대한 부호의 설명>
1: NPN 트랜지스터
2: N 채널형 MOS 트랜지스터
3: 분리 영역
4: 분리 영역
5: 분리 영역
6: P형의 단결정 실리콘 기판
7: N형의 에피택셜층
8: N형의 에피택셜층
12: P형의 확산층
43: P형의 매입 확산층
46: P형의 확산층
[특허문헌 1] 일본 특개평 9-283646호 공보(제3∼4, 6페이지, 제1, 도 5∼도 7)
본 발명은, 내압 특성을 유지하면서, 디바이스 사이즈를 축소하는 반도체 장 치 및 그 제조 방법에 관한 것이다.
종래의 반도체 장치의 일 실시예로서, 하기의 NPN 트랜지스터(61)의 구조가 알려져 있다. 도 9에 도시한 바와 같이, P형의 반도체 기판(62) 위에는, N형의 에피택셜층(63)이 형성되어 있다. 에피택셜층(63)에는, 기판(62) 표면으로부터 상하방향(깊이 방향)으로 확산하는 P형의 매입 확산층(64, 65)과 에피택셜층(63) 표면으로부터 확산하는 P형의 확산층(66, 67)이 형성되어 있다. 그리고, 에피택셜층(63)은, P형의 매입 확산층(64, 65)과 P형의 확산층(66, 67)이 연결되어 이루어지는 분리 영역(68, 69)에 의해, 복수의 소자 형성 영역으로 구분되어 있다. 소자 형성 영역 중 하나에는, 예를 들면, NPN 트랜지스터(61)가 형성되어 있다. NPN 트랜지스터(61)는, 주로, 콜렉터 영역으로서 이용되는 N형의 매입 확산층(70) 및 N형의 확산층(71), 베이스 영역으로서 이용되는 P형의 확산층(72) 및 에미터 영역으로서 이용되는 N형의 확산층(73)으로 형성되어 있다(예를 들면, 특허문헌 1 참조.).
전술한 바와 같이, 종래의 반도체 장치에서는, 에피택셜층(63)의 막 두께는, NPN 트랜지스터(61) 등의 내압이 고려되어 결정된다. 예를 들면, 파워용 반도체 소자와 제어용의 반도체 소자가, 동일한 반도체 기판(62)에 모노리식으로 형성되는 경우에는, 파워용 반도체 소자의 내압 특성에 따라서, 에피택셜층(63)의 막 두께가 결정된다. 그리고, 분리 영역(68, 69)을 구성하는 P형의 매입 확산층(64, 65)은, 기판(62) 표면으로부터 에피택셜층(63)으로 기어올라가 있다. 한편, 분리 영역(68, 69)을 구성하는 P형의 확산층(66, 67)은, 에피택셜층(63) 표면으로부터 기 어내려가 있다. 이 구조에 의해, P형의 매입 확산층(64, 65)은, 그 기어올라감 폭에 따라서, 그 횡방향 확산폭 W4, W5도 넓어지게 된다. 그리고, NPN 트랜지스터(61)가 원하는 내압을 실현하기 위해서는, P형의 확산층(72)과 분리 영역(68)과의 이간 거리 L2가 일정 거리 이상인 것이 필요해진다. 그 때문에, P형의 매입 확산층(64, 65)의 횡방향 확산폭 W4, W5가 넓어짐으로써, NPN 트랜지스터(61)의 디바이스 사이즈를 축소하기 어렵다는 문제가 있다.
또한, 종래의 반도체 장치의 제조 방법에서는, P형의 매입 확산층(64, 65)과 P형의 확산층(66, 67)을 연결시켜, 분리영역(68, 69)을 형성한다. 그 때문에, 에피택셜층(63)을 형성한 후에 P형의 매입 확산층(64, 65)을 확산하는 열 확산 공정을 행하고 있다. 또한, P형의 확산층(66, 67)은, 분리 영역(68, 69)을 형성하는 전용의 이온 주입 공정이기 때문에, P형의 확산층(66, 67)을 확산하는 전용의 열 확산 공정이 필요해진다. 이 제조 방법에 의해, 특히, P형의 매입 확산층(64, 65)의 횡방향 확산폭 W4, W5가 넓어져, NPN 트랜지스터(61)의 디바이스 사이즈를 축소하기 어렵다는 문제가 있다.
또한 종래의 반도체 장치의 제조 방법에서는, 에피택셜층(63) 표면으로부터 분리 영역(68, 69)을 구성하는 P형의 확산층(66, 67)을 형성한 후, 열 산화법에 의해 LOCOS(Local Oxidation of Silicon) 산화막(74, 75)을 형성한다. 그리고 P형의 확산층(66, 67)을 형성하기 위해, P형 불순물로서, 예를 들면 붕소(B)를 이용한 이온 주입 공정을 행했을 때에, P형의 확산층(66, 67)의 형성 영역에 이온 주입 시의 데미지가 발생하는 경우가 있다. 이 경우, 그 후 공정인 LOCOS 산화막(74, 75)을 형성하는 열 산화 공정에 의해, P형의 확산층(66, 67)의 형성 영역에서의 데미지 영역으로부터 결정 결함이 발생하기 쉽다는 문제가 있다.
전술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치에서는, 일 도전형의 반도체 기판과, 상기 반도체 기판 위에 형성된 역도전형의 제1 에피택셜층과, 상기 제1 에피택셜층 위에 형성된 역도전형의 제2 에피택셜층과, 상기 제1 및 제2 에피택셜층을 복수의 소자 형성 영역으로 구분하는 일 도전형의 분리 영역과, 상기 반도체 기판과 상기 제1 에피택셜층에 걸쳐 형성된 역도전형의 매입 확산층과, 상기 분리 영역을 구성하고, 상기 제1 에피택셜층 표면으로부터 형성되고, 상기 반도체 기판과 연결하는 일 도전형의 매입 확산층과, 상기 분리 영역을 구성하고, 상기 제2 에피택셜층 표면으로부터 형성되고, 상기 일 도전형의 매입 확산층과 연결하는 일 도전형의 제1 확산층과, 상기 제2 에피택셜층에 형성되고, 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층과, 상기 제2 에피택셜층에 형성되고, 베이스 영역으로서 이용되는 일 도전형의 제2 확산층과, 상기 일 도전형의 제2 확산층과 중첩하여 형성되고, 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 분리 영역을 구성하는 일 도전형의 매입 확산층의 횡방향 확산이 억제되어, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 일 도전형의 반도체 기판을 준비하고, 상기 반도체 기판에 역도전형의 매입 확산층을 형성한 후, 상기 반도체 기판 위에 역도전형의 제1 에피택셜층을 형성하는 공정과, 상기 제1 에피택셜층 의 원하는 영역에 일 도전형의 불순물을 이온 주입한 후, 상기 제1 에피택셜층 위에 역도전형의 제2 에피택셜층을 형성하고, 상기 제1 및 제2 에피택셜층에 걸쳐 일 도전형의 매입 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 상기 일 도전형의 매입 확산층과 연결하는 일 도전형의 제1 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 베이스 영역으로서 이용되는 일 도전형의 제2 확산층을 형성하는 공정과, 상기 일 도전형의 제2 확산층에 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 형성하는 공정을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 반도체 기판 위에 2층의 제1 및 제2 에피택셜층을 형성한다. 그리고, 제1 에피택셜층 표면으로부터 일 도전형의 매입 확산층을 형성함으로써, 그 횡방향 확산을 억제할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 제2 에피택셜층을 형성한 후, 상기 일 도전형의 매입 확산층을 확산하기 위한 열 확산 공정을 행하는 일 없이, 상기 일 도전형의 제1 확산층을 형성하기 위한 이온 주입 공정을 행하는 것을 특징으로 한다. 따라서, 본 발명에서는, 일 도전형의 매입 확산층 전용의 열 확산 공정이 생략할 수 있도록, 제1 에피택셜층의 막 두께를 조정함으로써, 일 도전형의 매입 확산층의 횡방향 확산을 억제할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 제2 에피택셜층에 LOCOS 산화막을 형성한 후, 상기 LOCOS 산화막 위로부터 상기 일 도전형의 제1 확산층을 형성하는 일 도전형의 불순물을 이온 주입하는 것을 특징으로 한다. 따라 서, 본 발명에서는, 일 도전형의 제1 확산층의 형성 영역에서의 결정 결함을 저감할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 일 도전형의 반도체 기판을 준비하고, 상기 반도체 기판에 역도전형의 제1 매입 확산층 및 역도전형의 제2 매입 확산층을 형성한 후, 상기 반도체 기판 위에 역도전형의 제1 에피택셜층을 형성하는 공정과, 상기 제1 에피택셜층의 원하는 영역에 일 도전형의 불순물을 이온 주입한 후, 상기 제1 에피택셜층 위에 역도전형의 제2 에피택셜층을 형성하고, 상기 제1 및 제2 에피택셜층에 걸쳐 일 도전형의 매입 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 상기 일 도전형의 매입 확산층과 연결하는 일 도전형의 제1 확산층 및 백 게이트 영역으로서 이용되는 일 도전형의 제2 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 베이스 영역으로서 이용되는 일 도전형의 제3 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층을 형성하는 공정과, 상기 일 도전형의 제3 확산층에 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 형성하는 공정과, 상기 일 도전형의 제2 확산층에 소스 영역으로서 이용되는 역도전형의 제3 확산층 및 드레인 영역으로서 이용되는 역도전형의 제4 확산층을 형성하는 공정을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 기판 위에 복수의 소자를 모노리식으로 형성하는 경우에서도, 제1 에피택셜층 표면으로부터 일 도전형의 매입 확산층을 형성함으로써, 그 횡방향 확산을 억제할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 일 도전형의 제1 확 산층과 상기 일 도전형의 제2 확산층은, 동일의 이온 주입 공정에 의해 형성되는 것을 특징으로 한다. 따라서, 본 발명에서는, 분리 영역을 구성하는 일 도전형의 제1 확산층을 형성하는 이온 주입 공정을 그 밖의 소자를 형성하는 이온 주입 공정과 공용 공정으로 한다. 이 제조 방법에 의해, 열 확산 공정을 저감할 수 있으며, 일 도전형의 매입 확산층의 횡방향 확산을 억제할 수 있다.
<실시예>
이하에, 본 발명의 일 실시 형태인 반도체 장치에 대해서, 도 1∼도 2를 참조하여, 상세히 설명한다. 도 1은, 본 실시 형태의 반도체 장치를 설명하기 위한 단면도이다. 도 2는, 본 실시 형태인 반도체 장치의 내압 특성을 설명하기 위한 도면이다.
도 1에 도시한 바와 같이, 분리 영역(3, 4, 5)에서 구획된 하나의 소자 형성 영역에는 NPN 트랜지스터(1)가 형성되고, 다른 소자 형성 영역에는 N 채널형 MOS(Metal Oxide Semiconductor) 트랜지스터(2)가 형성되어 있다. 또한, 도시하고 있지 않지만, 그 밖의 소자 형성 영역에는 P 채널형 MOS 트랜지스터, PNP 트랜지스터 등이 형성되어 있다.
도시한 바와 같이, NPN 트랜지스터(1)는, 주로, P형의 단결정 실리콘 기판(6)과, N형의 에피택셜층(7, 8)과, 콜렉터 영역으로서 이용되는 N형의 매입 확산층(9, 10)과, 콜렉터 영역으로서 이용되는 N형의 확산층(11)과, 베이스 영역으로서 이용되는 P형의 확산층(12)과, 에미터 영역으로서 이용되는 N형의 확산층(13)으로 구성되어 있다.
N형의 에피택셜층(7, 8)은, P형의 단결정 실리콘 기판(6) 위에 형성되어 있다. 즉, 기판(6) 위에는, 2층의 에피택셜층(7, 8)이 적층되어 있다. 1층째의 에피택셜층(7)은, 예를 들면, 그 막 두께가 0.6∼1.0(㎛) 정도로 되도록 형성되어 있다. 한편, 2층째의 에피택셜층(8)은, 예를 들면, 그 막 두께가 1.0∼1.5(㎛) 정도로 되도록 형성되어 있다.
N형의 매입 확산층(9)은, 기판(6)과 1층째의 에피택셜층(7)에 걸쳐 형성되어 있다. 또한, N형의 매입 확산층(10)은, 1층째의 에피택셜층(7)과 2층째의 에피택셜층(8)에 걸쳐 형성되어 있다. 그리고, N형의 매입 확산층(10)은, N형의 매입 확산층(9)과 연결되어 있다.
N형의 확산층(11)은, 2층째의 에피택셜층(8)에 형성되어 있다. N형의 확산층(11)은, N형의 매입 확산층(10)과 연결되어 있다. 그리고, N형의 매입 확산층(9, 10) 및 N형의 확산층(11)은, NPN 트랜지스터(1)의 콜렉터 영역으로서 이용되고 있다.
P형의 확산층(12)은, 2층째의 에피택셜층(8)에 형성되고, 베이스 영역으로서 이용되고 있다.
N형의 확산층(13)은, P형의 확산층(12)에 형성되고, 에미터 영역으로서 이용되고 있다.
LOCOS 산화막(14, 15, 16)이, 2층째의 에피택셜층(8)에 형성되어 있다. LOCOS 산화막(14, 15, 16)의 평단부에는, 그 막 두께가, 예를 들면, 3000∼10000Å정도로 된다. LOCOS 산화막(14, 16)의 하방에는, P형의 분리 영역(3, 4)이 형성되 어 있다.
절연층(17)이, 2층째의 에피택셜층(8) 상면에 형성되어 있다. 절연층(17)은, NSG(Nondoped Silicate Glass)막 및 BPSG(Boron Phospho Silicate Glass)막 등에 의해, 형성되어 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭에 의해, 절연층(17)에 콘택트 홀(18, 19, 20)이 형성되어 있다.
콘택트 홀(18, 19, 20)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로 이루어지는 알루미늄 합금막(21)이 선택적으로 형성되고, 에미터 전극(22), 베이스 전극(23) 및 콜렉터 전극(24)이 형성되어 있다.
한편, N 채널형 MOS 트랜지스터(2)는, 주로, P형의 단결정 실리콘 기판(6)과, N형의 에피택셜층(7, 8)과, N형의 매입 확산층(25)과, 백 게이트 영역으로서 이용되는 P형의 확산층(26, 27)과, 소스 영역으로서 이용되는 N형의 확산층(28, 30)과, 드레인 영역으로서 이용되는 N형의 확산층(29, 31)과, 게이트 전극(32)으로 구성되어 있다.
N형의 에피택셜층(7, 8)은, P형의 단결정 실리콘 기판(6) 위에 형성되어 있다.
N형의 매입 확산층(25)은, 기판(6)과 1층째의 에피택셜층(7)에 걸쳐 형성되어 있다.
P형의 확산층(26)이, 2층째의 에피택셜층(8)에 형성되고, 백 게이트 영역으 로서 이용되고 있다. P형의 확산층(26)에는, 그 형성 영역을 중첩시키도록, P형의 확산층(27)이 형성되어 있다. P형의 확산층(27)은, 백 게이트 인출 영역으로서 이용되고 있다.
N형의 확산층(28, 29)이 P형의 확산층(26)에 형성되어 있다. N형의 확산층(28)은, 소스 영역으로서 이용되고 있다. N형의 확산층(29)은, 드레인 영역으로서 이용되고 있다. N형의 확산층(28)에는 N형의 확산층(30)이 형성되고, N형의 확산층(29)에는 N형의 확산층(31)이 형성되어 있다. 이 구조에 의해, 드레인 영역은 DDD(Double Diffused Drain) 구조로 된다. 그리고, N형의 확산층(28, 29) 사이에 위치하는 P형의 확산층(26)은, 채널 영역으로서 이용된다. 채널 영역 상방의 에피택셜층(8) 상면에는 게이트 산화막(33)이 형성되어 있다.
게이트 전극(32)은, 게이트 산화막(33) 상면에 형성되어 있다. 게이트 전극(32)은, 예를 들면, 폴리실리콘막과 텅스텐 실리사이드막에 의해 원하는 막 두께로 되도록 형성되어 있다. 도시하고 있지 않지만, 텅스텐 실리사이드막의 상면에 실리콘 산화막이 형성되어 있다.
LOCOS 산화막(16, 34, 35)이, 2층째의 에피택셜층(8)에 형성되어 있다. 도시하고 있지 않지만, P형의 확산층(26)과 P형의 분리 영역(4, 5)과의 사이의 LOCOS 산화막(16, 35)의 하방에는, N형의 확산층이 형성되어 있는 경우라도 된다. 이 경우에는, N형의 확산층은, 에피택셜층(8) 표면이 반전하고, P형의 확산층(26)과 P형의 분리 영역(4, 5)이 쇼트하는 것을 방지할 수 있다.
절연층(17)이, 2층째의 에피택셜층(8) 상면에 형성되어 있다. 그리고, 공지 의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭에 의해, 절연층(17)에 콘택트 홀(36, 37, 38)이 형성되어 있다.
콘택트 홀(36, 37, 38)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로 이루어지는 알루미늄 합금막(39)이 선택적으로 형성되고, 드레인 전극(40), 소스 전극(41) 및 백 게이트 전극(42)이 형성되어 있다.
본 실시 형태에서는, 분리 영역(3, 4, 5)은, 1층째의 에피택셜층(7) 표면으로부터 확산하는 P형의 매입 확산층(43, 44, 45)과, 2층째의 에피택셜층(8) 표면으로부터 확산하는 P형의 확산층(46, 47, 48)이 연결되어, 형성되어 있다. 그리고, P형의 매입 확산층(43, 44, 45)은, 기판(6)과 연결되어 있다.
여기에서, NPN 트랜지스터(1)의 내압 특성에 따라 서로 다르지만, 예를 들면, 에피택셜층(7, 8)의 막 두께가, 합계 2.1(㎛) 정도로 되는 경우에 대해서 설명한다. 1층째의 에피택셜층(7)의 막 두께를 0.6(㎛) 정도로 하고, 2층째의 에피택셜층(8)의 막 두께를 1.5(㎛) 정도로 한다. 이 경우에는, P형의 매입 확산층(43, 44, 45)은, 에피택셜층(7)측으로 0.6(㎛) 정도 기어올라간다. 그리고, P형의 매입 확산층(43, 44, 45)의 횡방향 확산폭 W1, W2, W3은 0.48(㎛) 정도로 된다. 이것은, 에피택셜 층의 결정 상태 등에 따라서도 서로 다르지만, 확산층의 횡방향 확산폭은, 확산층의 기어올라감 폭(혹은, 기어내려감 폭)에 대해서 약 0.8배 정도로 되기 때문이다.
한편, 도 9를 이용하여 설명한 바와 같이, 종래의 구조에서 기판(62) 위에 그 막 두께가 2.1(㎛)로 되는 1층의 에피택셜층(63)이 퇴적되어 있는 경우를 고려한다. 이 경우에는, 기판(62) 표면으로부터 P형의 매입 확산층(64, 65)을 확산시키기 위해, P형의 매입 확산층(64, 65)은 에피택셜층(63)측으로 1.2(㎛) 정도 기어올라간다. 그리고, P형의 매입 확산층(64, 65)의 횡방향 확산폭은, 상기의 경우와 마찬가지로, 0.96(㎛) 정도로 된다.
즉, P형의 매입 확산층(43, 44, 45)이, 1층째의 에피택셜층(7) 표면으로부터 상하 방향(깊이 방향)으로 확산함으로써, 그 확산폭을 억제하여, 횡방향 확산폭 W1, W2, W3을 좁게 할 수 있다. 그리고, 종래의 구조와 마찬가지로, P형의 확산층(12)과 P형의 분리 영역(3)과의 이간 거리 L1에서는, NPN 트랜지스터(1)의 내압 특성에 따라서, 일정 폭이 필요하다. 그러나, P형의 매입 확산층(43, 44, 45)의 횡방향 확산폭 W1, W2, W3을 좁힘으로써, NPN 트랜지스터(1)의 디바이스 사이즈를 축소할 수 있다. 또한, 이간 거리 L1은, NPN 트랜지스터(1)의 내압 특성에 영향을 주는 P형의 확산층(12)과 P형의 분리 영역(3)과의 거리로 한다.
도 2에서는, 횡축은 베이스 영역(P형의 확산층(12))과 분리 영역(3)과의 이간 거리 L1을 나타내고, 종축은 NPN 트랜지스터(1)의 내압 특성을 나타내고 있다. 도시한 바와 같이, 이간 거리 L1이 넓어질수록, NPN 트랜지스터(1)의 내압치가 높아지고 있다. 즉, 이간 거리 L1이 넓어짐에 따라, NPN 트랜지스터(1)의 내압 특성이 향상된다. 그러나 그 한편으로, NPN 트랜지스터(1)의 디바이스 사이즈가 크게 된다. 그 때문에, 이간 거리 L1은, NPN 트랜지스터(1)의 디바이스 사이즈도 고려하여, 설계된다.
또한, 도 1에 도시한 바와 같이, 점선은 기판(6)과 1층째의 에피택셜층(7)의 경계 영역을 나타내고 있다. 전술한 바와 같이, 기판(6)은 P형 불순물을 함유하고 있고, 에피택셜층(7)에는 기판(6)으로부터 기어올라간 P형의 확산 영역이 형성되어 있다. 이 구조에 의해, P형의 매입 확산층(43, 44, 45)은 상기 P형의 확산 영역과 연결함으로써, P형의 매입 확산층(43, 44, 45)의 횡방향 확산폭 W1, W2, W3은, 또한, 억제된다. 그리고, NPN 트랜지스터(1)의 디바이스 사이즈도, 또한, 축소된다.
다음으로, 본 발명의 일 실시 형태인 반도체 장치의 제조 방법에 대해서, 도 3∼도 8을 참조하여, 상세히 설명한다. 도 3∼도 8은, 본 실시 형태에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 3에 도시한 바와 같이, P형의 단결정 실리콘 기판(6)을 준비한다. 기판(6) 위에 실리콘 산화막(49)을 형성하고, N형의 매입 확산층(9, 25)의 형성 영역 위에 개구부가 형성되도록, 실리콘 산화막(49)을 선택적으로 제거한다. 그리고, 실리콘 산화막(49)을 마스크로서 이용하여, 기판(6)의 표면에 N형 불순물, 예를 들면, 안티몬(Sb)을 포함하는 액체 소스(50)를 회전 분포법에 의해 분포한다. 그 후, 안티몬(Sb)을 열 확산하고, N형의 매입 확산층(9, 25)을 형성한 후, 실리콘 산화막(49) 및 액체 소스(50)를 제거한다.
다음으로, 도 4에 도시한 바와 같이, 기판(6)을 기상 에피택셜 성장 장치의 서셉터 위에 배치하고, 기판(6) 위에 N형의 에피택셜층(7)을 형성한다. 이 때, 막 두께가 0.6∼1.0(㎛) 정도로 되도록, 에피택셜층(7)을 형성한다. 이 에피택셜층(7)의 형성 공정에서의 열 처리에 의해, 상기 N형의 매입 확산층(9, 25)이 열 확 산된다. 그리고, 에피택셜층(7) 위에 실리콘 산화막(51)을 형성하고, 후술하는 N형의 매입 확산층(10)의 형성 영역 위에 개구부를 가진 포토레지스트(도시하지 않음)를 마스크로서, 예를 들면, 이온 주입법에 의해, N형의 매입 확산층(10)을 형성한다. 또한, 이 N형의 매입 확산층(10)의 형성 공정은 생략되는 것이어도 된다.
다음으로, 실리콘 산화막(51) 위에 포토레지스트(52)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 매입 확산층(43, 44, 45)이 형성되는 영역 위의 포토레지스트(52)에 개구부를 형성한다. 그 후, 에피택셜층(7)의 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 180∼200(keV), 도입량 1.0×1012∼1.0×1014(/㎠)으로 이온 주입한다. 또한, 본 실시 형태에서는, 이온 주입된 P형의 매입 확산층(43, 44, 45)의 불순물 농도 피크는, 상기 에피택셜층(7)의 표면으로부터 약 0.2∼0.3(㎛)의 깊이 위치이다. 더욱이, 이 이온 주입에 의한 불순물 농도 피크 위치를 이온 주입의 가속 전압을 임의로 변경함으로써 임의로 조정할 수 있고, 그 피크 위치에 의해 P형의 매입 확산층(43, 44, 45)의 형성 위치를 조정할 수 있다. 그리고, P형의 매입 확산층(43, 44, 45)을 열 확산하는 일 없이, 실리콘 산화막(51) 및 포토레지스트(52)를 제거한다.
다음으로, 도 5에 도시한 바와 같이, 기판(6)을 기상 에피택셜 성장 장치의 서셉터 위에 배치하고, 에피택셜층(7) 위에 N형의 에피택셜층(8)을 형성한다. 이 때, 막 두께가 1.0∼1.5(㎛) 정도로 되도록, 에피택셜층(8)을 형성하고, 에피택셜층(7, 8)의 합계의 막 두께가, 예를 들면, 2.0∼2.1(㎛) 정도로 되도록 한다. 이 에피택셜층(8)의 형성 공정에서의 열 처리에 의해, 상기 P형의 매입 확산층(43, 44, 56)이 열 확산된다. 그 후, 에피택셜층(8)의 원하는 영역에 LOCOS 산화막(14, 15, 16, 34, 35)을 형성한다.
다음으로, 도 6에 도시한 바와 같이, 에피택셜층(8) 위에 실리콘 산화막(53)을, 예를 들면, 450(Å) 정도 퇴적한다. 다음으로, 실리콘 산화막(53) 위에 포토레지스트(54)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(26, 46, 47, 48)이 형성되는 영역 위의 포토레지스트(54)에 개구부를 형성한다. 그 후, 에피택셜층(8)의 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 180∼200(keV), 도입량 1.0×1012∼1.0×1014(/㎠) 로 이온 주입한다. 그리고, 포토레지스트(54)를 제거하고, 열 확산하고, P형의 확산층(26, 46, 47, 48)을 형성한다.
이 때, 에피택셜층(8)을 형성한 후에, P형의 매입 확산층(43, 44, 45)을 확산시키기 위한 열 확산 공정을 행하는 일 없이, P형의 확산층(26, 46, 47, 48)을 형성한다. 이 제조 방법은, 에피택셜층(7)의 막 두께를 조정함으로써, 종래의 제조 방법에서는 필요했던 P형의 매입 확산층(43, 44, 45)을 확산시키기 위한 열 확산 공정을 생략할 수 있다.
또한, 분리 영역(3, 4, 5)을 구성하는 P형의 확산층(46, 47, 48)을 형성하는 이온 주입 공정과 N 채널형 MOS 트랜지스터(2)의 백 게이트 영역인 P형의 확산층(26)을 형성하는 이온 주입 공정을 공용 공정으로 한다. 이로써, 종래의 제조 방법에서는 필요했던, P형의 확산층(46, 47, 48)을 단독으로 확산시키는 열 확산 공정을 생략할 수 있다.
이 제조 방법에 의해, 종래의 제조 방법과 비교하여, P형의 매입 확산층(43, 44, 45)에 대해서, 상기 2회의 열확산 공정을 생략할 수 있다. 그리고, P형의 매입 확산층(43, 44, 45)의 횡방향 확산폭 W1, W2, W3(도 1 참조)을 좁힐 수 있어, NPN 트랜지스터(1)의 디바이스 사이즈를 축소할 수 있다.
또한, LOCOS 산화막(14, 16, 35)을 형성한 후에, LOCOS 산화막(14, 16, 35) 위로부터 붕소(B)를 이온 주입한다. 이 제조 방법에 의해, 비교적 분자 레벨이 큰 붕소(B)를 이온 주입함으로써 데미지를 받은 에피택셜층(8) 표면으로부터, LOCOS 산화막(14, 16, 35) 형성 시의 열에 의해 결정 결함이 발생하는 것을 막을 수 있다.
다음으로, 도 7에 도시한 바와 같이, 에피택셜층(8)에 P형의 확산층(12), N형의 확산층(11)을 순차적으로 형성한 후, 에피택셜층(8) 상면에 게이트 산화막(33)으로서 이용하는 실리콘 산화막을 형성한다. 그리고, 게이트 산화막(33) 위에, 예를 들면, 폴리실리콘막, 텅스텐 실리사이드막을 순차적으로 형성하고, 공지의 포토리소그래피 기술을 이용하여, 게이트 전극(32)을 형성한다. 그 후, 게이트 산화막(33)으로서 이용하는 실리콘 산화막 위에 프토레지스트(55)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(28, 29)이 형성되는 영역 위의 포토레지스트(55)에 개구부를 형성한다. 그리고, 에피택셜층(8) 표면으로부터, N형 불순물, 예를 들면, 인(P)을 이온 주입하고, N형의 확산층(28, 29)을 형성한다. 이 때, LOCOS 산화막(16, 34) 및 게이트 전극(32)을 마스크로서 이용함으로써, 위치 정밀도 좋게 N형의 확산층(28, 29)을 형성할 수 있다. 그 후, 포토레지스트(55)를 제거한다.
다음으로, 도 8에 도시한 바와 같이, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(27)을 형성한 후, N형의 확산층(13, 30, 31)을 형성한다.
그 후, 에피택셜층(8) 위에 절연층(17)으로서, 예를 들면, NSG막 및 BPSG막 등을 퇴적한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭으로, 절연층(17)에 콘택트 홀(18, 19, 20, 36, 37, 38)을 형성한다. 콘택트 홀(18, 19, 20, 36, 37, 38)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로부터 이루어지는 알루미늄 합금막을 선택적으로 형성하고, 에미터 전극(22), 베이스 전극(23), 콜렉터 전극(24), 드레인 전극(40), 소스 전극(41) 및 백 게이트 전극(42)을 형성한다.
또한, 본 실시 형태에서는, 1층째의 에피택셜층(7) 표면으로부터 P형의 매입 확산층(43, 44, 45)을 확산시켜, 2층째의 에피택셜층(8) 표면으로부터 P형의 확산층(46, 47, 48)을 확산시켜 분리 영역(3, 4, 5)을 형성하는 경우에 대해서 설명했지만, 이 경우에 한정하는 것은 아니다. 예를 들면, 또한, 기판(6) 표면으로부터 P형의 매입 확산층을 형성하고, P형의 매입 확산층(43, 44, 45)과 P형의 확산층(46, 47, 48)에 의해 분리 영역(3, 4, 5)을 형성하는 경우라도 된다. 이 경우에는, P형의 매입 확산층(43, 44, 45)의 횡방향 확산폭 W1, W2, W3을, 더, 좁힐 수 있다.
또한, 본 실시 형태에서는, 기판(6)과 1층째의 에피택셜층(7)에 걸쳐 N형의 매입 확산층(9, 25)을 형성하는 경우에 대해서 설명했지만 이 경우에 한정하는 것은 아니다. 예를 들어, NPN 트랜지스터(1)의 형성 영역에서, 1층째의 에피택셜층(7)과 2층째의 에피택셜층(8)에 걸쳐 N형의 매입 확산층을 형성하고, N형의 매입 확산층(9)과 연결시키는 경우라도 된다. 이 경우에는 NPN 트랜지스터(1)의 콜렉터 저항을 저감할 수 있다. 그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
본 발명에서는, 기판 위에 2층의 에피택셜층이 형성되어 있다. 분리 영역을 구성하는 매입 확산층은 1층째의 에피택셜층 표면으로부터 확산하고 있다. 이 구조에 의해, 매입 확산층의 횡방향 확산폭이 좁아져, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명에서는, 1층째의 에피택셜층 표면으로부터 분리 영역을 구성하는 매입 확산층을 형성하고, 그 매입 확산층을 확산시키는 전용의 확산 공정을 가지고 있지 않다. 이 제조 방법에 의해, 매입 확산층의 횡방향 확산폭이 좁아져, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명에서는, 분리 영역을 구성하는 확산층을 형성하는 공정을 공용 공정으로 한다. 이 제조 방법에 의해, 분리 영역을 구성하는 확산층을 형성하는 전용의 열 확산 공정이 생략된다. 그리고, 매입 확산층의 횡방향 확산폭이 좁아 져, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명에서는 LOCOS 산화막을 형성한 후, 분리 영역을 구성하는 확산층을 형성한다. 이 제조 방법에 의해, 확산층의 형성 영역 표면 및 그 근방 영역에 발생하는 결정 결함을 저감할 수 있다.

Claims (8)

  1. 일 도전형의 반도체 기판과,
    상기 반도체 기판 위에 형성된 역도전형의 제1 에피택셜층과,
    상기 제1 에피택셜층 위에 형성된 역도전형의 제2 에피택셜층과,
    상기 제1 및 제2 에피택셜층을 복수의 소자 형성 영역으로 구분하는 일 도전형의 분리 영역과,
    상기 반도체 기판과 상기 제1 에피택셜층에 걸쳐 형성된 역도전형의 매입 확산층과,
    상기 분리 영역을 구성하고, 상기 제1 에피택셜층 표면으로부터 형성되고, 상기 반도체 기판과 연결하는 일 도전형의 매입 확산층과,
    상기 분리 영역을 구성하고, 상기 제2 에피택셜층 표면으로부터 형성되고, 상기 일 도전형의 매입 확산층과 연결하는 일 도전형의 제1 확산층과,
    상기 제2 에피택셜층에 형성되고, 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층과,
    상기 제2 에피택셜층에 형성되고, 베이스 영역으로서 이용되는 일 도전형의 제2 확산층과,
    상기 일 도전형의 제2 확산층과 중첩하여 형성되고, 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 갖는 것을 특징으로 하는 반도체 장치.
  2. 일 도전형의 반도체 기판을 준비하고, 상기 반도체 기판에 역도전형의 매입 확산층을 형성한 후, 상기 반도체 기판 위에 역도전형의 제1 에피택셜층을 형성하는 공정과,
    상기 제1 에피택셜층의 원하는 영역에 일 도전형의 불순물을 이온 주입한 후, 상기 제1 에피택셜층 위에 역도전형의 제2 에피택셜층을 형성하고, 상기 제1 및 제2 에피택셜층에 걸쳐 일 도전형의 매입 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 상기 일 도전형의 매입 확산층과 연결하는 일 도전형의 제1 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 베이스 영역으로서 이용되는 일 도전형의 제2 확산층을 형성하는 공정과,
    상기 일 도전형의 제2 확산층에 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 에피택셜층을 형성한 후, 상기 일 도전형의 매입 확산층을 확산하기 위한 열 확산 공정을 행하는 일 없이, 상기 일 도전형의 제1 확산층을 형성하기 위한 이온 주입 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 제2 에피택셜층에 LOCOS 산화막을 형성한 후, 상기 LOCOS 산화막 위로부터 상기 일 도전형의 제1 확산층을 형성하는 일 도전형의 불순물을 이온 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 일 도전형의 반도체 기판을 준비하고, 상기 반도체 기판에 역도전형의 제1 매입 확산층 및 역도전형의 제2 매입 확산층을 형성한 후, 상기 반도체 기판 위에 역도전형의 제1 에피택셜층을 형성하는 공정과,
    상기 제1 에피택셜층의 원하는 영역에 일 도전형의 불순물을 이온 주입한 후, 상기 제1 에피택셜층 위에 역도전형의 제2 에피택셜층을 형성하고, 상기 제1 및 제2 에피택셜층에 걸쳐 일 도전형의 매입 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 상기 일 도전형의 매입 확산층과 연결하는 일 도전형의 제1 확산층 및 백 게이트 영역으로서 이용되는 일 도전형의 제2 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 베이스 영역으로서 이용되는 일 도전형의 제3 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층을 형성하는 공정과,
    상기 일 도전형의 제3 확산층에 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 형성하는 공정과,
    상기 일 도전형의 제2 확산층에 소스 영역으로서 이용되는 역도전형의 제3 확산층 및 드레인 영역으로서 이용되는 역도전형의 제4 확산층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 일 도전형의 제1 확산층과 상기 일 도전형의 제2 확산층은, 동일한 이온 주입 공정에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 제2 에피택셜층을 형성한 후, 상기 일 도전형의 매입 확산층을 확산하기 위한 열 확산 공정을 행하는 일 없이, 상기 일 도전형의 제1 확산층을 형성하기 위한 이온 주입 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 제2 에피택셜층에 LOCOS 산화막을 형성한 후, 상기 LOCOS 산화막 위로부터 상기 일 도전형의 제1 확산층을 형성하는 일 도전형의 불순물을 이온 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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