JPH08125006A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08125006A JPH08125006A JP28129394A JP28129394A JPH08125006A JP H08125006 A JPH08125006 A JP H08125006A JP 28129394 A JP28129394 A JP 28129394A JP 28129394 A JP28129394 A JP 28129394A JP H08125006 A JPH08125006 A JP H08125006A
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- Japan
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- oxide film
- field oxide
- conductivity type
- semiconductor device
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Abstract
(57)【要約】
【目的】 素子の微細化を可能にする。
【構成】 この半導体装置は、図（Ｄ）に示すように、
低濃度のウェル２３，２４の深い位置からフィールド酸
化膜２９下に連なってウェル２３，２４と同じ導電型を
有する高濃度領域２７，２８が形成されており、フィー
ルド酸化膜２９下の浅い位置には高濃度領域２７，２８
が接するようにして存在しているが、ソース領域３０や
ドレイン領域３１と高濃度領域２７，２８との間には、
低濃度のウェル２３，２４が存在するような構造となっ
ている。
低濃度のウェル２３，２４の深い位置からフィールド酸
化膜２９下に連なってウェル２３，２４と同じ導電型を
有する高濃度領域２７，２８が形成されており、フィー
ルド酸化膜２９下の浅い位置には高濃度領域２７，２８
が接するようにして存在しているが、ソース領域３０や
ドレイン領域３１と高濃度領域２７，２８との間には、
低濃度のウェル２３，２４が存在するような構造となっ
ている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に半導体基板にｐ，ｎ型不純物を導入
してｐ，ｎ型のウェルを形成する場合のウェル間分離構
造に関するものである。
造方法に係り、特に半導体基板にｐ，ｎ型不純物を導入
してｐ，ｎ型のウェルを形成する場合のウェル間分離構
造に関するものである。
【０００２】
【従来の技術】例えば、基板上にｎ型ＭＯＳＦＥＴ（Me
tal Oxide Semiconductor Field Effect Transistor ）
とｐ型ＭＯＳＦＥＴとからなるＣＭＯＳ集積回路を製造
する場合、ｐ型不純物及びｎ型不純物をそれぞれの素子
形成領域にイオン注入して熱処理し、Ｐウェル及びＮウ
ェルを形成してからそれぞれのウェルにソース領域、ド
レイン領域などを形成して、Ｐウェル内にｎ型ＭＯＳＦ
ＥＴ、Ｎウェルウェル内にｐ型ＭＯＳＦＥＴを形成して
いる。
tal Oxide Semiconductor Field Effect Transistor ）
とｐ型ＭＯＳＦＥＴとからなるＣＭＯＳ集積回路を製造
する場合、ｐ型不純物及びｎ型不純物をそれぞれの素子
形成領域にイオン注入して熱処理し、Ｐウェル及びＮウ
ェルを形成してからそれぞれのウェルにソース領域、ド
レイン領域などを形成して、Ｐウェル内にｎ型ＭＯＳＦ
ＥＴ、Ｎウェルウェル内にｐ型ＭＯＳＦＥＴを形成して
いる。
【０００３】このとき、ＣＭＯＳ集積回路のラッチアッ
プ耐圧を高めるために、それぞれのウェルの表面濃度を
下げ、十分深い位置のウェル内の不純物濃度を高くし
て、寄生バイポーラの動作を抑える方法がとられること
がある。この方法を実現する構造の一つとして、リトロ
グレートウェルと呼ばれる構造があり、低濃度のウェル
形成後に、超高エネルギー（〜ＭｅＶ）で同じ導電型の
不純物をウェルにイオン注入して、ウェルの深い部分に
高濃度領域を形成したものである。
プ耐圧を高めるために、それぞれのウェルの表面濃度を
下げ、十分深い位置のウェル内の不純物濃度を高くし
て、寄生バイポーラの動作を抑える方法がとられること
がある。この方法を実現する構造の一つとして、リトロ
グレートウェルと呼ばれる構造があり、低濃度のウェル
形成後に、超高エネルギー（〜ＭｅＶ）で同じ導電型の
不純物をウェルにイオン注入して、ウェルの深い部分に
高濃度領域を形成したものである。
【０００４】また、ＣＭＯＳ集積回路のフィールド（素
子間分離）酸化膜とシリコン界面は、フィールド酸化膜
中に存在する正電荷やフィールド酸化膜上の金属配線に
流れる電流によって、フィールド酸化膜による電気的な
絶縁性が保てなくなる（寄生ＭＯＳＦＥＴがオンにな
る）。そこで、フィールド酸化膜形成前に、ウェルと同
じ導電型の不純物をイオン注入（フィールド注入）し
て、フィールド酸化膜下に高濃度領域を形成することに
より、絶縁性を確保している。
子間分離）酸化膜とシリコン界面は、フィールド酸化膜
中に存在する正電荷やフィールド酸化膜上の金属配線に
流れる電流によって、フィールド酸化膜による電気的な
絶縁性が保てなくなる（寄生ＭＯＳＦＥＴがオンにな
る）。そこで、フィールド酸化膜形成前に、ウェルと同
じ導電型の不純物をイオン注入（フィールド注入）し
て、フィールド酸化膜下に高濃度領域を形成することに
より、絶縁性を確保している。
【０００５】ここで、従来のウェル分離方法の一例につ
いて、図２（Ａ）〜（Ｄ）と共に説明する。なお、ここ
で説明する方法では、上記したリトログレートウェル構
造をとっていない。まず、同図（Ａ）に示すように、基
板１にフォトレジスト（第１のマスク）２でパターニン
グしてＢ（ボロン）等のｐ型不純物を注入し、Ｐウェル
３を形成する。そして、フォトレジスト２を除去後、新
たなフォトレジスト（第２のマスク）をパターニングし
てＰ（リン）等のｎ型不純物を注入し、フォトレジスト
の除去、熱処理を行って、Ｎウェル４をＰウェル３に隣
接して形成する。
いて、図２（Ａ）〜（Ｄ）と共に説明する。なお、ここ
で説明する方法では、上記したリトログレートウェル構
造をとっていない。まず、同図（Ａ）に示すように、基
板１にフォトレジスト（第１のマスク）２でパターニン
グしてＢ（ボロン）等のｐ型不純物を注入し、Ｐウェル
３を形成する。そして、フォトレジスト２を除去後、新
たなフォトレジスト（第２のマスク）をパターニングし
てＰ（リン）等のｎ型不純物を注入し、フォトレジスト
の除去、熱処理を行って、Ｎウェル４をＰウェル３に隣
接して形成する。
【０００６】次に、同図（Ｂ）に示すように、フィール
ド酸化膜を形成しない素子形成領域に窒化膜（第３のマ
スク）５を形成し、Ｎウェル４上全体にフォトレジスト
（第４のマスク）６をパターニングしてマスクする。そ
して、素子分離領域の寄生ＭＯＳトランジスタをＯＮに
させないために、Ｐウェル３と同じｐ型の不純物（例え
ば、ボロン）を高濃度でフィールド注入し、高濃度領域
７を形成する。フォトレジスト６を除去してから、同様
に、Ｐウェル３上全体にフォトレジスト（第５のマス
ク）をパターニングしてマスクし、Ｎウェル４と同じｎ
型の不純物（例えば、リン）を高濃度でフィールド注入
し、高濃度領域８を形成する。そして、このフォトレジ
ストを除去する。
ド酸化膜を形成しない素子形成領域に窒化膜（第３のマ
スク）５を形成し、Ｎウェル４上全体にフォトレジスト
（第４のマスク）６をパターニングしてマスクする。そ
して、素子分離領域の寄生ＭＯＳトランジスタをＯＮに
させないために、Ｐウェル３と同じｐ型の不純物（例え
ば、ボロン）を高濃度でフィールド注入し、高濃度領域
７を形成する。フォトレジスト６を除去してから、同様
に、Ｐウェル３上全体にフォトレジスト（第５のマス
ク）をパターニングしてマスクし、Ｎウェル４と同じｎ
型の不純物（例えば、リン）を高濃度でフィールド注入
し、高濃度領域８を形成する。そして、このフォトレジ
ストを除去する。
【０００７】その後、同図（Ｃ）に示すように、フィー
ルド酸化と熱処理を行って、フィールド酸化膜９をＰウ
ェル３とＮウェル４との間に形成することにより、Ｐウ
ェル３に形成する素子とＮウェル４に形成する素子とを
電気的に分離することができる。そして、窒化膜５を除
去してから、ソース領域１０、ドレイン領域１１等を拡
散形成することにより、同図（Ｄ）に示すような状態と
なる。
ルド酸化と熱処理を行って、フィールド酸化膜９をＰウ
ェル３とＮウェル４との間に形成することにより、Ｐウ
ェル３に形成する素子とＮウェル４に形成する素子とを
電気的に分離することができる。そして、窒化膜５を除
去してから、ソース領域１０、ドレイン領域１１等を拡
散形成することにより、同図（Ｄ）に示すような状態と
なる。
【０００８】
【発明が解決しようとする課題】通常、ＬＳＩを制作す
るときには、最初のフォトレジストをパターニングする
際に、同時にアライメントマークもウエハ上にパターニ
ングし、以降の工程では、このアライメントマークをス
テッパ装置のレーザ光で検出して、パターニングずれが
生じないように位置合わせをしている。上記した従来の
ウェル分離方法では、合計５個のマスクを使用するた
め、５回のアライメントの位置ずれと、２回の熱処理に
よる不純物の再配置を考慮しなければならず、フィール
ド酸化膜９の幅をある程度以上に狭くすることができな
いので、微細化の妨げになっていた。そして、従来のウ
ェル分離方法では、ソース領域１０やドレイン領域１１
の不純物が、これらと逆の導電型の不純物がフィールド
注入された高濃度領域７，８にまで拡散するため、この
部分のしきい値電圧が上昇して、実効ゲート幅が狭くな
るという狭チャネル効果を生じ、トランジスタの駆動能
力が低下していた。さらに、ソース領域１０やドレイン
領域１１の逆耐圧特性が劣化するという課題があった。
るときには、最初のフォトレジストをパターニングする
際に、同時にアライメントマークもウエハ上にパターニ
ングし、以降の工程では、このアライメントマークをス
テッパ装置のレーザ光で検出して、パターニングずれが
生じないように位置合わせをしている。上記した従来の
ウェル分離方法では、合計５個のマスクを使用するた
め、５回のアライメントの位置ずれと、２回の熱処理に
よる不純物の再配置を考慮しなければならず、フィール
ド酸化膜９の幅をある程度以上に狭くすることができな
いので、微細化の妨げになっていた。そして、従来のウ
ェル分離方法では、ソース領域１０やドレイン領域１１
の不純物が、これらと逆の導電型の不純物がフィールド
注入された高濃度領域７，８にまで拡散するため、この
部分のしきい値電圧が上昇して、実効ゲート幅が狭くな
るという狭チャネル効果を生じ、トランジスタの駆動能
力が低下していた。さらに、ソース領域１０やドレイン
領域１１の逆耐圧特性が劣化するという課題があった。
【０００９】また、素子の微細化を行うには、ウェルの
濃度を高くする必要があるが、ウェルの濃度を高くする
と、拡散容量が大きくなり、動作速度の高速化の妨げと
なる。したがって、チャネル部分以外の拡散層下のウェ
ルの濃度は低いほうが望ましいが、このようにすると、
ウェルが基板の電位の影響を受けやすくなってラッチア
ップ耐圧が劣化するなどの問題点が生じていた。そこ
で、本発明は、上記問題点を解決して、素子を微細化す
ることができる半導体装置及びその製造方法を提供しよ
うとするものである。
濃度を高くする必要があるが、ウェルの濃度を高くする
と、拡散容量が大きくなり、動作速度の高速化の妨げと
なる。したがって、チャネル部分以外の拡散層下のウェ
ルの濃度は低いほうが望ましいが、このようにすると、
ウェルが基板の電位の影響を受けやすくなってラッチア
ップ耐圧が劣化するなどの問題点が生じていた。そこ
で、本発明は、上記問題点を解決して、素子を微細化す
ることができる半導体装置及びその製造方法を提供しよ
うとするものである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の手段として、半導体基板のウェル内に形成された一導
電型の素子と隣接する反対導電型の素子とをフィールド
酸化膜によって電気的に分離している半導体装置であっ
て、前記ウェル中の前記一導電型の素子の形成されてい
る領域よりも深い位置から前記フィールド酸化膜下に連
なって前記ウェルと同じ導電型を有する高濃度領域が形
成されていることを特徴とする半導体装置、及び、半導
体基板のウェル内に形成された一導電型の素子と隣接す
る反対導電型の素子とをフィールド酸化膜によって電気
的に分離する半導体装置の製造方法であって、前記ウェ
ル及び前記フィールド酸化膜形成後、前記ウェル上全体
及びフィールド酸化膜の途中位置まで窓開けしたフォト
レジストでマスクして、前記ウェルと同じ導電型の不純
物を高濃度かつ高エネルギーで注入し、前記ウェル中の
前記一導電型の素子形成領域よりも深い位置から前記フ
ィールド酸化膜下に連なる高濃度領域を形成する工程
と、前記フォトレジストを除去してから、前記各素子を
形成する工程とからなることを特徴とする半導体装置の
製造方法を提供しようとするものである。
の手段として、半導体基板のウェル内に形成された一導
電型の素子と隣接する反対導電型の素子とをフィールド
酸化膜によって電気的に分離している半導体装置であっ
て、前記ウェル中の前記一導電型の素子の形成されてい
る領域よりも深い位置から前記フィールド酸化膜下に連
なって前記ウェルと同じ導電型を有する高濃度領域が形
成されていることを特徴とする半導体装置、及び、半導
体基板のウェル内に形成された一導電型の素子と隣接す
る反対導電型の素子とをフィールド酸化膜によって電気
的に分離する半導体装置の製造方法であって、前記ウェ
ル及び前記フィールド酸化膜形成後、前記ウェル上全体
及びフィールド酸化膜の途中位置まで窓開けしたフォト
レジストでマスクして、前記ウェルと同じ導電型の不純
物を高濃度かつ高エネルギーで注入し、前記ウェル中の
前記一導電型の素子形成領域よりも深い位置から前記フ
ィールド酸化膜下に連なる高濃度領域を形成する工程
と、前記フォトレジストを除去してから、前記各素子を
形成する工程とからなることを特徴とする半導体装置の
製造方法を提供しようとするものである。
【００１１】
【実施例】本発明の半導体装置及びその製造方法の一実
施例を図１と共に説明する。図１（Ａ）〜（Ｄ）は、本
発明の半導体装置及びその製造方法の一実施例を説明す
るため工程図であり、それぞれ各工程におけるウェル間
分離構造を示す一部拡大断面図である。まず、同図
（Ａ）に示すように、基板２１にフォトレジストでパタ
ーニングしてＢ（ボロン）等のｐ型不純物を注入し、低
濃度のＰウェル２３を形成する。そして、このフォトレ
ジストを除去後、新たなフォトレジストをパターニング
してＰ（リン）等のｎ型不純物を注入し、フォトレジス
トの除去、熱処理を行って、低濃度のＮウェル２４をＰ
ウェル２３に隣接して形成する。このとき、各ウェル２
３，２４の形成のためのフォトレジストの位置合わせ
は、厳密に行う必要がなく、同図（Ａ）に示すように、
Ｐウェル２３とＮウェル２４との間に隙間が生じていて
も良い。
施例を図１と共に説明する。図１（Ａ）〜（Ｄ）は、本
発明の半導体装置及びその製造方法の一実施例を説明す
るため工程図であり、それぞれ各工程におけるウェル間
分離構造を示す一部拡大断面図である。まず、同図
（Ａ）に示すように、基板２１にフォトレジストでパタ
ーニングしてＢ（ボロン）等のｐ型不純物を注入し、低
濃度のＰウェル２３を形成する。そして、このフォトレ
ジストを除去後、新たなフォトレジストをパターニング
してＰ（リン）等のｎ型不純物を注入し、フォトレジス
トの除去、熱処理を行って、低濃度のＮウェル２４をＰ
ウェル２３に隣接して形成する。このとき、各ウェル２
３，２４の形成のためのフォトレジストの位置合わせ
は、厳密に行う必要がなく、同図（Ａ）に示すように、
Ｐウェル２３とＮウェル２４との間に隙間が生じていて
も良い。
【００１２】次に、同図（Ｂ）に示すように、フィール
ド酸化膜２９を形成しない素子形成領域に窒化膜を形成
し（このとき位置合わせ用のアライメントマークも同時
に形成する）、フィールド注入を行わずに、フィールド
酸化と熱処理を行って、フィールド酸化膜２９をＰウェ
ル２３とＮウェル２４との間に形成する。このときの窒
化膜の形成位置も厳密に定める必要はなく、フィールド
酸化膜２９の形成位置が、多少どちらかのウェル２３，
２４に偏っていても良い。その後、窒化膜を除去する。
ド酸化膜２９を形成しない素子形成領域に窒化膜を形成
し（このとき位置合わせ用のアライメントマークも同時
に形成する）、フィールド注入を行わずに、フィールド
酸化と熱処理を行って、フィールド酸化膜２９をＰウェ
ル２３とＮウェル２４との間に形成する。このときの窒
化膜の形成位置も厳密に定める必要はなく、フィールド
酸化膜２９の形成位置が、多少どちらかのウェル２３，
２４に偏っていても良い。その後、窒化膜を除去する。
【００１３】その後、同図（Ｃ）に示すように、窒化膜
形成時に形成されたアライメントマークを検出して、位
置ずれの少ないフォトプロセスで、Ｎウェル４上全体と
フィールド酸化膜２９の中間位置までにフォトレジスト
２６をパターニングしてマスクする。そして、Ｐウェル
２３と同じｐ型の不純物（例えば、ボロン）を高濃度か
つ高エネルギーで注入し、高濃度領域２７をＰウェル２
３中及びフィールド酸化膜２９下に形成する。このフォ
トレジスト２６を除去してから、同様に、Ｐウェル２３
上全体とフィールド酸化膜２９の中間位置までにフォト
レジストをパターニングしてマスクし、Ｎウェル２４と
同じｎ型の不純物（例えば、リン）を高濃度かつ高エネ
ルギーで注入し、高濃度領域２８をＮウェル２４中及び
フィールド酸化膜２９下の高濃度領域２７に隣接して形
成する。そして、このフォトレジストを除去する。ここ
で、イオン注入分布は、基板１の表面形状に従うので、
これらの高濃度領域２７，２８は、フィールド酸化膜２
９の端に行くにしたがって深く注入され、Ｐウェル２３
及びＮウェル２４内では、深い位置に形成される。
形成時に形成されたアライメントマークを検出して、位
置ずれの少ないフォトプロセスで、Ｎウェル４上全体と
フィールド酸化膜２９の中間位置までにフォトレジスト
２６をパターニングしてマスクする。そして、Ｐウェル
２３と同じｐ型の不純物（例えば、ボロン）を高濃度か
つ高エネルギーで注入し、高濃度領域２７をＰウェル２
３中及びフィールド酸化膜２９下に形成する。このフォ
トレジスト２６を除去してから、同様に、Ｐウェル２３
上全体とフィールド酸化膜２９の中間位置までにフォト
レジストをパターニングしてマスクし、Ｎウェル２４と
同じｎ型の不純物（例えば、リン）を高濃度かつ高エネ
ルギーで注入し、高濃度領域２８をＮウェル２４中及び
フィールド酸化膜２９下の高濃度領域２７に隣接して形
成する。そして、このフォトレジストを除去する。ここ
で、イオン注入分布は、基板１の表面形状に従うので、
これらの高濃度領域２７，２８は、フィールド酸化膜２
９の端に行くにしたがって深く注入され、Ｐウェル２３
及びＮウェル２４内では、深い位置に形成される。
【００１４】最後に、ソース領域３０、ドレイン領域３
１等を拡散形成することにより、同図（Ｄ）に示すよう
なウェル間分離構造を持つ半導体装置を製造することが
できる。この半導体装置は、同図（Ｄ）に示すように、
低濃度のウェル２３，２４の深い位置からフィールド酸
化膜２９下に連なってウェル２３，２４と同じ導電型を
有する高濃度領域２７，２８が形成されており、フィー
ルド酸化膜２９下には高濃度領域２７，２８が接するよ
うにして存在しているが、ソース領域３０やドレイン領
域３１と高濃度領域２７，２８との間には、低濃度のウ
ェル２３，２４が存在するような構造となっている。
１等を拡散形成することにより、同図（Ｄ）に示すよう
なウェル間分離構造を持つ半導体装置を製造することが
できる。この半導体装置は、同図（Ｄ）に示すように、
低濃度のウェル２３，２４の深い位置からフィールド酸
化膜２９下に連なってウェル２３，２４と同じ導電型を
有する高濃度領域２７，２８が形成されており、フィー
ルド酸化膜２９下には高濃度領域２７，２８が接するよ
うにして存在しているが、ソース領域３０やドレイン領
域３１と高濃度領域２７，２８との間には、低濃度のウ
ェル２３，２４が存在するような構造となっている。
【００１５】以上説明した、本発明の半導体装置及びそ
の製造方法では、位置ずれが関係するのは、高濃度領域
２７，２８を形成するために用いる（２回の）フォトレ
ジストだけであり、それ以前のマスクは、多少のずれが
許容されるので、従来よりも分離幅（フィールド酸化膜
の幅）を狭くして製造することができる。また、高濃度
領域２７，２８は、ソース領域３０及びドレイン領域３
１にまで拡散せず、ソース領域３０及びドレイン領域３
１よりもかなり深い位置に形成されるため、狭チャネル
効果を抑制することができる。
の製造方法では、位置ずれが関係するのは、高濃度領域
２７，２８を形成するために用いる（２回の）フォトレ
ジストだけであり、それ以前のマスクは、多少のずれが
許容されるので、従来よりも分離幅（フィールド酸化膜
の幅）を狭くして製造することができる。また、高濃度
領域２７，２８は、ソース領域３０及びドレイン領域３
１にまで拡散せず、ソース領域３０及びドレイン領域３
１よりもかなり深い位置に形成されるため、狭チャネル
効果を抑制することができる。
【００１６】そして、ソース領域３０及びドレイン領域
３１と高濃度領域２７，２８との間には、低濃度のＰウ
ェル２３またはＮウェル２４が領域として存在している
ので、ソース・ドレイン耐圧が増加するという効果があ
る。さらに、Ｐウェル２３及びＮウェル２４の濃度は薄
いので、拡散容量を小さくすることができ、その深い位
置に高濃度領域２７，２８が形成されてウェル濃度が濃
くなって、リトログレートウェルと呼ばれる構造となっ
ているので、ラッチアップ耐圧も高くなっている。
３１と高濃度領域２７，２８との間には、低濃度のＰウ
ェル２３またはＮウェル２４が領域として存在している
ので、ソース・ドレイン耐圧が増加するという効果があ
る。さらに、Ｐウェル２３及びＮウェル２４の濃度は薄
いので、拡散容量を小さくすることができ、その深い位
置に高濃度領域２７，２８が形成されてウェル濃度が濃
くなって、リトログレートウェルと呼ばれる構造となっ
ているので、ラッチアップ耐圧も高くなっている。
【００１７】
【発明の効果】本発明の半導体装置及びその製造方法
は、上記のようにしたので、従来よりも素子分離幅を狭
くすることができ、ＬＳＩを微細化することが可能とな
る。また、ＣＭＯＳ集積回路の微細化に伴って特性劣化
の原因となる狭チャネル効果、ソース・ドレイン耐圧の
減少、ラッチアップ耐圧の減少等を抑制することができ
るので、ＣＭＯＳ集積回路の微細化が可能となる。そし
て、高濃度領域を形成するための不純物のイオン注入
は、フィールド注入とリトログレートウェルを形成する
ための高エネルギー注入とを同時に行っていることにな
るので、製造工程が簡略化され、コスト低減となる。さ
らに、高濃度領域を形成する以前の位置合わせ精度や熱
処理による不純物の再配置は、あまり気にしなくても良
いので、マスク設計が簡単になる。また、精度の低い露
光装置を使用することができ、コスト低減となるという
効果がある。
は、上記のようにしたので、従来よりも素子分離幅を狭
くすることができ、ＬＳＩを微細化することが可能とな
る。また、ＣＭＯＳ集積回路の微細化に伴って特性劣化
の原因となる狭チャネル効果、ソース・ドレイン耐圧の
減少、ラッチアップ耐圧の減少等を抑制することができ
るので、ＣＭＯＳ集積回路の微細化が可能となる。そし
て、高濃度領域を形成するための不純物のイオン注入
は、フィールド注入とリトログレートウェルを形成する
ための高エネルギー注入とを同時に行っていることにな
るので、製造工程が簡略化され、コスト低減となる。さ
らに、高濃度領域を形成する以前の位置合わせ精度や熱
処理による不純物の再配置は、あまり気にしなくても良
いので、マスク設計が簡単になる。また、精度の低い露
光装置を使用することができ、コスト低減となるという
効果がある。
【図１】（Ａ）〜（Ｄ）は本発明の半導体装置及びその
製造方法の一実施例を説明するための工程図である。
製造方法の一実施例を説明するための工程図である。
【図２】（Ａ）〜（Ｄ）は従来例を説明するための工程
図である。
図である。
１，２１ 基板 ２，６，２６ フォトレジスト ３，２３ Ｐウェル ４，２４ Ｎウェル ５ 窒化膜 ７，８，２７，２８ 高濃度領域 ９，２９ フィールド酸化膜 １０，３０ ソース領域 １１，３１ ドレイン領域
Claims (2)
- 【請求項１】半導体基板のウェル内に形成された一導電
型の素子と隣接する反対導電型の素子とをフィールド酸
化膜によって電気的に分離している半導体装置であっ
て、 前記ウェル中の前記一導電型の素子の形成されている領
域よりも深い位置から前記フィールド酸化膜下に連なっ
て前記ウェルと同じ導電型を有する高濃度領域が形成さ
れていることを特徴とする半導体装置。 - 【請求項２】半導体基板のウェル内に形成された一導電
型の素子と隣接する反対導電型の素子とをフィールド酸
化膜によって電気的に分離する半導体装置の製造方法で
あって、 前記ウェル及び前記フィールド酸化膜形成後、前記ウェ
ル上全体及びフィールド酸化膜の途中位置まで窓開けし
たフォトレジストでマスクして、前記ウェルと同じ導電
型の不純物を高濃度かつ高エネルギーで注入し、前記ウ
ェル中の前記一導電型の素子形成領域よりも深い位置か
ら前記フィールド酸化膜下に連なる高濃度領域を形成す
る工程と、 前記フォトレジストを除去してから、前記各素子を形成
する工程とからなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28129394A JPH08125006A (ja) | 1994-10-20 | 1994-10-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28129394A JPH08125006A (ja) | 1994-10-20 | 1994-10-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125006A true JPH08125006A (ja) | 1996-05-17 |
Family
ID=17637053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28129394A Pending JPH08125006A (ja) | 1994-10-20 | 1994-10-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125006A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002506288A (ja) * | 1998-03-06 | 2002-02-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルフィールド分離構造を形成する方法 |
-
1994
- 1994-10-20 JP JP28129394A patent/JPH08125006A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002506288A (ja) * | 1998-03-06 | 2002-02-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルフィールド分離構造を形成する方法 |
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