KR930010094B1 - 반도체장치와 그 제조방법 - Google Patents
반도체장치와 그 제조방법 Download PDFInfo
- Publication number
- KR930010094B1 KR930010094B1 KR1019900003423A KR900003423A KR930010094B1 KR 930010094 B1 KR930010094 B1 KR 930010094B1 KR 1019900003423 A KR1019900003423 A KR 1019900003423A KR 900003423 A KR900003423 A KR 900003423A KR 930010094 B1 KR930010094 B1 KR 930010094B1
- Authority
- KR
- South Korea
- Prior art keywords
- type
- region
- bipolar transistor
- well region
- mosfet
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 51
- 238000000034 method Methods 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims description 79
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 105
- 229920002120 photoresistant polymer Polymers 0.000 description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 229920005591 polysilicon Polymers 0.000 description 17
- 238000005468 ion implantation Methods 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 15
- 230000001133 acceleration Effects 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000003321 amplification Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 229910015900 BF3 Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052770 Uranium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
내용 없음.
Description
제 1a 도 내지 제 1j 도는 본 발명의 1실시예에 따른 반도체장치를 제조공정순으로 나타낸 단면도.
제 2 도는 본 발명의 1실시예에 따른 반도체장치의 p챈널 MOSFET와 제 2 바이폴라트랜지스터가 형성되는 n형 웰영역의 분순물농도 프로파일을 나타낸 도면.
제 3 도는 본 발명의 1실시예에 따른 반도체장치의 제 1 바이폴라 트랜지스터가 형성되는 p형 에피택셜층의 분순물농도 프로파일을 나타낸 도면.
제 4 도는 본 발명의 1실시예에 따른 반도체장치의 n챈널 MOSFET가 형성되는 n형 웰영역의 불순물농도 프로파일을 나타낸 도면.
제 5 도는 종래 기술에 따른 반도체장치의 단면도.
제 6 도는 종래 기술에 따른 반도체장치의 p챈널 MOSFET와 바이폴라 트랜지스터가 형성되는 n형 웰영역의 불순물농도 프로파일은 나타낸 도면.
제 7 도는 종래 기술에 따른 반도체장치의 n챈널 MOSFET가 형성되는 p형 웰영역의 불순물농도 프로파일은 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : p형 실리콘기판 11 : 산화막
12 : 구멍트인부 13 : 고농도 n+형 매립층
14 : n형 에피낵셜층 15' : n형 웰영역
16 : p형 웰영역 17 : 필드산화막
18 : 반전방지층 19 : 덧미게이트산화막
20, 21 : 챈널이온주입영역 22 : 고농도 n+형 외부콜렉터영역
23 : 게이트산화막 24 : 다결정실리콘층(게이트전극)
25 : 고농도 p+형 소오스영역 26 : 고농도 p+형 드레인영역
27 : 고농도 p+형 외부베이스영역 28 : 저농도 n-형 소오스영역
29 : 저농도 n-형 드레인영역 30 : 측벽스페이서
31 : 고농도 n-형 소오스영역 32 : 고농도 n+형 드레인영역
33 : 후산화막 34 : p형 내부베이스영역
35 : CVD산화막 36, 37 : 접속구멍
38 : 다결정실리콘층(에미터전극) 39 : 다결정실리콘층(드레인배선)
40 : 포토레지스터 41 : n형 에미터영역
42 : 고저항소자 43 : 층간절연막
44, 45, 46 : 접속구멍 47, 48, 49 : 알루미늄배선
61 : p형 실리콘기판 62 : 고농도 n+형 매립층
63 : n형 웰영역 64 : 필드산화막
65 : 고농도 n+형 외부콜렉터영역 66 : p형 웰영역
67 : n형 웰영역 68 : 게이트산화막
69 : 게이트전극 70 : 절연막
71 : 에미터전극 72 : n형 에미터영역
73 : p형 내부베이스영역 74 : 저농도 p-형 반전방지층
77 : 저농도 n-형 소오스/드레인영역 78 : 고농도 p+형 소오스/드레인영역
79 : p형 소오스/드레인영역 80 : 고농도 p+형 외부베이스영역
81 : 측벽스페이서 82 : 층간절연막
83 : 소오스/드레인전극 84 : 고농도 p+형 매립층
85 : 에미터전극 86 : 콜렉터전극
[산업상의 이용분야]
본 발명은 반도체장치와 그 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터와 MOSFET가 혼재(混在)되어 있는 LSI(대규모집적회로)를 구성하는 반도체장치와 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래기술에 따른 바이폴라 트랜지스터와 MOSFET가 혼재되어 있는 LSI(대규모집적회로)를 구성하는 반도체장치에 대해 도면을 참조해서 설명한다.
제 5 도는 종래 기술에 따른 바이폴라 트랜지스터와 MOSFET가 혼재되어 있는 LSI(대규모집적회로)를 구성하는 반도체장치의 단면도. 제 6 도는 상기 반도체장치의 p챈널 MOSFET와 바이폴라 트랜지스터가 형성되는 n형 웰영역의 불순물농도 프로파일을 나타낸 도면, 제 7 도는 상기 반도체장치의 n챈널 MOSFET가 형성되는 p형 웰영역의 불순물농도 프로파일을 나타낸 도면이다.
먼저, 제 5 도에 도시된 바와 같이 p형 실리콘기판(61)내에는 고농도 n1형 매립층(62)과 고농도 p+형 매립층(84)이 선택적으로 형성되어 있고, 상기 고농도 n+형 및 p+형 매립층(62, 84)이 선택적으로 형성된 p형 실리콘기판(61)상에는 p형 에피택셜층(61')이 형성되어 있다. 또, 이 p형 에피택셜층(61')내의 바이폴라 트랜지스터와 p챈널 MOSFET가 형성되는 영역, 즉 고농도 n+형 매립층(62)의 상부에는 n형 웰영역(63, 67)이 선택적으로 형성되어 있고, 상기 p형 에피택셜층((61')내의 n챈널 MOSFET가 형성되는 영역, 즉 고농도 p-형 매립층(84)의 상부에는 p형 웰영역(66)이 선택적으로 형성되어 있다. 그리고, 이들 n형 웰영역(63, 67)과 p형 웰영역(66)이 형성된 p형 에피택셜층(61')의 표면에는 소자분리영역으로서 필드산화막(64)이 형성되어 있고, 이 필드산화막(64)에 의해 분리된 소자영역중 먼저 p챈널 MOSFET가 형성되는 n형 웰영역(67)에는 p형 소오스/드레인영역(9)이 형성되어 있으며, 이 p형 소오스/드레인영역(79) 사이에 존재하는 챈널영역의 거의 상부에는 게이트산화막(68)을 매개해서 게이트전극(69)이 형성되어 있고, 이들 게이트산화막(68)과 게이트전극(69)의 측벽에는 측벽스페이서로서 절연막(81)이 형성되어 있다. 또한, n챈널 MOSFET가 형성되는 p형 웰영역(66)에는 고농도 n+형 소오스/드레인영역(78)이 형성되어 있는데, 이 n챈널 MOSFET는 소오스와 드레인의 내압을 향상시키기 위해 소위 LDD(Lightly Dopde Drain)구조로 되어 있다.
이에 따라 제 5 도중에 도시된 바와 같이 상기 고농도 n+형 소오스/드레인영역(78)에 접해서 저농도 n-형 소오스/드레인영역(77)이 형성되어 있고, 이 저농도 n-형 소오스/드레인영역(77) 사이에 존재하는 챈널영역의 거의 상부에는 게이트산화막(68)을 매개해서 게이트전극(69)이 형성되어 있으며, 이들 게이트전극(69)과 게이트산화막(68)의 측벽에는 상기 LDD구조를 형성하기 위한 측벽스페이서로 절연막(81)이 형성되어 있고, 또 이 p형 웰영역(66)에서 필드산화막(64)의 하부에는 저농도 p-형 반전방지층(74)이 형성되어 있다.
다음에, 바이폴라 트랜지스터가 형성되는 n형 웰영역(63)에는 고농도 p+형 외부베이스영역(80)이 형성되어 있고, 이 고농도 p+형 외부베이스영역(80)에 접해서 p형 내부베이스영역(73)이 형성되어 있음과 더불어 이 p형 내부베이스영역(73) 내에는 n형 에미터영역(72)이 형성되어 있으며, 이 n형 에미터영역(72)에는 다결정 실리콘으로 이루어진 에미터전극(71)이 절연막(70)은 매개해서 그 n형 에미터영역(72)에 접하도록 형성되어 있다.
또, 상기 고농도 n+형 매립층(62)에 접하도록 고농도 n+형 외부콜렉터영역(65)이 형성되어 있고, 상기 n형 웰영역(63)은 바이폴라 트랜지스터의 콜렉터로서 작용하게 된다. 그리고, 이들 바이폴라 트랜지스터와 p챈널 MOSFET 및 n챈널 MOSFET가 형성되는 소자영역을 포함해서 전체면에는 층간절연막(82)이 형성되어 있고, 이 층간절연막(82)을 매개해서 p챈널 MOSFET의 p형 소오스/드레인영역(79)과 n챈널 MOSFET의 고농도 n+형 소오스/드레인영역(78)에 대해 알루미늄으로 이루어진 소오스/드레인전극(83)이 형성되어 있는 한편, 바이폴라 트랜지스터의 다결정실리콘으로 이루어진 에미터전극(71)에 대해 층간절연막(82)을 통해 알루미늄으로 이루어진 에미터전극(85)이 형성되어 있다. 또 바이폴라 트랜지스터의 고농도 n+형 외부콜렉터영역(65)에 대해 층간절연막(82)을 매개해서 알루미늄으로 이루어진 콜렉터전극(86)이 형성되어 있다.
이와 같이 구성된 종래 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI(대규모집적회로)를 구성하는 반도체장치에 따르면 p형 에피택셜층(61')내에 바이폴라 트랜지스터와 p챈널 MOSFET를 형성하기 위해 반대 도전형의 n형 웰영역(63, 67)이 형성되는데, 이 n형 웰영역(63, 67)의 형성시에는 공정수의 단축을 위해 동일한 공정에서 n형 불순물의 이온주입 및 확산을 수행하게 된다. 따라서, 제 6 도에 도시된 바와 같이 바이폴라 트랜지스터가 형성되는 n형 웰영역(63)과 p챈널 MOSFET가 형성되는 n형 웰영역(67)은 동일한 불순물농도 프로파일을 갖게 되고, 또 이들 n형 웰영역중 p챈널 MOSFET가 형성되는 n형 웰영역(67)은 MOSFET가 미세화됨에 따라 발생되는 소위 쇼트챈널(short channel) 효과를 방지하기 위해 고농도화되어 있으며, 이 때문에 바이폴라 트랜지스터가 형성되는 n형 웰영역(63)도 아울러 고농도화, 즉 바이폴라 트랜지스터의 콜렉터농도가 높아지게 된다. 여기서, 이와 같이 바이폴라 트랜지스터의 콜렉터 농도가 높아지게 되면 바이폴라 트랜지스터의 기본성능인 차단주파수(fT)가 높아지게 되어 주파수특성, 특히 고주파특성은 향상되게 되지만, 바이폴라 트랜지스터의 기본성능인 베이스-에미터간의 내압(BVCBO)과 어얼리전압(early voltage ; VAF)은 열화되게 된다. 즉, 바이폴라 트랜지스터의 내압이 저하됨과 더불어 증폭율 및 선형특성(linear特性)이 약화되게 된다.
또, 상기한 바와 같이 p형 에피택셜층(61') 내에 반대도전형인 n형 웰영역(63, 67)을 형성하기 위해 반대도전형의 웰영역 확산을 수행하게 되는데, 이와 같이 반대도전형의 엘확산, 즉 고온에서 장시간의 열처리를 수행하게 되면 이들 n형 웰영역(63)과 n형 웰영역(67)에 대한 펀치드로우 방지용으로 설치되어 있는 고농도 p+형 매립확산층(84)의 불순물농도가 제 7 도에 도시된 바와 같이 감소되어 버리게 된다. 즉, 이 고농도 p+형 매립층(84)의 p형 불순물이 상부측의 불순물농도가 낮은 p형 웰영역(66)으로 확산되어 버리게 된다. 이 결과, p형 웰영역(66)의 불순물농도는 소정의 농도보다 높아지게 되어 그 p형 웰영역(66)에 형성되는 n챈널 MOSFET의 특성이 열화되게 된다. 또, 상기한 반도체장치에 의해 메모리 LSI를 형성하는 경우 상기 고농도 p+형 매립층의 불순물농도가 제 7 도에 도시된 바와 같이 p형 실리콘기판(61)의 불순물농도와 거의 동일하게 되어 버리게 되는 바. 이는 예컨대 패키지재료중에 포함되는 미량의 유라늄(U)등의 방사선 붕괴등에 의해 발생되는 α선에 의한 소프트에러가 발생되기 쉽다는 것을 시사하고 있다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI(대규모 집적회로)를 구성하는 반도체장치에서 바이폴라 트랜지스터의 기본성능인 차단주파수(fT)를 높게 할 필요가 있는 바이폴라 트랜지스터와, 마찬가지로 바이폴라 트랜지스터의 기본성능인 베이스-콜렉터간의 내압(BVCBO)과 어얼리전압(VAF)의 특성을 높게 할 필요가 있는 바이폴라 트랜지스터를 동일 기판상에 형성할 수 있고, 종래와 같은 펀치드로우 방지용 고농도 p+형 매립층의 불순물의 상부측으로의 확산에 의한 MOSFET의 특성변화가 없으며, 소프트에러에 대한 내성이 강한 반도체장치와 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은, 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI를 구성하는 반도체장치에 있어서, 반도체기판상의 제 1 도전형 에피택셜층에 의해 형성된 제 1 바이폴라 트랜지스터의 콜렉터영역과, 상기 제 1 도전형의 에피택셜층에 의해 형성된 제 1MOSFET를 형성하기 위한 제 1웰영역, 상기 제 1 도전형 에피택셜층중에 불순물확산에 의해 형성된 제 2 바이폴라 트랜지스터의 제 1 도전형 콜렉터영역 상기 제 1 도전형의 에피택셜층중에 불순물확산에 의해 형성된 제 2MOSFET를 형성하기 위한 제 2 도전형 웰영역을 구성되고, 상기 제 2 도전형 웰영역의 불순물농도가 상기 제 1 바이폴라 트랜지스터의 콜렉터영역의 불순물농도 보다 높고, 상기 제 1MOSFET의 소오스, 드레인영역의 불순물농도 프로파일이 상기 제 1 바이폴라 트랜지스터의 베이스영역의 일부의 불순물농도 프로파일과 실질적으로 동일한 것을 특징으로 한다.
또, 이러한 본 발명에 따른 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI를 구성하는 반도체장치의 제조방법은, 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI를 구성하는 반도체장치의 제조방법에 있어서, 제 1 도전형 반도체기판의 표면에 제 1 도전형 및 제 2 도전형 매립층을 형성하는 공정과, 이 제 1 도전형 및 제 2 도전형 매립층이 형성된 제 1 도전형 반도체기판상에 제 2 도전형 에피택셜층을 형성하는 공정, 이 제 2 도전형 에피택셜층내에 제 2 도전형 제 1 및 제 2 웰영역과 제 1 도전형 제 3 웰영역을 형성하는 공정 및, 상기 제 2 도전형 제 1 웰영역에 제 1MOSFET, 상기 제 2 도전형 제 2 웰영역에 제 1 바이폴라 트랜지스터, 상기 제 1 도전형 제 3 웰영역에 제 2MOSFET, 상기 제 1 도전형 에피택셜층에 제 2 바이폴라 트랜지스터를 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
[작 용]
상기와 같이 구성된 본 발명에 따른 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI를 구성하는 반도체 장치에서는 콜렉터농도가 다른 제 1 및 제 2 바이폴라 트랜지스터가 구비됨에 따라 차단주파수가 높아서 고주파수특성이 좋은 바이폴라 트랜지스터(고(高)콜렉터농도)와 베이스-콜렉터간 내압이 높으면서 어얼리전압도 높아서 내압이 높으면서 증폭율과 선형특성이 좋은 바이폴라 트랜지스터(저(低)콜렉터농도)를 동일 기판내에 갖출 수 있게 된다.
또, 그러한 반도체장치의 제조방법에서는 제 2 도전형의 에피택셜층에 대해 제 2 도전형의 불순물농도가 높은 웰영역을 형성함에 따라 공정수가 증가됨 없이 불순물농도가 다른 바이폴라 트랜지스터의 형성영역을 얻을 수 있게 된다. 즉, 이 제 2 도전형의 불순물농도가 높은 웰영역과 상기 제 2 도전형의 에피택셜층이 바이폴라 트랜지스터의 형성영역으로 된다. 또, MOSFET는 불순물농도가 높은 웰영역에 형성됨에 따라 쇼트 챈널효과가 방지될 수 있고, 제 1 도전형의 매립층상에 반대도전형의 제 2 도전형 에피택셜층을 형성함과 더불어 이 제 2 도전형의 에피택셜층에 대해 불순물을 추가하는 형태로 제 2 도전형의 웰영역을 형성하게 되므로 저온에서 단시간의 열처리로 제 2 도전형의 웰영역을 형성할 수 있음에 따라 제 1 도전형 불순물이 상부측으로 확산되는 상태가 저감되게 된다. 이에 따라, 상기 제 1 도전형 매립층의 상부측에 형성되는 MOSFET에서 특성의 변동이 없게 되고, 제 1 도전형의 매립층이 불순물농도가 높은 영역에 잔존될 수 있으므로 예컨대 α선에 의한 소프트에러에 대해 강한 반도체장치를 실현할 수 있게 된다.
[실시예]
이하, 본 발명의 1실시에에 따른 반도체장치와 그 제조방법에 대해 예시도면을 참조해서 상세히 설명한다.
제 1a 도 내지 제 1j 도는 본 발명의 1실시예에 따른 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI를 구성하는 반도체장치를 제조공정순으로 나타낸 단면도, 제 2 도는 상기 반도체장치의 p챈널 MOSFET와 제 2 바이폴라트랜지스터가 형성되는 n형 웰영역의 분순물농도 프로파일을 나타낸 도면, 제 3 도는 제 1 바이폴라 트랜지스터가 형성되는 n형 에피택셜층의 분순물농도 프로파일을 나타낸 도면, 제 4 도는 n챈널 MOSFET가 형성되는 p형 웰영역의 불순물농도 프로파일을 나타낸 도면이다.
여기서, 먼저 제 1a 도에 도시된 바와 같이 p형 실리콘기판(10 ; 면방위(100)상에 예컨대 열산화법에 의해 산화막(11)을 형성한 다음 이 산화막(11)을 예컨대 포토레지스터를 이용한 사진식각법에 의해 선택적으로 제거해서 소정의 고농도 n+형 매립층형성용 패턴으로 패터닝하게 된다. 이어, 이 패터닝된 산화막(11)의 구멍트인부(12)로부터 예컨대 n형 불순물인 안티몬(Sb)의 기상확산 또는 비소(As)나 상기 안티몬(Sb)의 이온주입, 확산에 의해 고농도 n+형 매립층(13)을 형성하게 된다.
다음에, 제 1b 도에 도시된 바와 같이 상기 산화막(11)을 제거하고 나서 그 전체면에 도시되지 않은 포토레지스트를 도포하여 사진식각법에 의해 그 도시되지 않은 포토레지스트를 소정의 고농도 p+매립층 형성용 패턴으로 패터닝하게 되고, 이어 그 패터닝된 도시되지 않은 포토레지스트의 구멍트인부로부터 예컨대 p형 불순물인 보론(B)을 가속전압 100KeV, 도우즈량 1.5×1013Cm-2의 조건으로 이온주입, 확산시킴에 따라 고농도 p+형 매립층(16')을 형성한 다음 도시되지 않은 포토레지스트를 제거하게 된다.
이어, 제 1c 도에 도시된 바와 같이 상기 매립층(13, 16')이 형성된 p형 실리콘기판(10)상에 예컨대 CVD법에 의해 n형 불순물로서 인(P)을 1×1016Cm-3정도 함유한 n형 에피택셜층(14)을 형성하게 되는데, 이때, n형 에피택셜층(14)의 성장온도는 예컨대 1130°이고, 그 두께는 1.2㎛이다.
그 후, 제 1d 도에 도시된 바와 같이 전체면에 도시되지 않은 포토레지스트를 도포해서 사진식각법에 의해 그 도시되지 않은 포토레지스트를 p챈널 MOSFET와 제 2 바이플라 트랜지스터의 형성영역 패턴으로 패터닝하게 되고, 이어 상기 도시되지 않은 포토레지스트의 구멍트인부로부터 예컨대 n형 불순물인 인(P)은 가속전압 160KeV, 도우즈량 5×1012Cm-2의 조건에서 이온주입, 확산시킴으로써 p챈널 MOSFET가 형성되는 n형 웰영역(15)과 바이폴라 트랜지스터가 형성되는 n형 웰영역(15')을 선택적으로 형성하게 된다. 그 후 도시되지 않은 포토레지스터를 제거한 다음 재차 그 전체면에 도시되지 않은 포토레지스트를 도포하여 사진식각법에 의해 그 도시되지 않은 포토레지스트를 n챈널 MOSFET형성영역패턴으로 패터닝하게 되고, 그 도시되지 않은 포토레지스트의 구멍트인부로부터 예컨대 p형 불순물인 보론을 가속전압 100KeV, 도우즈량 6×1012Cm-2의 조건으로 이온주입, 확산시킴으로써 n팬널 MOSFET가 형성되는 p형 웰영역(16)을 선택적으로 형성한 다음 그 도시되지 않은 포토레지스트를 제거하게 된다.
또, 이 제 1d 도에 도시된 바와 같은 웰영역형성 공정에서는 상기한 공정과는 반대로 최초에 p형 웰영역(16)을 형성한 다음 n형 웰영역(15, 15')을 형성해도 관계없다. 단, p형 웰영역(16)을 형성한 후에는 1050℃ 이상의 온도에서는 10분이상의 열처리를 수행하지 않으므로써 고농도 p+형 매립층(16')의 불순물이 웰영역에 대해 확산되지 않도록 하게 된다.
이어, 제 1e 도에 도시된 바와 같이 상기 n형 웰영역(15, 15')과 p형 웰영역(16)이 형성된 n형 에피택셜층(14)의 표면에 예컨대 선택산화법에 의해 소자분리영역으로서 필드산화막(17)을 예컨대 막두께 6000Å 정도로 형성하게 되는데, 이때 필드산화막(17)의 형성에 앞서 필드반전방지층의 불순물을 필드산화막 형성영역의 거의 전체면에 미리 이온주입해 놓은 다음 필드산화시의 열을 이용해서 반전방지층(18)을 형성하게 되고, 이후 예컨대 열산화법에 의해 상기 필드산화막에 의해 분리된 소자영역에 두께 150Å 정도로 되도록 더미게이트산화막(19)을 형성하고 나서 이 더미게이트산화막(19)을 통해 상기 n형 웰영역(15)과 p형 웰영역(16)에 대해 임계치조정용 및 펀치드로우 방지용 불순물을 이온주입해서 챈널이온주입영역(20, 21)을 형성하게 되는데, 이들 챈널이온주입영역(20, 21)중 먼저 n형 웰영역(15)에 형성되는 챈널이온주입영역(20)은 p형 불순물인 인(P)을 가속전압 240KeV, 도우즈량 ×1012Cm-2의 조건으로 이온주입함에 이어 n형 불순물인 인(P)을 가속전압 240KeV, 도우즈량 2×1012Cm-2의 조건에서 이온주입하는 2회의 이온주입에 의해 형성하는 한편, 상기 p형 웰영역(16)에 형성되는 챈널 이온주입영역(21)은 p형 불순물인 보론을 가속전압 20KeV, 도우즈량 4×1012Cm-2의 조건에서 이온주입에 의해 형성하게 된다. 다음에, 상기 더미게이트산화막(19)을 통해 n형 에피택셜층(14)과 n형 웰영역(15')에 대해 불순물인 인(P)을 가속전압 320KeV, 도우즈량 1×1016Cm-2의 조건으로 이온주입, 확산시킴으로써 상기 고농도 n+형 매립층(13)에 접하는 고농도 n+형 외부콜렉터영역(22)을 형성하게 된다.
이어, 제 1f 도에 도시된 바와 같이 상기 더미게이트산화막(19)을 제거한 다음 예컨대 열산화법에 의해 상기 필드산화막(17)에 의해 분리된 소자영역에 두께 150Å 정도로 되도록 게이트산화막(23)을 형성하고 나서 그 전체면에 예컨대 CVD법에 의해 다결정실리콘층(24)을 소정의 두께로 형성한 다음 이 다결정실리콘층(24)에 대해 p형 불순물을 이온 주입, 확산시킴으로써 다결정실리콘층(24)을 저저항화 하게 된다.
그리고, 제 1g 도에 도시된 바와 같이 예컨대 포토레지스트를 이용한 사진식각법에 의해 상기 다결정실리콘층(24)과 게이트산화막(23)이 MOSFET의 게이트전극으로서 n형 웰영역(15)과 p형 웰영역(16)상에 남겨지도록 순차 패터닝함에 이어, 도시되지 않은 포토레지스트를 도포한 다음 사진 식각법에 의해 그 도시되지 않은 포토레지스트에서 n형 웰영역(15)의 거의 상부측과 n형 에피택셜층(14) 및 n형 웰영역(15')내의 바이폴라 트랜지스터의 베이스형성영역상에 구멍트인부를 형성하게 된다. 그후, 상기 도시되지 않은 포토레지스트에 형성된 구멍트인부로부터 예컨대 p형 불순물인 불화보론(BF2)을 가속전압 50KeV, 도우즈량 5×1015Cm-2의 조건에서 이온주입, 확산시킴으로써 고농도 p+형 소오스영역(25)과 고농도 p+형 드레인영역(26) 및 고농도 p+형 외부베이스영역(27)을 형성하게 되는데, 이때 상기 n형 웰영역(15)의 거의 상부측 구멍트인부로부터 이온주입된 불화보론은 게이트전극(24)과 필드산화막(17)을 마스크로 해서 n형 웰영역(15)에 도입되고, 이어 재차 도시되지 않은 포토레지스트를 도포해서 사진식각법에 의해 그 도시되지 않은 포토레지스에서 p형 웰영역(16)의 거의 상부측에 구멍트인부를 형성하게 된다. 다음에, 이 도시되지 않은 포토레지스트에 형성된 구멍트인부로부터 n형 불순물인 인(P)을 가속전압 60KeV, 도우즈량 4×1013Cm-2의 조건으로 이온주입 및 확산시킴으로써 저농도 n-형 소오스영역(28)과 저농도 n-형 드레인영역(29)을 형성하게 되는데, 이와 같이 저농도로 형성함으로써 그 p형 웰영역에 형성되는 n챈널 MOSFET의 LDD구조로 형성되고, 또 이때 상기 p형 웰영역(16)의 거의 상부측 구멍트인부로부터 이온주입된 인(P)은 게이트전극(24)과 필드산화막(17)을 마스크로 해서 p형 웰영역(16)에 도입된다.
그후, 제 1h 도에 도시된 바와 같이 전체면에 예컨대 CVD법에 의해 CVD산화막을 예컨대 2000Å 정도로 형성함에 이어 이 CVD산화막을 예컨대 RIE법과 같은 이방성엣칭에 의해 CVD 산화막(30)이 상기 게이트전극(24)의 측벽에만 잔존되도록 엣칭하게 되고, 이 이방성엣칭된 CVD산화막(30)은 상기 n챈널 MOSFET의 LDD구조를 형성하는 경우 측벽스페이서로 된다.
이어, 도시되지 않은 포토레지스트를 도포해서 사진식각법에 의해 그 도시되지 않은 포토레지스트에서 p형 웰영역(16)의 거의 상부에 구멍트인부를 형성한 다음 그 도시되지 않은 포토레지스트의 구멍트인부로부터 예컨대 n형 불순물인 비소를 가속전압 50KeV, 도우즈량 5×1015Cm-2의 조건으로 이온주입, 열확산시킴으로써 고농도 n+형 소오스영역(31)과 고농도 n+형 드레인영역(32)을 형성하게 되고, 이에 따라 그 p형 웰영역에 형성되는 n챈널 MOSFET는 상기한 바와 같이 LDD구조로 된다.
이때, p형 웰영역(16)의 거의 상부측 구멍트인부로부터 이온주입된 비소는 게이트전극(24)과 측벽스페이서(30) 및 필드산화막(17)을 마스크로 해서 p형 웰영역(16 ; 저농도 n-형 소오스, 드레인영역(28, 29)에 도입된다. 이어, 상기 도시되지 않은 포토레지스트를 제거한 다음 온도 900℃의 산소분위기중에서 30분간의 산화를 수행함으로써 후산화막(33)을 형성하게 되고, 그후 전체면에 포토레지스트(33')를 도포해서 사진식각법에 의해 이 포토레지스트(33')의 n형 에피택셜층(14)과 n형 웰영역(15')의 거의 상부측에 구멍트인부를 형성하게 된다.
그리고, 이 포토레지스트(33')의 구멍트인부로부터 p형 불순물인 불화보론을 가속전압 30KeV, 도우즈량 5×1013Cm-2의 조건으로 이온주입. 확산시킴으로써 상기 n형 에피택셜층(14)과 n형 웰영역(15')내에 바이폴라 트랜지스터의 p형 내부베이스영역(34)을 형성하게 된다.
그후, 제 1i 도에 도시된 바와 같이 상기 포토레지스트(33')를 제거한 다음 그 전체면에 예컨대 CVD법에 의해 층간절연막으로서 CVD산화막(35)를 형성하고서 이 CVD산화막(35)을 통해 상기 바이폴라 트랜지스터의 p형 내부베이스영역(34)과 n챈널 MOSFET의 고농도 n+형 드레인영역(32)에 대해 예컨대 포토레지스트를 이용한 사진식각법에 의해 다결정실리콘층을 형성함과 더불어, 접속구멍(36, 37)의 내부를 포함한 전체면에 예컨대 CVD법에 의해 다결정실리콘층을 형성하게 된다. 이어, 이 다결정실리콘층을 예컨대 포토레지스트를 이용한 사진식각법에 의해 에미터전극과 고저항소자 및 배선영역으로 되는 장소만 남겨지도록 패터닝해서 다결정실리콘층(38, 39)을 형성한 다음 그 전체면에 포토레지스트(40)를 도포해서 사진식각법에 의해 그 포토레지스트(40)가 다결정실리콘층(39)의 일부분에만 남겨지도록 패터닝하게 된다.
이후, 상기 다결정실리콘층(39)의 일부분에 남겨진 포토레지스트(40)를 마스크로 해서 상기 다결정실리콘층(38, 39)에 대해 n형 불순물인 비소를 가속전압 50KeV, 도우즈량 5×1015Cm-2의 조건에서 이온주입함으로써 다결정실리콘층(38)을 저저항화하게 되고, 상기 p형 내부베이스영역(34)내에 고농도 n+형 에미터영역(41)을 형성하게 된다. 또, 이와 동시에 다결정실리콘층(38)의 일부분을 저저항화해서 n챈널 MOSFET의 드레인배선 및 고저항소자(42)를 형성하게 된다.
계속해서, 제 1j 도에 도시된 바와 같이 상기 n형 불순물인 비소의 이온주입후 온도 900℃ 내지 1100℃에서 5초 내지 1분동안 소위 고속어닐이라는 열처리를 수행함으로써 더욱 양호한 접촉특성을 얻을 수 있게 된다. 이어, 전체면에 예컨대 CVD법에 의해 CVD산화막과 BPSG막으로 이루어진 층간절연막(43)을 형성함에 이어, 이 층간절연막을 리플로우(reflow) 즉 표면의 평탄화를 수행하게 되고, 그후 상기 층간절연막(43)을 통해 상기 바이폴라 트랜지스터의 에미터전극으로서의 다결정실리콘층(38), 드레인배선으로서의 다결정실리콘층(39), p챈널 MOSFET의 소오스영역(25)에 대해 접속구멍(44, 45, 46)을 형성하게 된다. 그리고, 그 전체면에 예컨대 진공증착법에 의해 배선용알루미늄막을 형성함에 이어, 이 알루미늄막을 예컨대 포토레지스트를 이용한 사진식각법에 의해 소정의 배선패턴으로 패터닝함으로써 알루미늄배선(47, 48, 49)을 형성한 후, 도시되지는 않았지만 표면보호막 등을 형성함으로써 본 발명의 1실시예에 따른 반도체장치가 제조된다.
이와 같이 해서 제조된 반도체장치에서는 다결정실리콘층(39)의 일부에 형성된 고저항소자(42)가 예컨대 스태틱형 메모리셀의 부하저항으로서 사용되게 된다. 또 상기한 본 발명의 1실시예에서는 n챈널 MOSFET가 LDD구조로 되어 있으면서 p챈널 MOSFET가 통상의 구조로 되어 있지만, 소자의 크기에 따라 이들 MOSFET에서는 최적의 구조를 이용해도 좋은 것은 물론이고, MOSFET의 최소 게이트길이는 0.7㎛이하로 설정해 주는 것이 바람직하다.
다음에, 상기한 본 발명의 1실시예에 따른 반도체장치에서 p챈널 MOSFET와 제 2 바이폴라 트랜지스터가 형성되는 영역과, 제 1 바이폴라 트랜지스터가 형성되는 영역 및 n챈널 MOSFET가 형성되는 영역의 불순물농도 프로파일에 대해 설명한다.
먼저, 제 2 도는 p챈널 MOSFET와 제 2 바이폴라 트랜지스터가 형성되는 n형 웰영역(15, 15')과 고농도 n+형 매립층(13)의 불순물농도 프로파일을 나타낸 도면으로, 이 제 2 도에 도시된 바와 같이 먼저 깊게 위치하는 고농도 n+형 매립층(13)의 불순물농도는 1×1019Cm-3정도로 높고, n형 웰영역(15, 15')의 불순물농도는 그 표면에서 3×1016Cm-3정도이지만 내부로 깊어짐에 따라 서서히 그 농도는 저하되게 되며, 상기 고농도 n+형 매립층과 접하는 위치에서는 거의 n형 에피택셜층(14)과 동일한 불순물농도로 되어 있다. 즉, 상기 n형 웰영역(15, 15')에서는 불순물농도 프로파일에 기울기가 생기게 되고, 이로 부터 제 2 바이폴라 트랜지스터에서 예컨대 바이폴라 트랜지스터의 전류증폭율 hFE=100일때 콜렉터-베이스간 내압 BVCBO=15V, 에미터-콜렉터간 내압 BVCEO=5V, 어얼리전압 VAF=10V, 최대차단주파수 fTMAX=15GHZ로 된다.
이에 따라 최대차단주파수
높게 되어 바이폴라 트랜지스터의 특성, 특히 고주파특성이 향상될수 있고, 또 p챈널 MOSFET에서는 n형 웰영역(15)의 불순물농도가 높게 되어 있음에 따라 쇼트챈널효과가 억제될 수 있게 된다.
다음에, 제 3 도는 제 1 바이폴라 트랜지스터가 형성되는 n형 에피택셜층(14)과 고농도 n+형 매립층(13)의 불순물농도 프로파일을 나타낸 도면으로, 이 제 3 도에 도시된 바와 같이 먼저 깊게 위치한 고농도 n+형 매립층(13)의 불순물농도는 1×1019Cm-3정도로 높고, 또 n형 에피택셜층(14)의 불순물농도는 그 표면에서 1×1016Cm-3정도인 바, n형 에피택셜층(14)의 내부로 깊어지게 되어도 그 농도는 저하되거나 증가되지는 않는다. 그리고, 상기 고농도 n+형 매립층(13)과 접하는 위치에서도 그 표면과 동일한 불순물농도로 되어 있으므로 상기 n형 에피택셜층(14)에서는 불순물농도 프로파일에 기울기가 생기지 않고 평탄하게 되어 있다. 이로부터 제 1바이폴라 트랜지스터에서 예컨대 상기 제 2 바이폴라 트랜지스터와 마찬가지로 이 바이폴라 트랜지스터의 전류증폭율 hFE=100 일때 콜렉터-베이스간 내압 BVCBO=41V, 에미터-콜렉터간 내압 BVCEO=13V, 어얼리전압 VAF=51V, 최대차단주파수 fTMAX=8GHZ로 된다. 이에 따라 콜렉터-베이스간내압(BCCBO)과 에미터-콜렉터간 내압(BVCEO) 및 어얼리전압(VAF)이 높게 되어 바이폴라 트랜지스터의 특성, 특히 내압과 전류증폭율 및 선형특성이 향상될 수 있게 된다.
그리고, 제 4 도는 n채널 MOSFET가 형성되는 p형 웰영역(16)과 고농도 p+형 매립층(16')의 불순물농도 프로파일을 나타낸 도면으로, 이 제 4 도에 도시된 바와 같이 먼저 깊게 위치하는 고농도 p+형 매립층(16')의 불순물농도는 3×1017Cm-3정도로 높고, p형 웰영역(16)의 불순물농도는 그 표면에서 3×1016Cm-3정도인 바, 그 내부로 깊어질수록 서서히 그 농도가 저하되게 된다. 여기서, 이 p형 웰영역(16)은 이온주입에 의해 형성되고, 그 형성후에는 저온에서 단시간동안 여러가지 열처리가 수행됨으로써 상기 고농도 p+형 매립층(16')의 불순물이 싱부측의 p형 웰영역(16)으로 확산되지 않도록 해주고 있다. 이로 부터 n챈널 MOSFET에서는 그 특성이 변동하지 않게 되어 신뢰성이 향상되고, 또 상기 고농도 p+형 매립층(16')에 어느 정도의 p형 불순물농도가 높은 영역을 잔존시킬 수 있게 된다. 이에 따라 상기 n형 웰영역(15, 15')과 n형 에피택셜층(14)의 펀치드로우를 충분하게 방지할 수 있게 된다. 이에 따라 상기 n형 웰영역(15, 15')과 n형 에피택셜층(14)의 펀치드로우를 충분하게 방지할 수 있으면서, 예컨대 α선에 의한 소프트에러에 대해서도 강한 내성을 유지할 수 있게 된다. 즉, 상기 p형 불순물농도가 높은 영역은 상기 α선이 메모리 LSI내에 침입함에 따라 발생되는 전자가 웰영역으로 확산됨에 대한 장벽층으로 되고, 또 n챈널 MOSFET에서는 그 MOSFET가 형성되는 p형 웰영역(16)의 불순물농도가 높게 되어 있음에 따라 쇼트챈널 효과를 억제할 수 있게 된다.
이와 같이 2종류의 제 1 및 제 2 바이폴라 트랜지스터를 동일한 반도체기판상에 형성할 수 있음에 따라 외부전원전압, 예컨대 5V가 직접 인가되는 회로부에는 고내압의 제 1 바이폴라 트랜지스터를 이용하는 반면, 상기 예컨대 5V의 외부전원전압을 반도체장치 내부에서 강하시켜 그 강하된 내부전원전압 예컨대 3V가 인가되는 회로부에는 내압은 낮지만 고주파특성이 우수한 제 2 바이폴라 트랜지스터를 이용할 수 있게 된다. 이와 같이 하면 현재 반도체장치의 집적도향상을 위한 수단으로 되고 있는 외부전원전압을 해당 반도체장치 내부에서 강압시켜 그 강압된 내부전원전압에 의해 내부회로를 동작시키는 방법에 매우 적합한 반도체장치로 된다. 또 상기한 본 발명의 1 실시예에 따른 반도체장치에서는 상기 제 2 바이폴라 트랜지스터가 형성되는 n형 웰영역(15')은 p챈널 MOSFET가 형성되는 n형 웰영역(15)가 거의 동일한 불순물분포를 갖는 영역 즉 동일한 공정에서 형성되는 영역이므로 공정수의 증가는 전혀 없게 된다.
또, 본 발명에서 제 1 바이폴라 트랜지스터가 형성되는 영역인 n형 에피택셜층(14)의 불순물농도는 5×1015Cm-3~2×1016Cm-3의 범위로 설정되는 것이 실용범위이고, 상기 n형 에피택셜층(14)의 형성후, p챈널 MOSFET와 제 2 바이폴라 트랜지스터가 형성되는 영역 즉 n형 웰영역(15, 15')과, n챈널 MOSFET가 형성되는 영역 즉 p형 웰영역(16)을 형성하기 위해 불순물의 이온주입을 수행하고 있는데, 이들 각 웰영역의 불순물농도는 그 표면에서 3×1016Cm-3~2×1017Cm-3로 설정해주는 것이 실용범위이다. 또, 특히 메모리 LSI와 같이 소프트에러에 대해 강한 반도체장치를 형성하는 경우에는 고농도 p+형 매립층(16')의 불순물농도를 1×1016Cm-3~5×1017Cm-3으로 설정하는 한편 상기 n형 에피택셜층(14)의 두께를 1.0㎛~1.8㎛로 설정해 주게 되고, n형 에피택셜층(14)의 형성후의 열처리는 예컨대 1050℃ 이상에서는 10분 이상 수행하지 않음으로써 고농도 p+형 매립층(16')의 불순물이 웰영역에 대해 확산이 이루어지지 않도록 해주게 된다.
이상과 같이 제 5 도에 도시된 종래의 반도체장치에서는 NPN형 바이폴라 트랜지스터용의 N웰(63) 및 P챈널형 MOSFET용의 N웰(67)을 확산에 의해 형성하기 때문에 장시간의 고온열처리를 필요로 하고 있고, 이들 N웰(63), (67)의 확산을 위한 장시간에 걸친 고온열처리에 의해 고농도 P+형 매립확산층(84)의 불순물농도의 저하가 일어나게 된다.
따라서, 본원 발명에서는 종래의 N웰(63), (67)을 제 1 도전형의 에피택셜층(14)에 의해 형성하여 장시간의 고온열처리를 필요로 하지 않게 된다. 또, N웰(63)로서 에피택셜층이 이용되고 있기 때문에 확산에 의해 형성되는 웰의 경우보다도 저불순물농도로 할 수 있으며, 여기에 형성되는 제 1 바이폴라 트랜지스터는 고내압인 고전원전압용의 소자로 할 수 있게 되는 것입니다.
더욱이, 본원 발명에서는(차단주파수가 높고, 고주파특성이 양호한) 저전원전압용의 바이폴라 트랜지스터를 P챈널형 MOSFET와 마찬가지로 불순물확산된 웰을 설치하여 제 2 바이폴라 트랜지스터로서 만들게 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 다르면, 바이폴라 트랜지스터가 MOSFET가 혼재된 LSI를 구성하는 반도체장치에서 주파수특성이 양호한 바이폴라 트랜지스터와 내압과 증폭율 및 선형특성이 양호한 바이폴라 트랜지스터를 동일한 반도체기판상에 일절의 공정수 증가없이 형성할 수 있으면서, MOSFET의 신뢰성도 향상되고, 더 나아가서는 소프트에러의 내성이 강한 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI를 구성하는 반도체장치와 그 제조방법을 제공하게 된다.
또, 본 발명에 따른 반도체장치는 그 반도체장치의 집적도를 향상시키기 위해 외부전원전압보다 내부전원전압을 낮게 하는 방법에 특히 적합한 구조를 갖추게 된다.
Claims (4)
- 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI를 구성하는 반도체장치에 있어서, 반도체기판(10) 상의 제 1 도전형 에피택셜층(14)에 의해 형성된 제 1 바이폴라 트랜지스터의 콜렉터영역(14)과, 상기 제 1 도전형 에피택셜층(14)에 의해 형성된 제 1MOSFET를 형성하기 위한 제 1 웰영역(15), 상기 제 1 도전형 에피택셜층(14)중에 불순물확산에 의해 형성된 제 2 바이폴라 트랜지스터의 제 1 도전형 콜렉터영역(15'), 상기 제 1 도전형 에피택셜층(14)중에 불순물확산에 의해 형성된 제 2MOSFET를 형성하기 위한 제 2 도전형 웰영역(16)을 구비하여 구성되고, 상기 제 2 도전형 웰영역(16)의 불순물농도가 상기 제 1 바이폴라 트랜지스터의 콜렉터영역(14)의 불순물농도 보다 높고, 상기 제 1MOSFET의 소오스, 드레인영역(25, 26)의 불순물농도 프로파일이 상기 제 1 바이폴라 트랜지스터의 베이스영역의 일부(27)의 불순물농도 프로파일과 실질적으로 동일한 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 제 1 및 제 2 바이폴라 트랜지스터에서 콜렉터영역의 농도가 낮은 제 1 바이폴라 트랜지스터에서는 외부전원전압이 인가되고, 콜렉터영역의 농도가 높은 제 2 바이폴라 트랜지스터에는 상기 외부전원전압보다 낮은 강압된 전압이 인가되는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 MOSFET는 최소게이트길이가 0.7㎛ 이하인 것을 특징으로 하는 반도체장치.
- 바이폴라 트랜지스터와 MOSFET가 혼재된 LSI를 구성하는 반도체장치의 제조방법에 있어서, 제 1 도전형 반도체기판(10)의 표면에 제 1 도전형 및 제 2 도전형 매립층(16', 13)을 형성하는 공정과, 이 제 1 도전형 및 제 2 도전형 매립층(16', 13)이 형성된 제 1 도전형 반도체기판(10)상에 제 2 도전형 에피택셜층(14)을 형성하는 공정, 이 제 2 도전형 에피택셜층(14)내에 제 2 도전형 제 1 및 제 2 웰영역(15, 15')과 제 1 도전형 제 3 웰영역(16)을 형성하는 공정 및, 상기 제 2 도전형 제 1 웰영역(15)에 제 1MOSFET, 상기 제 2 도전형 제 2 웰영역(15')에 제 1 바이폴라 트랜지스터, 상기 제 1 도전형 제 3 웰영역(16)에 제 2MOSFET, 상기 제 1 도전형 에피택셜층(14)에 제 2 바이폴라 트랜지스터를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61638 | 1989-03-14 | ||
| JP1061638A JPH0817179B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900015310A KR900015310A (ko) | 1990-10-26 |
| KR930010094B1 true KR930010094B1 (ko) | 1993-10-14 |
Family
ID=13176951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900003423A KR930010094B1 (ko) | 1989-03-14 | 1990-03-14 | 반도체장치와 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5014106A (ko) |
| EP (1) | EP0387836A3 (ko) |
| JP (1) | JPH0817179B2 (ko) |
| KR (1) | KR930010094B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| US6570242B1 (en) * | 1997-11-20 | 2003-05-27 | Texas Instruments Incorporated | Bipolar transistor with high breakdown voltage collector |
| EP1273042B1 (en) * | 2000-03-30 | 2010-03-03 | Nxp B.V. | Semiconductor device and method of manufacturing same |
| TW515076B (en) | 2000-10-08 | 2002-12-21 | Koninkl Philips Electronics Nv | Protection diode for improved ruggedness of a radio frequency power transistor and self-defining method to manufacture such protection diode |
| US6831346B1 (en) | 2001-05-04 | 2004-12-14 | Cypress Semiconductor Corp. | Buried layer substrate isolation in integrated circuits |
| US11996517B2 (en) | 2011-06-29 | 2024-05-28 | Space Charge, LLC | Electrochemical energy storage devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS6015961A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Comput Eng Corp Ltd | 半導体集積回路 |
| JPS61245563A (ja) * | 1985-04-24 | 1986-10-31 | Hitachi Ltd | バイポ−ラｃｍｏｓ半導体装置 |
| GB2186117B (en) * | 1986-01-30 | 1989-11-01 | Sgs Microelettronica Spa | Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication |
| DE3776454D1 (de) * | 1986-08-13 | 1992-03-12 | Siemens Ag | Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung. |
-
1989
- 1989-03-14 JP JP1061638A patent/JPH0817179B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-07 US US07/489,896 patent/US5014106A/en not_active Expired - Lifetime
- 1990-03-14 KR KR1019900003423A patent/KR930010094B1/ko not_active IP Right Cessation
- 1990-03-14 EP EP19900104815 patent/EP0387836A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817179B2 (ja) | 1996-02-21 |
| US5014106A (en) | 1991-05-07 |
| EP0387836A2 (en) | 1990-09-19 |
| JPH02240930A (ja) | 1990-09-25 |
| KR900015310A (ko) | 1990-10-26 |
| EP0387836A3 (en) | 1992-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6359318B1 (en) | Semiconductor device with DMOS and bi-polar transistors | |
| US5086005A (en) | Bipolar transistor and method for manufacturing the same | |
| US6025219A (en) | Method of manufacturing a semiconductor device having MOS transistor and bipolar transistor in mixture on the same substrate | |
| JPH0557741B2 (ko) | ||
| KR930010094B1 (ko) | 반도체장치와 그 제조방법 | |
| JPH0878674A (ja) | 半導体装置およびその製造方法ならびにバイポーラトランジスタ | |
| KR920005511B1 (ko) | 반도체장치와 그 제조방법 | |
| KR930005508B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH07142419A (ja) | 半導体装置の製造方法 | |
| JPH09223797A (ja) | 半導体装置の製造方法 | |
| US6337252B1 (en) | Semiconductor device manufacturing method | |
| JPH056961A (ja) | 半導体装置の製造方法 | |
| JP3327658B2 (ja) | 縦型バイポーラトランジスタの製造方法 | |
| JP2937338B2 (ja) | 半導体装置 | |
| JPH07161729A (ja) | 半導体装置の製造方法 | |
| JPH04255233A (ja) | 半導体装置及びその製造方法 | |
| JP3253712B2 (ja) | 半導体装置の製造方法 | |
| KR0173964B1 (ko) | 래치업 제어구조를 갖는 전력반도체장치의 제조방법 | |
| JPH07273127A (ja) | 半導体装置 | |
| JP2828264B2 (ja) | 半導体装置の製造方法 | |
| KR950001171B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2770762B2 (ja) | 半導体装置の製造方法 | |
| JP2889246B2 (ja) | 半導体装置 | |
| JPH04346263A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JPH02152240A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20030930 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |