JPS6015961A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6015961A JPS6015961A JP58123275A JP12327583A JPS6015961A JP S6015961 A JPS6015961 A JP S6015961A JP 58123275 A JP58123275 A JP 58123275A JP 12327583 A JP12327583 A JP 12327583A JP S6015961 A JPS6015961 A JP S6015961A
- Authority
- JP
- Japan
- Prior art keywords
- type
- transistor
- substrate
- region
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000009792 diffusion process Methods 0.000 claims abstract description 15
- 230000003071 parasitic effect Effects 0.000 abstract description 18
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 230000004043 responsiveness Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は半導体集積回路姥おけるトランジスタの応答
速度を高速化する技術に適用して特に有効な技術に関す
るもので、たとえばエミッタ・カップルド・ロジック回
路の高速化に利用して有効な技術に関するものである。
速度を高速化する技術に適用して特に有効な技術に関す
るもので、たとえばエミッタ・カップルド・ロジック回
路の高速化に利用して有効な技術に関するものである。
本発明者が検討したところによると、プレーナ技術によ
り半導体基板」二に形成されろバイポーラトランジスタ
は、コレクタとなるＮ＋領領域Ｐ型半導体基板との間に
ＰＮ接合が存在する。このＰＮ接合に順方向の電圧が加
わって電流が流されないようにするため、Ｐ型半導体基
板はチップ上で最も低い電圧にバイアスする方式が提案
されている。しかして、このコレクタ領域と基板との間
のＰＮ接合は寄生容量ＣＴ８を有している。そのため、
第１図に示すようなエミッタ・カップルド・ロジック回
路（以下ＥＯＬ回路と称する）を構成する各トランジス
タＱ、 、Ｑ、２．Ｑ８のコレクタ側にはそれぞれ基板
との間に破線で示すように寄生容量ＣＴ８が付くことが
明らかとフヨった。
り半導体基板」二に形成されろバイポーラトランジスタ
は、コレクタとなるＮ＋領領域Ｐ型半導体基板との間に
ＰＮ接合が存在する。このＰＮ接合に順方向の電圧が加
わって電流が流されないようにするため、Ｐ型半導体基
板はチップ上で最も低い電圧にバイアスする方式が提案
されている。しかして、このコレクタ領域と基板との間
のＰＮ接合は寄生容量ＣＴ８を有している。そのため、
第１図に示すようなエミッタ・カップルド・ロジック回
路（以下ＥＯＬ回路と称する）を構成する各トランジス
タＱ、 、Ｑ、２．Ｑ８のコレクタ側にはそれぞれ基板
との間に破線で示すように寄生容量ＣＴ８が付くことが
明らかとフヨった。
このうち、エミッタ・フォロワを構成するトランジスタ
Ｑ１のコレクタはグランドレベルのような安定した電源
電圧Ｖ。０に接続される１こめ、トランジスタＱ、のコ
レクタ側の寄生容量Ｃ１ｓはトランジスタＱ３の応答性
に何ら影響を与えることはない。ところがトランジスタ
Ｑ１ とＱ２のコレクタに付く寄生容量Ｏ，は、トラン
ジスタＱ、とＱ２のコレクタ電圧が変化する度ごとに−
コレクタ抵抗Ｒ，、Ｒ２を流れる電流によって充放電さ
れる。
Ｑ１のコレクタはグランドレベルのような安定した電源
電圧Ｖ。０に接続される１こめ、トランジスタＱ、のコ
レクタ側の寄生容量Ｃ１ｓはトランジスタＱ３の応答性
に何ら影響を与えることはない。ところがトランジスタ
Ｑ１ とＱ２のコレクタに付く寄生容量Ｏ，は、トラン
ジスタＱ、とＱ２のコレクタ電圧が変化する度ごとに−
コレクタ抵抗Ｒ，、Ｒ２を流れる電流によって充放電さ
れる。
そのため、このコレクタと基板との間の寄生容量ＣＴｓ
が、トランジスタＱ、とＱ２の応答を遅らせ、ＥＯＬ回
路のスピードアップを妨げる原因となっていることが本
発明者によって明らかにされた。
が、トランジスタＱ、とＱ２の応答を遅らせ、ＥＯＬ回
路のスピードアップを妨げる原因となっていることが本
発明者によって明らかにされた。
〔発明の目的１
この発明は上記のような背景の下になされたもので、半
導体集積回路内のスピードに関係するトランジスタの応
答性を良くして、％にバイポーラトランジスタからなる
例えばＥＯＬ回路のような論理回路の動作速度を同上で
きるようにすることを目的とする。
導体集積回路内のスピードに関係するトランジスタの応
答性を良くして、％にバイポーラトランジスタからなる
例えばＥＯＬ回路のような論理回路の動作速度を同上で
きるようにすることを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、この発明は、バイポーラ集積回路に〉いて、
Ｐ型もしくはＮ型半導体基板を一定の電位でバイアスす
る際に、そのバイアス電圧が比較的大きな抵抗を介して
スピードに関係するトランジスタに供給されるようにす
ることによって、コレクタ側の寄生容量と直列に高抵抗
が介在させられ、その結果、コレクタ側の寄生容量が実
質的に見えなくなってトランジスタの応答性が同士され
るようにし、これによって上記目的を達成するものであ
る。
Ｐ型もしくはＮ型半導体基板を一定の電位でバイアスす
る際に、そのバイアス電圧が比較的大きな抵抗を介して
スピードに関係するトランジスタに供給されるようにす
ることによって、コレクタ側の寄生容量と直列に高抵抗
が介在させられ、その結果、コレクタ側の寄生容量が実
質的に見えなくなってトランジスタの応答性が同士され
るようにし、これによって上記目的を達成するものであ
る。
以下図面を用いてこの発明を具体的に説明する。
第２図は、本発明に係るバイポーラ集積回路の一実施例
を示す基板断面図である。特に制限されないが、Ｐ型シ
リコンからなる半導体基板１上には、慣用ノ方法により
ひ素もしくはアンチモン等を熱拡散して部分的に形成さ
れたＮ＋型埋込層２を介して、気相成長法によりＮ−型
エピタキシャル層３が形成され又いる。そして上記Ｎ＋
型埋込層２上のＮ−型エピタキシャル層３には、例えば
ボロンの選択熱拡散処理によりＰ＋型ベース領域４が形
成され、更に、このＰ＋型ベース領域４には、例えばリ
ンの選択熱拡散処理によってＮ＋型エミッタ領域５が、
また、上記Ｐ＝［シベース領域４の近傍のＮ＝型エピタ
キシャル層３内には、同様にリン等の選択熱拡散処理に
よってＮ＋型コレクタ領域６がそれぞれ形成されている
。これによってＮ＋型埋込層２上にＮＰＮ型の）くイボ
ーラトランジスタＱ。が形成される。
を示す基板断面図である。特に制限されないが、Ｐ型シ
リコンからなる半導体基板１上には、慣用ノ方法により
ひ素もしくはアンチモン等を熱拡散して部分的に形成さ
れたＮ＋型埋込層２を介して、気相成長法によりＮ−型
エピタキシャル層３が形成され又いる。そして上記Ｎ＋
型埋込層２上のＮ−型エピタキシャル層３には、例えば
ボロンの選択熱拡散処理によりＰ＋型ベース領域４が形
成され、更に、このＰ＋型ベース領域４には、例えばリ
ンの選択熱拡散処理によってＮ＋型エミッタ領域５が、
また、上記Ｐ＝［シベース領域４の近傍のＮ＝型エピタ
キシャル層３内には、同様にリン等の選択熱拡散処理に
よってＮ＋型コレクタ領域６がそれぞれ形成されている
。これによってＮ＋型埋込層２上にＮＰＮ型の）くイボ
ーラトランジスタＱ。が形成される。
また、このＮＰＮトランジスタＱ。に隣接する位置には
、熱拡散等によりＮ−塑エビタキシャル層３内にＰ型基
板１に達するように、基板電圧の引込み口となるＰ＋領
域８が形成されている。さらに、このＰ＋領域８に隣接
してＮ−型エピタキシャル層３上には、抵抗としてのＰ
型拡散層９が形成されている。そして、このＰ型拡散層
９の一端（図中右端）にアルミ電極が形成され又チップ
において最も低い一５Ｖのような電源電圧Ｖゆに接続さ
れる。また、このＰ型拡散層９の他端（図中左端）は、
アルミ蒸着層からなる配線ｌ、を弁して、基板電圧の引
込み口たる上記Ｐ＋領域８に接続されている。従って、
Ｐ型半導体基板１には、拡散層９からなる抵抗Ｒ３を介
して基準電圧ｖ６゜が供給されバイアスされるようにな
る。
、熱拡散等によりＮ−塑エビタキシャル層３内にＰ型基
板１に達するように、基板電圧の引込み口となるＰ＋領
域８が形成されている。さらに、このＰ＋領域８に隣接
してＮ−型エピタキシャル層３上には、抵抗としてのＰ
型拡散層９が形成されている。そして、このＰ型拡散層
９の一端（図中右端）にアルミ電極が形成され又チップ
において最も低い一５Ｖのような電源電圧Ｖゆに接続さ
れる。また、このＰ型拡散層９の他端（図中左端）は、
アルミ蒸着層からなる配線ｌ、を弁して、基板電圧の引
込み口たる上記Ｐ＋領域８に接続されている。従って、
Ｐ型半導体基板１には、拡散層９からなる抵抗Ｒ３を介
して基準電圧ｖ６゜が供給されバイアスされるようにな
る。
なお、図中斜線Ａで示す部分は半導体基板表面上に形成
されたシリコン酸化膜である。
されたシリコン酸化膜である。
第３図は第２図のように構成された回路の等価回路を示
すものである。この図面からも分かるように、実施例の
ような構成によれば、トランジスタＱ。のコレクタ（Ｎ
＋領域６）と半導体基板１との間のＰＮ接合に係るダイ
オードＤ。には、拡散層９からなる比較的抵抗値の大き
な抵抗Ｒｏを介して電源電圧Ｖ。が接続されることにな
る。そのため、トランジスタＱ。のベース電位（入力電
圧）が変化してコレクタ電圧が変化したとき、ダイオー
ドＤ。に存在する寄生容量Ｃ０８を充放電源せるような
電荷量が、抵抗Ｒ９の存在によって小サ＜ナル。また、
寄生容量０７ Ｂを充電させるような電流が抵抗Ｒ６Ｖ
ｌ流されるとＢ点の電位が上が全ため、寄生容量０Ｔｉ
ｌｌの電極間の電圧差が小さくなって充電電荷量が減少
させられる。その結果、寄生容量０７ Ｂの容量は実質
的に小さくなり、この寄生容量Ｏｒ、、の充放電による
トランジスタＱ。の応答性への悪影響が低減され、応答
速度が向上される。
すものである。この図面からも分かるように、実施例の
ような構成によれば、トランジスタＱ。のコレクタ（Ｎ
＋領域６）と半導体基板１との間のＰＮ接合に係るダイ
オードＤ。には、拡散層９からなる比較的抵抗値の大き
な抵抗Ｒｏを介して電源電圧Ｖ。が接続されることにな
る。そのため、トランジスタＱ。のベース電位（入力電
圧）が変化してコレクタ電圧が変化したとき、ダイオー
ドＤ。に存在する寄生容量Ｃ０８を充放電源せるような
電荷量が、抵抗Ｒ９の存在によって小サ＜ナル。また、
寄生容量０７ Ｂを充電させるような電流が抵抗Ｒ６Ｖ
ｌ流されるとＢ点の電位が上が全ため、寄生容量０Ｔｉ
ｌｌの電極間の電圧差が小さくなって充電電荷量が減少
させられる。その結果、寄生容量０７ Ｂの容量は実質
的に小さくなり、この寄生容量Ｏｒ、、の充放電による
トランジスタＱ。の応答性への悪影響が低減され、応答
速度が向上される。
従って、このような構成を第１図に示すような。
ＥＯＬ回路内のスビー＝ドに関係１−るトランジスタＱ
５．Ｑ２等ＶＣ適用すれは、Ｅ ＯＬ回ｇ３ ノロ−）
ｙり動作を高速化きせることができるようになる。
５．Ｑ２等ＶＣ適用すれは、Ｅ ＯＬ回ｇ３ ノロ−）
ｙり動作を高速化きせることができるようになる。
上記実施例を第１図のＥＯＬ回路のカレントスイッチを
第１°り成するトランジスタＱ１ とＱ２１／Ｃ適用し
、各寄生容量ＣＴ８に接続された抵抗の値をそれぞれ１
，５にΩとＩＫΩにした場合についてシーミレージョン
を行なった結果、カレントスイッチの遅延時間が、抵抗
値をセロにした場合の２７４ＰＳから２５９ＰＳに減少
烙れ、応答性が約６％向上されることが確認された。
第１°り成するトランジスタＱ１ とＱ２１／Ｃ適用し
、各寄生容量ＣＴ８に接続された抵抗の値をそれぞれ１
，５にΩとＩＫΩにした場合についてシーミレージョン
を行なった結果、カレントスイッチの遅延時間が、抵抗
値をセロにした場合の２７４ＰＳから２５９ＰＳに減少
烙れ、応答性が約６％向上されることが確認された。
なお、上記実施例ではＰ 型半導体基板上にＮＰＮトラ
ンジスタを構成したバイポーラ集積回路について説明し
たが、この発明はＮ型半導体基板もしくはＮ型領域内に
形成されるＰＮｉ’）ランジスタにも適用できることは
いうまでもない。
ンジスタを構成したバイポーラ集積回路について説明し
たが、この発明はＮ型半導体基板もしくはＮ型領域内に
形成されるＰＮｉ’）ランジスタにも適用できることは
いうまでもない。
また、半導体集積回路ではＰ型半心体基板が比較的大き
な抵抗値を有することが知られている。
な抵抗値を有することが知られている。
そこで、上記拡散層からなる抵抗Ｒ８を設けずに、この
基板の有する内部抵抗を積極的に利用し、従来トランジ
スタの比較的近傍に設けられていた基板のバイアス電圧
の引込み口を、スピード瀘（関係するトランジスタから
離して設けるこンによって寄生容量ＣＴｓとの間に抵抗
を介在させ、トランジスタの応答性を向上させるようＩ
Ｃすることも可能である。
基板の有する内部抵抗を積極的に利用し、従来トランジ
スタの比較的近傍に設けられていた基板のバイアス電圧
の引込み口を、スピード瀘（関係するトランジスタから
離して設けるこンによって寄生容量ＣＴｓとの間に抵抗
を介在させ、トランジスタの応答性を向上させるようＩ
Ｃすることも可能である。
以上説明したごとくこの発明は、半導体集積回路におい
て、少なくとも回路の動作速度に関係するトランジスタ
の基体のバイアス電圧を抵抗を介して供給するようにし
たもので、例えば、バイポーラ集債回路ではトランジス
タのコレクタ側の寄生容量が上記抵抗を介してバイアス
電圧に接続されるようになり、これによって、抵抗を設
けない場合に比べて寄生容量の大きさが実質的に小さく
させられる。その結果、そのトランジスタの応答性がよ
くなり、これを用いたＥＯＬ回路等における動作速度が
同士されるようになるという効果がある。
て、少なくとも回路の動作速度に関係するトランジスタ
の基体のバイアス電圧を抵抗を介して供給するようにし
たもので、例えば、バイポーラ集債回路ではトランジス
タのコレクタ側の寄生容量が上記抵抗を介してバイアス
電圧に接続されるようになり、これによって、抵抗を設
けない場合に比べて寄生容量の大きさが実質的に小さく
させられる。その結果、そのトランジスタの応答性がよ
くなり、これを用いたＥＯＬ回路等における動作速度が
同士されるようになるという効果がある。
以上本発明者によってなされた発明を実施例にもどづき
具体的に説明したが、本発明は手記実施例に限定ケれる
ものではなく、その要旨を逸脱しない範囲で椋々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は手記実施例に限定ケれる
ものではなく、その要旨を逸脱しない範囲で椋々変更可
能であることはいうまでもない。
なお上記実施例では、−例として本発明なＥＯＬ回路に
応用した場合について説明したが、この発明はＥＯＬ回
路に限らず他の半導体集積回路一般に適用できるもので
ある。
応用した場合について説明したが、この発明はＥＯＬ回
路に限らず他の半導体集積回路一般に適用できるもので
ある。
第１図はバイポーラトランジスタからなるＥ（３Ｌ回路
の構成例を示す回路図、 第２図は本発明に係るバイポーラ集積回路）要部の一実
施例を示す基板断面図、 第３図はその等価回路を示す回路図である。 １・・・基体（半導体基板）、９・・・拡散層、Ｑｏ・
・・トランジスタ、ＯＴｓ・・・寄生容量、Ｖｏ・・・
バイアス電圧。
の構成例を示す回路図、 第２図は本発明に係るバイポーラ集積回路）要部の一実
施例を示す基板断面図、 第３図はその等価回路を示す回路図である。 １・・・基体（半導体基板）、９・・・拡散層、Ｑｏ・
・・トランジスタ、ＯＴｓ・・・寄生容量、Ｖｏ・・・
バイアス電圧。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にバイポーラトランジスタが形成され
１こ半導体集積１１１１路において、少なくとも回路の
動作速度に関係するトランジスタの基体のバイアス電圧
が抵抗を介して供給されるようにされてなることを特徴
とする半導体集積回路。 ２、上記抵抗が、半導体基板上に形成された拡散層によ
り構成されてなることを特徴とする特許請求の範囲第１
項記載の半導体集積回路。 ３ 上記抵抗として半導体基板の有する内部抵抗を利用
してブ、ｃろことを特徴とする特許請求の範囲第１項記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123275A JPS6015961A (ja) | 1983-07-08 | 1983-07-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123275A JPS6015961A (ja) | 1983-07-08 | 1983-07-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015961A true JPS6015961A (ja) | 1985-01-26 |
Family
ID=14856530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123275A Pending JPS6015961A (ja) | 1983-07-08 | 1983-07-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954865A (en) * | 1988-05-10 | 1990-09-04 | Stc Plc | Integrated circuits |
| EP0387836A2 (en) * | 1989-03-14 | 1990-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device for use in a hybrid LSI circuit |
-
1983
- 1983-07-08 JP JP58123275A patent/JPS6015961A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954865A (en) * | 1988-05-10 | 1990-09-04 | Stc Plc | Integrated circuits |
| EP0387836A2 (en) * | 1989-03-14 | 1990-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device for use in a hybrid LSI circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930000479B1 (ko) | 반도체 집적회로 | |
| US3922565A (en) | Monolithically integrable digital basic circuit | |
| US4853646A (en) | Temperature compensated bipolar circuits | |
| JPH0470787B2 (ja) | ||
| JPS63172454A (ja) | 半導体集積回路 | |
| US20210211125A1 (en) | A circuit and device including a transistor and diode | |
| JPS6015961A (ja) | 半導体集積回路 | |
| TWI665805B (zh) | 靜電放電保護裝置及其應用 | |
| US4390890A (en) | Saturation-limited bipolar transistor device | |
| US4129790A (en) | High density integrated logic circuit | |
| Toh et al. | A 23 ps/2.1 mW ECL gate | |
| JPS60242661A (ja) | 半導体装置 | |
| CN212010967U (zh) | 一种低残压低电容单向esd保护器件 | |
| US4131806A (en) | I.I.L. with injector base resistor and schottky clamp | |
| JPS6232626B2 (ja) | ||
| US20240250683A1 (en) | Circuit and device including a transistor and diode | |
| US4577123A (en) | Integrated logic circuit having collector node with pull-up and clamp | |
| JPS6051273B2 (ja) | 半導体出力回路 | |
| JPS6322686B2 (ja) | ||
| JPH0618210B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH0622327B2 (ja) | 半導体論理回路 | |
| JPS6141247Y2 (ja) | ||
| JPS62298147A (ja) | 半導体集積回路 | |
| US3586886A (en) | Flip-flop circuit having charge storage means connected thereto | |
| JPS607176A (ja) | 半導体装置 |