JPS6015961A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS6015961A
JPS6015961A JP58123275A JP12327583A JPS6015961A JP S6015961 A JPS6015961 A JP S6015961A JP 58123275 A JP58123275 A JP 58123275A JP 12327583 A JP12327583 A JP 12327583A JP S6015961 A JPS6015961 A JP S6015961A
Authority
JP
Japan
Prior art keywords
type
transistor
substrate
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58123275A
Other languages
English (en)
Inventor
Sukehiro Yoshida
吉田 丞廣
Mitsuo Usami
光雄 宇佐美
Toru Kobayashi
徹 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Computer Engineering Co Ltd filed Critical Hitachi Ltd
Priority to JP58123275A priority Critical patent/JPS6015961A/ja
Publication of JPS6015961A publication Critical patent/JPS6015961A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0214Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は半導体集積回路姥おけるトランジスタの応答
速度を高速化する技術に適用して特に有効な技術に関す
るもので、たとえばエミッタ・カップルド・ロジック回
路の高速化に利用して有効な技術に関するものである。
〔背景技術〕
本発明者が検討したところによると、プレーナ技術によ
り半導体基板」二に形成されろバイポーラトランジスタ
は、コレクタとなるN+領領域P型半導体基板との間に
PN接合が存在する。このPN接合に順方向の電圧が加
わって電流が流されないようにするため、P型半導体基
板はチップ上で最も低い電圧にバイアスする方式が提案
されている。しかして、このコレクタ領域と基板との間
のPN接合は寄生容量CT8を有している。そのため、
第1図に示すようなエミッタ・カップルド・ロジック回
路(以下EOL回路と称する)を構成する各トランジス
タQ、 、Q、2.Q8のコレクタ側にはそれぞれ基板
との間に破線で示すように寄生容量CT8が付くことが
明らかとフヨった。
このうち、エミッタ・フォロワを構成するトランジスタ
Q1のコレクタはグランドレベルのような安定した電源
電圧V。0に接続される1こめ、トランジスタQ、のコ
レクタ側の寄生容量C1sはトランジスタQ3の応答性
に何ら影響を与えることはない。ところがトランジスタ
Q1 とQ2のコレクタに付く寄生容量O,は、トラン
ジスタQ、とQ2のコレクタ電圧が変化する度ごとに−
コレクタ抵抗R,、R2を流れる電流によって充放電さ
れる。
そのため、このコレクタと基板との間の寄生容量CTs
が、トランジスタQ、とQ2の応答を遅らせ、EOL回
路のスピードアップを妨げる原因となっていることが本
発明者によって明らかにされた。
〔発明の目的1 この発明は上記のような背景の下になされたもので、半
導体集積回路内のスピードに関係するトランジスタの応
答性を良くして、%にバイポーラトランジスタからなる
例えばEOL回路のような論理回路の動作速度を同上で
きるようにすることを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、この発明は、バイポーラ集積回路に〉いて、
P型もしくはN型半導体基板を一定の電位でバイアスす
る際に、そのバイアス電圧が比較的大きな抵抗を介して
スピードに関係するトランジスタに供給されるようにす
ることによって、コレクタ側の寄生容量と直列に高抵抗
が介在させられ、その結果、コレクタ側の寄生容量が実
質的に見えなくなってトランジスタの応答性が同士され
るようにし、これによって上記目的を達成するものであ
る。
以下図面を用いてこの発明を具体的に説明する。
〔実施例〕
第2図は、本発明に係るバイポーラ集積回路の一実施例
を示す基板断面図である。特に制限されないが、P型シ
リコンからなる半導体基板1上には、慣用ノ方法により
ひ素もしくはアンチモン等を熱拡散して部分的に形成さ
れたN+型埋込層2を介して、気相成長法によりN−型
エピタキシャル層3が形成され又いる。そして上記N+
型埋込層2上のN−型エピタキシャル層3には、例えば
ボロンの選択熱拡散処理によりP+型ベース領域4が形
成され、更に、このP+型ベース領域4には、例えばリ
ンの選択熱拡散処理によってN+型エミッタ領域5が、
また、上記P=[シベース領域4の近傍のN=型エピタ
キシャル層3内には、同様にリン等の選択熱拡散処理に
よってN+型コレクタ領域6がそれぞれ形成されている
。これによってN+型埋込層2上にNPN型の)くイボ
ーラトランジスタQ。が形成される。
また、このNPNトランジスタQ。に隣接する位置には
、熱拡散等によりN−塑エビタキシャル層3内にP型基
板1に達するように、基板電圧の引込み口となるP+領
域8が形成されている。さらに、このP+領域8に隣接
してN−型エピタキシャル層3上には、抵抗としてのP
型拡散層9が形成されている。そして、このP型拡散層
9の一端(図中右端)にアルミ電極が形成され又チップ
において最も低い一5Vのような電源電圧Vゆに接続さ
れる。また、このP型拡散層9の他端(図中左端)は、
アルミ蒸着層からなる配線l、を弁して、基板電圧の引
込み口たる上記P+領域8に接続されている。従って、
P型半導体基板1には、拡散層9からなる抵抗R3を介
して基準電圧v6゜が供給されバイアスされるようにな
る。
なお、図中斜線Aで示す部分は半導体基板表面上に形成
されたシリコン酸化膜である。
第3図は第2図のように構成された回路の等価回路を示
すものである。この図面からも分かるように、実施例の
ような構成によれば、トランジスタQ。のコレクタ(N
+領域6)と半導体基板1との間のPN接合に係るダイ
オードD。には、拡散層9からなる比較的抵抗値の大き
な抵抗Roを介して電源電圧V。が接続されることにな
る。そのため、トランジスタQ。のベース電位(入力電
圧)が変化してコレクタ電圧が変化したとき、ダイオー
ドD。に存在する寄生容量C08を充放電源せるような
電荷量が、抵抗R9の存在によって小サ<ナル。また、
寄生容量07 Bを充電させるような電流が抵抗R6V
l流されるとB点の電位が上が全ため、寄生容量0Ti
llの電極間の電圧差が小さくなって充電電荷量が減少
させられる。その結果、寄生容量07 Bの容量は実質
的に小さくなり、この寄生容量Or、、の充放電による
トランジスタQ。の応答性への悪影響が低減され、応答
速度が向上される。
従って、このような構成を第1図に示すような。
EOL回路内のスビー=ドに関係1−るトランジスタQ
5.Q2等VC適用すれは、E OL回g3 ノロ−)
 yり動作を高速化きせることができるようになる。
上記実施例を第1図のEOL回路のカレントスイッチを
第1°り成するトランジスタQ1 とQ21/C適用し
、各寄生容量CT8に接続された抵抗の値をそれぞれ1
,5にΩとIKΩにした場合についてシーミレージョン
を行なった結果、カレントスイッチの遅延時間が、抵抗
値をセロにした場合の274PSから259PSに減少
烙れ、応答性が約6%向上されることが確認された。
なお、上記実施例ではP 型半導体基板上にNPNトラ
ンジスタを構成したバイポーラ集積回路について説明し
たが、この発明はN型半導体基板もしくはN型領域内に
形成されるPNi’)ランジスタにも適用できることは
いうまでもない。
また、半導体集積回路ではP型半心体基板が比較的大き
な抵抗値を有することが知られている。
そこで、上記拡散層からなる抵抗R8を設けずに、この
基板の有する内部抵抗を積極的に利用し、従来トランジ
スタの比較的近傍に設けられていた基板のバイアス電圧
の引込み口を、スピード瀘(関係するトランジスタから
離して設けるこンによって寄生容量CTsとの間に抵抗
を介在させ、トランジスタの応答性を向上させるようI
Cすることも可能である。
〔効 果〕
以上説明したごとくこの発明は、半導体集積回路におい
て、少なくとも回路の動作速度に関係するトランジスタ
の基体のバイアス電圧を抵抗を介して供給するようにし
たもので、例えば、バイポーラ集債回路ではトランジス
タのコレクタ側の寄生容量が上記抵抗を介してバイアス
電圧に接続されるようになり、これによって、抵抗を設
けない場合に比べて寄生容量の大きさが実質的に小さく
させられる。その結果、そのトランジスタの応答性がよ
くなり、これを用いたEOL回路等における動作速度が
同士されるようになるという効果がある。
以上本発明者によってなされた発明を実施例にもどづき
具体的に説明したが、本発明は手記実施例に限定ケれる
ものではなく、その要旨を逸脱しない範囲で椋々変更可
能であることはいうまでもない。
なお上記実施例では、−例として本発明なEOL回路に
応用した場合について説明したが、この発明はEOL回
路に限らず他の半導体集積回路一般に適用できるもので
ある。
【図面の簡単な説明】
第1図はバイポーラトランジスタからなるE(3L回路
の構成例を示す回路図、 第2図は本発明に係るバイポーラ集積回路)要部の一実
施例を示す基板断面図、 第3図はその等価回路を示す回路図である。 1・・・基体(半導体基板)、9・・・拡散層、Qo・
・・トランジスタ、OTs・・・寄生容量、Vo・・・
バイアス電圧。

Claims (1)

  1. 【特許請求の範囲】 1、半導体基板上にバイポーラトランジスタが形成され
    1こ半導体集積1111路において、少なくとも回路の
    動作速度に関係するトランジスタの基体のバイアス電圧
    が抵抗を介して供給されるようにされてなることを特徴
    とする半導体集積回路。 2、上記抵抗が、半導体基板上に形成された拡散層によ
    り構成されてなることを特徴とする特許請求の範囲第1
    項記載の半導体集積回路。 3 上記抵抗として半導体基板の有する内部抵抗を利用
    してブ、cろことを特徴とする特許請求の範囲第1項記
    載の半導体集積回路。
JP58123275A 1983-07-08 1983-07-08 半導体集積回路 Pending JPS6015961A (ja)

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JP58123275A JPS6015961A (ja) 1983-07-08 1983-07-08 半導体集積回路

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JP58123275A Pending JPS6015961A (ja) 1983-07-08 1983-07-08 半導体集積回路

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JP (1) JPS6015961A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954865A (en) * 1988-05-10 1990-09-04 Stc Plc Integrated circuits
EP0387836A2 (en) * 1989-03-14 1990-09-19 Kabushiki Kaisha Toshiba Semiconductor device for use in a hybrid LSI circuit

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Publication number Priority date Publication date Assignee Title
US4954865A (en) * 1988-05-10 1990-09-04 Stc Plc Integrated circuits
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