KR930000479B1 - 반도체 집적회로 - Google Patents

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KR930000479B1
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마사히로 이와무라
모도히사 니시하라
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가부시기가이샤 히다찌 세이사꾸쇼
가나이 쯔도무
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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 종래예인 인버터회로도.
제2도는 종래예인 2입력 NAND회로도.
제3도는 본 발명자가 앞서 제안한 인버터회로 및 2입력 NAND회로도.
제4도는 본 발명의 제1실시예인 인버터회로도.
제5도 및 제7도는 본 발명의 제2실시예인 인버터회로도.
제6도는 본 발명의 제2실시예에 따른 인버터회로의 각 부분의 동작파형도.
제8도는 본 발명의 제3실시예인 인버터회로도.
제9도 및 제10도는 본 발명의 제4실시예인 인버터회로도.
제11도는 본 발명의 제5실시예인 2입력 NAND회로도.
제12도는 본 발명의 제6실시예인 2입력 NAND회로도.
제13도는 본 발명의 제7실시예인 4입력 NAND회로도.
제14도는 본 발명의 제8실시예인 2입력 NOR회로도.
제15도는 본 발명의 제9실시예인 2입력 NOR회로도.
제16도는 본 발명의 제10실시예인 인버터회로도.
제17도는 본 발명의 제11실시예인 인버터회로도.
제18도 및 제19도는 본 발명의 제12실시예인 인버터회로도.
제20도는 본 발명의 제13실시예인 인버터회로도.
제21도는 본 발명의 제14실시예인 인버터회로도.
제22도는 본 발명의 제15실시예인 인버터회로도.
제23도는 본 발명의 제16실시예인 인버터회로도.
제24도는 본 발명의 제17실시예인 인버터회로도.
제25도 및 제26도는 본 발명의 제2실시예의 효과를 설명하기 위한 도면.
본 발명은 반도체 집적회로에 관한 것으로, 특히 전계효과 트랜지스터와 바이폴라 트랜지스터를 조합한 반도체 집적회로에 관한 것이다.
전계효과 트랜지스터와 바이폴라 트랜지스터를 조합하여 고속화와 저소비전력화를 도모한 반도체 집적회로로서는 예를들어 제1도에 나타낸 바와 같은 인버터회로가 알려져 있다(일본국 특개소 54-148469호 공보참조).
이 인버터회로는 P채널 금속(예를들어 실리콘)산화막 전계효과 트랜지스터(이하 PMOS라고 함)(50), N채널 금속(실리큰)산화막 전계효과 트랜지스터(이하 NMOS라고 함)(50), NPN바이폴라 트랜지스터(이하 NPN이라고 함)(53), PNP바이폴라 트랜지스터(이하 PNP라고 함)(54)로 구성된다. 이 회로에 있어서는 입력(55)이 ″0″레벨일 때, ″PMOS(50)는 온이 되고 NMOS(51)는 오프가 된다. 따라서 NPN(53)과 PNP(54)의 베이스가 상승하여 NPN(53)은 온이 되고 PNP(54)는 오프가 되므로, 출력(56)은 ″1″레벨로 된다. 입력(55)이 ″1″레벨일 때, PMOS(50)는 오프가 되고 NMOS(51)는 온이 된다. 따라서 NPN(53)과 PNP(54)의 의 베이스 전위가 저하하여 NPN(53)은 오프가 되고 PNP(54)는 온이 되므로 출력(56)은 ″0″레벨로 된다.
그러나, 바이폴라 트랜지스터가 NPN(53)과 PNP(54)의 상보형을 사용하고 있으므로 그 스위칭 특성을 맞추는 것이 곤란하다.
또 IEEE Trans, Electron Devices, vol.ED-16, No 11, Nov.1969, p945∼ 951의 제8도에는 제2도에 나타낸 바와 같은 인버터회로가 기재되어 있다.
이 인버터회로는 PMOS(201), NMOS(202), 제1 NPN(301), 제2 NPN(30 2)으로 구성된다. 이 인버터회로에서는 제1 및 제2 NPN(301, 302)이 오프될때 베이스에 축적된 소수전하를 강제적으로 방출하는 수단이 없기 때문에, NPN(301, 302)이 오프로 전환되는 시간이 길어진다. 그로 인해 제1, 제2 NPN(301, 302)이 모두 온으로 되는 상태가 오래 계속되므로 소비전력이 증가할 뿐만 아니라 스위칭시간도 늦어진다.
또한 상기 문헌의 제10도에는 제3도에 나타낸 바와 같은 인버터회로가 기재되어 있다. 제3도의 인버터회로는 제2도의 인버터회로에 NMOS(203) 및 PMOS(204)를 설치한 구성으로 되어 있다. NMOS(203)는 제1 NPN(301)이 온에서 오프로 전환될때, 베이스에 축적된 축적전하를 강제적으로 방출하는 수단이고, PMOS(204)는 제2 NPN(302)이 온에서 오프로 전환될때, 베이스에 축적된 축적전화를 강제적으로 방출하는 수단이며, 이들에 의해 제2도의 인버터회로 보다는 약간 고속성이 얻어지지만, 출력단자(OUT)와 제2NPN(302)의 베이스를 접속하는 NMOS(202)의 게이트가 입력 (IN)에 접속되므로 입력게이트 수가 증가하고, 입력용량이 커져, 회로의 고속성이 얻어지지 않는다고 하는 문제가 있다.
이들 종래기술에서는 바이폴라 트랜지스터와 전계효과 트랜지스터와의 각각의 특징을 살핀 저소비전력성과 고속성이 얻어지지 않는다고 하는 문제점이 있다.
본 발명의 목적은 이상 기술한 바와 같은 종래의 반도체 집적회로의 결점을 제거하고, 전계효과 트랜지스터 및 바이폴라 트랜지스터로 이루어진 고속이며 저소비전력의 반도체 집적회로를 제공하는데 있다.
상기 목적을 달성하는 본 발명의 반도체 집적회로가 제1의 특징으로 하는 바는, 제1도전형의 콜렉터가 제1전위에 접속되고 제2도전형의 에미터가 출력에 접속된 제1바이폴라 트랜지스터와, 제1도전형의 콜렉터가 상기 출력에 접속되고 제1도전형의 에미터가 제2전위에 접속된 제2바이폴라 트랜지스터와, 게이트가 입력에 접속되고 소오스가 제3전위에 접속되며 드레인이 상기 제1바이폴라 트랜지스터의 제2도전형의 베이스에 접속된 제2도전형의 전계효과 트랜지스터와, 게이트가 상기 입력에 접속되고 드레인이 상기 제1바이폴라 프랜지스터의 베이스에 접속되며 소오스가 상기 제2바이폴라 트랜지스터의 제2도전형이 베이스에 접속된 제1도전형의 전계효과 트랜지스터와, 상기 출력과 상기 제1도전형의 전계효과 트랜지스터의 드레인과의 사이에 접속되며 상기 제1바이폴라 트랜지스터의 베이스와 에미터에 의해 형성되는 PN접합의 정류방향과는 반대의 정류방향을 갖는 일방향성소자를 구비하는 것에 있다.
본 발명의 반도체 집적회로가 제2의 특징으로 하는 바는, 제1도전형의 콜렉터가 제1전위에 접속되고 제1도전형의 에미터가 출력에 접속된 제1바이폴라 트랜지스터와, 제1도전형의 콜렉터가 상기 출력에 접속되고 제1도전형의 에미터가 제2전위에 접속된 제2바이폴라 트랜지스터와, k개(k
Figure kpo00001
2)의 입력과, 각 게이트가 각각 다른 상기 입력에 접속되고 각 소오스 및 각 드레인이 제3전위와 상기 제1바이폴라 트랜지스터의 제2도전형의 베이스와의 사이에 병렬로 각각 접속된 k개의 제2도전형의 전계효과 트랜지스터와, 각 게이트가 각각 다른 상기 입력에 접속되고 각 드레인 및 각 소오스가 상기 제1바이폴라 트랜지스터의 베이스와 상기 제2바이폴라 트랜지스터의 제2도전형의 베이스에 직렬로 각각 접속된 k개의 제1도전형의 전계효과 트랜지스터를 구비하는데 있다.
본 발명의 반도체 집적회로가 제3의 특징으로 하는 바는, 제1도전형의 콜렉터가 제1전위에 접속되고 제1도전형의 에미터가 출력에 접속된 제1바이폴라 트랜지스터와, 제1도전형의 콜렉터가 상기 출력에 접속되고 제1도전형의 에미터가 제2전위에 접속된 제2바이폴라 트랜지스터와 k개(k
Figure kpo00002
2)의 입력과, 각 게이트가 각각 다른 상기 입력에 접속되고 각 소오스 및 각 드레인이 제3전위와 상기 제1바이폴라 트랜지스터의 제2도전형의 베이스에 직렬로 각각 접속된 k개의 제2도전형의 전계효과 트랜지스터와, 각 게이트가 각각 다른 상기 입력에 접속되고 각 드레인 및 각 소오스가 상기 제1바이폴라 트랜지스터의 베이스와 상기 제2바이폴라트랜지스터의 제2도전형의 베이스에 직렬로 각각 접속된 k개의 제1도전형의 전계효과 트랜지스터를 구비하는 것에 있다.
본 발명의 다른 목적 및 특징은 다음과 기술하는 실시예의 설명으로부터 명백해질 것이다.
다음에 본 발명을 실시예에 의거하여 구체적으로 설명한다.
[실시예 1]
제4도는 본 발명의 제1실시예인 인버터회로이다.
제4도에 있어서 31은 N형 콜렉터(C), P형 베이스(B), N형 에미터(E)를 가지며, 콜렉터(C)가 제1전위(V1)에 접속되고 에미터(E)가 출력단자(101)에 접속된 제1 NPN바이폴라 트랜지스터(이하 제1NPN이라고 함), 32는 N형 콜렉터(C), P형 베이스 (B), N형 에미터(E)를 가지며, 콜렉터(C)가 출력단자(101)에 접속되고 에미터(E)가 제2전위(V2)에 접속된 제2 NPN바이폴라 트랜지스터(이하 제2 NPN이라고 함), 11은 게이트(G)가 입력단자(100)에 접속되고 소오스(S)가 제3전위(V3)에 접속되며 드레인 (D)이 제1NPN(31)의 베이스(B)에 접속된 PMOS, 21은 게이트(G)가 입력단자(10 0)에 접속되고 드레인(D)이 제1NPN(31)의 베이스(B)에 접속며 소오스(S)가 제2N PN(32)의 베이스(B)에 접속된 NMOS, 5는 출력단자(101)와 NMOS(21)의 드레인 (D), 제1 NPN(31)의 베이스(B), PMOS(11)의 드레인(D)과의 사이에 접속되며, 제1 NPN(31)의 P형 베이스(B)와 N형 에미터(E)에 의해 형성되는 PN접합의 정류방향과는 반대의 정류방향을 갖는 일방향성소자인 다이오드이다.
표1은 본 실시예의 논리동작을 나타낸 것이다.
[표 1]
Figure kpo00003
입력(100)이 로우(″0″)레벨일때, PMOS(11)는 온이 되고, NMOS(21)는 오프가 된다. 따라서 PMOS(11)를 통해서 공급되는 전류가 NMOS(21) 및 다이오드 (5)에 의해 저지되므로, 제1 NPN(31)의 베이스(B) 이외에는 흐르지 않으며, 따라서 제1 NPN(31 )의 베이스전위가 상승하여, 제1 NPN(31)은 온이 된다. 이때 MNOS(2 1)가 오프가 되므로 제2 NPN(32)에의 전류의 공급이 정지되어 제2NPN(32)은 오프가 된다.
따라서, 제1 NPN(31)의 에미터전류가 출력단자(101)에 접속되는 부하(도시생략)를 충전하므로 출력(101)은 급속히 하이(″1″)레벨로 된다.
입력(100)이 하이(″1″)레벨일 때, PMOS(11)는 오프가 되고 NMOS(21)는 온이 된다. 이때, PMOS(11)가 오프가 되므로 제1 NPN(31)에의 전류의 공급이 정지됨과 동시에, 제1 NPN(31)의 베이스(B) 및 PMOS(11)에 축적된 기생용량으로서의 축적전하가 NMOS(21)의 드레인(D)에 직접 방출되므로 제1NPN(31)은 급속히 오프가 된다. 또, NMOS(21)가 온이 되어 드레인(D)과 소오스(S)와의 사이가 단락되므로 상술한 바와 같은 제1 NPN(31)의 베이스(B) 및 PMOS(11)에 축적된 축적전하의 전류와 다이오드(5)를 통한 출력단자(101)로부터의 전류가 제2NPN(32)의 베이스(B)에 공급되므로 제2NPN(32)은 급속히 온이 된다. 따라서 출력(101)은 급속히 로우( ″0″) 레벨로 된다.
본 실시예에 있어서는 제1 NPN(31)의 베이스 및 PMOS(11)에 축적된 축적전하를 방출하는 수단을 설치하고, 또한 다이오드(5)를 설치함으로써 제3도에 비해 입력게이트수가 절반으로 되고, 제2도와 입력게이트가 같으므로 입력용량이 커지는 일이 없이 회로의 고속성을 도모할 수 있다.
본 실시예에 있어서는 PMOS(11)의 드레인(D)과 NMOS(21)의 드레인(D)이 배선에 의해 직접 접속되고, 또한 다이오드(5)가 설치되어 있으므로, PMOS(11)가 온 되었을 때, 전류가 모두 제1 NPN(31)의 베이스(B)에 흐르므로 제1 NPN(31)이 급속하게 온된다. 또, 제1 NPN(31)의 베이스(B) 및 PMOS(11)에 축적된 축적전하가 직접 NMOS(21)를 통해 제1 NPN(32)의 베이스(B)에 방출되므로 고속화를 도모할 수 있으며, 제1 NPN(31) 및 제2NPN(32)이 동시에 온하고 있는 시간이 짧아지고, 제1 및 제3전위(V1, V3)와 제2전위(V2) (″V1, V3)와의 사이의 도전펄스가 생기는 일이 없어져 소비전력이 작아진다.
그리고 본 실시예에서 제1 및 제3전위가 대략 같은 것으로서 설명했으나, 제3전위(V3) 보다 제1전위(V1)가 클 경우(예를들면 V1=5[V], V2=GND, V3=4[V]) 제1N PN(31)의 hfe가 커져 더욱 고속으로 된다.
[실시예 2]
제5도는 본 발명의 제2실시예인 인버터회로이며, 제4도와 동일부호는 동일물 및 상당물을 나타낸다.
제2NPN(32)의 베이스(B)와 제4전위(V4)인 접지전위(GND)와의 사이에 제2NPN (32)의 베이스(B)에 축적된 축적전하를 방출하는 저항(4)이 설치된다.
그리고, 제5도에 있어서, 제1전위(V1)와 제3전위(V3)는 전원전위(VCC)로 유지되고, 제2전위(V2)와 제4전위(V4)는 접지전위(GND)로 유지된다.
본 실시예의 논리동작은 표 1에 나타낸 제1실시예와 같다.
제6도에 본 실시예의 동작파형을 나타낸다.
입력이 로우에서 하이로 변화했을 경우, PMOS(11)가 온에서 오프로 전환되고 NMOS(21)가 오프에서 온으로 전환되기 때문에, 양자를 잇는 a점의 전위가 하강하기 시작하는 동시에, NMOS(21)측의 NPN(32)의 베이스(B)에는 NMOS(21)를 통해 제1NPN(31)의 베이스(B), PMOS(11)의 기생용량으로 되는 축적 전하의 전류와 다이오드(5)를 통한 출력단자(101)로부터의 전류가 공급되기 시작한다. 따라서 제2NP N(32)에 콜렉터전류(i2)가 흐르고 출력단자(101)에 접속되는 부하(도시생략)의 용량이 방전되어 출력전압이 하강하기 시작한다. 이때, 상술한 바와 같이 PMOS(11) 및 이것과 같은 쪽의 제1 NPN(31)의 기생용량으로 되는 축적전하가 NMOS(21)를 통해 방전되므로 PMOS(11)측의 제1 NPN(31)의 베이스(B)에는 전류가 흐르지 않는다. 따라서, 전류가 제1전위(V1) 및 제3전위(V3) (=VCC)에서 제2전위(V2) 및 제4전위 (V4)(=GND)로 흐르고, 제1 및 제2NPN(31, 32)을 관통하는 전류(i1+i2)는 극히 적다.
한편, 입력이 하이에서 로우로 전환할 때 PMOS(11)가 오프에서 온으로 전환되고 NMOS(21)가 온에서 오프로 전환되기 때문에, a점의 전위가 상승하기 시작하는 동시에 PMOS(11)의 제1 NPN(31)의 베이스(B)에 제3전위(V3) (=VCC)에서 PMOS( 11)를 통해서 전류가 공급되기 시작한다.
따라서, 제1 NPN(31)에 콜렉터전류(i1)가 흘러 출력전압(A)이 상승하기 시작하지만, PMOS(11)를 통해서 공급되는 전류가 다이오드(5) 및 오프된 NMOS(21)에서 저지되므로 제1 NPN(31)의 베이스(B) 이외에는 거의 흐르지 않게되어 제1 NPN(31)이 유효하게 구동된다. 이때, NMOS(21) 및 제2NPN(32)의 기생용량으로 되는 축적전하는 저항(4)에 의해 방출되어 방전되지만 제2NPN(32)의 베이스(B)와 GND에 대한 전위의 변화는 매우 적다. 이 때문에 기생용량의 영향은 적으며, 제1전위 (V1) 및 제3전위(V3)(=VCC)에서 제2전위(V2) 및 제4전위(V4)(=GND)로 흐르고, 제1 및 제2NPN(31, 32)을 관통하는 전류(i1-i2)도 작게 억제할 수 있다. 이상과 같이 해서 제5도의 회로에서는 전환시에 2개의 NPN(31, 32)을 관통하는 제1 및 제3전위 (=전원전위 VCC)에서 제2 및 제4전위(=접지전위)에의 전류(i1+i2)를 거의 없애 소비전력을 감소할 수 있는 동시에 제1 NPN(31)의 베이스를 유효하게 구동하여 고소동작을 실현할 수 있다.
또한 본 실시예에 있어서도 다이오드를 설치함으로써 입력용량이 커지는 일은 없으며, 또한 입력전압(A)이 로우에서 하이, 즉 출력전압(A)이 하이에서 로우로 전환할때 제2NPN(32)의 베이스(B)에 온이 된 NMOS(21)를 통해서 전류를 공급할 수 있으므로, 출력단자(101)에 접속되는 부하(도시생략)가 클 경우, 제2NPN(32)이 고속이고 안정되게 오프에서 온이 되므로 고속화 및 저소비전력화를 도모할 수 있다.
또, 저항(4)을 설치함으로써, 제2NPN(32)이 더욱 고속으로 온에서 오프로 되므로, 고속화 및 저소비전력화를 더욱 도모할 수 있다.
제7도는 제5도에 표시된 인버터회로를 반도체기판에 집적화한 경우의 개략단면도이며, 도면의 대응하는 위치의 하단에 트랜지스터나 저항 등의 회로요소의 심벌도가 도시되어 있다. P형 실리콘으로 이루어진 반도체기판(70)상에 열확산에 의해 N+형 매립층(71)이 형성된다. 그후, 예를들어 에피택셜 성장법에 의해 N형 반도체층(72)이 형성된다.
이어서 주표면(73)측에서 열확산에 의한 P형 기판재료(70)에 달하는 깊이의 P형 확산이 행해지며 소자간의 분리영역(74)이 형성된다. PMOS(11)의 소오스(S), 드레인(D)영역은 P+형 재료의 주입에 의해 형성되고, 이들 사이에 엷은 산화막을 갖는 게이트전극(75)을 갖는다. 게이트전극(75)의 재료로서는 통상 폴리실리콘이 사용된다. 그리고 PMOS(11)의 기판영역인 N형 반도체충(72)은 최고전위의 전원(VCC)에 접속된다. NMOS(21)의 소오스(S), 드레인(D)영역은 N형 반도체층(72)에 열확산으로 형성된 P형 웰영역(76)에 N+형 재료의 주입에 의해 형성되고, 그들 사이에 엷은 산화막을 갖는 게이트전극(77)을 갖는다. 그리고, NMOS(21)의 기판인 P형 웰영역(76)은 최저전위의 접지전위(GND)에 접속된다.
제1 NPN(31)은 N형 반도체층(72)안에 열확산에 의해 P형 베이스영역(78)이 형성되고, 또한 P형 베이스영역(78)에 열확산 또는 주입에 의해 N+형 에미터영역(79 )이 형성된다. N형 반도체층(72)은 콜렉터영역이고, N+고불순물농도층(80)에 의한 오우믹콘택트를 거쳐 Al 등의 배선에 의해 전원전위(VCC)에 접속된다. 마찬가지로 제2 NPN(32)의 P형 베이스영역(81)과 N+형 메이터영역(82)이 형성되고, N형 콜렉터영역(72)은 N+고불순물농도층(83)에 의한 오우믹콘택트를 거쳐 배선에 의해 제1 NPN(31)의 에미터(E)에 접속된다.
다이오드(5)는 제1 및 제2NPN(31, 32)과 같은 공정으로 콜렉터, 베이스, 에미터영역이 형성되고 콜렉터와 베이스를 단락하여 다이오드의 애노우드로 하고 에미터를 캐소우드로서 작용시킨다.
저항(4)은 PMOS(11), NMOS(21)와 같은 기판영역의 N형 반도체층(72)상에 P형 재료의 확산층(87)에 의해 형성되며, 면적저항율은 통상 50∼300Ω/㎝이다.
배선은 각 회로요소간을 직접 접속시키는 것이며, 통상 알루미늄 등이 사용되고, 그 면적저항율은 0.05∼0.1Ω/㎝이며, 저항(4)에 비해 충분히 작은 저항치이다.
그리고, 제1실시예 및 제2실시예에 있어서는 2개의 바이폴라 트랜지스터와 동일도전형의 NPN만을 사용하므로, 스위칭특성을 일치시키기 쉽다.
또, 차단주파수나 전류증폭률이 낮은 PNP트랜지스터를 사용하지 않았으므로, 출력신호의 하강이 늦어지는 일이 없어져 고속동작이 가능하다.
이상 기술한 것처럼 본 실시예에 의하면, 바이폴라 트랜지스터와, MOS트랜지스터 각각의 특징을 살린 인버터회로를 실현할 수 있고, 저소비전력성과 고속성을 아울러 실현시킬 수 있다 제25도, 제26도는 본 실시예에 의해 얻어지는 특성을 같은 CMOS 또는 바아폴라 트랜지스터로 구성한 CMOS논리회로 및 ECLO논리회로와 비교하여 나타낸 것이다.
제25도는 부하용량과 지연시간과의 관계를 나타낸 것으로서, 본 실시예에 의한 회로는 CMOS를 대폭 상회하며, 현재 골표되어 있는 회로중에서 가장 고속의 ECL과 같은 정도의 고속성을 갖는다. 한편, 제26도는 지연시간과 소비전력과의 관계를 나타낸 것으로서, 본 실시예에 의한 회로의 소비전력은 같은 정도의 속도특성을 갖는 ECL보다 매우 작으며, CMOS에 가까운 크기이다.
[실시예 3]
제8도는 본 발명의 제3실시예인 인버터회로이다.
제8도에 있어서 61은 P형 콜렉터(C), N형 베이스(B), P형 에미터(E)를 가지며, 콜렉터(C)가 제 1 전위(V11)에 접속되고 에미터(E)가 출력단자(101)에 접속된 제1 PNP바이폴라 트랜지스터(이하 제1 PNP라고 함), 62는 P형 콜렉터(C), N형 베이스(B), P형 에미터(E)를 가지며, 콜렉터(C)가 출력단자(101)에 접속되고 에미터(E)가 제2전위(V12)에 접속된 제2PNP바이폴라 트랜지스터(이하 제2 PNP라고 함), 11은 게이트(G)가 입력단자(100)에 접속되고 드레인(D)이 제1 PNP(61)의 베이스(B)에 접속되며 소오스(S)가 제2PNP(62)의 베이스(B)에 접속된 PMOS, 21은 게이트(G)가 입력단자(100)에 접속되고 소오스(S)가 제3전위(V13)에 접속되며 드레인(D)이 제1 PNP(61)의 베이스(B)에 접속된 NMOS, 5는 출력단자(101)와 PMOS(11)의 드레인(D), 제1 PNP(61)의 베이스(B), NMOS(21)의 드레인(D)과의 사이에 접속되며, 제1 PNP(61)의 N형 베이스(B)와 P형 에미터(E)에 의해 형성되는 PN접합의 정류방향과는 반대의 정류방향을 갖는 일방향성소자인 다이오드이다.
본 실시예는 제4도에 나탄낸 제1실시예에 있어서의 도전형을 반대로 한것이며, 제1실시예와 같은 논리동작을 하며, 제1실시예와 같은 효과를 얻을 수 있다.
[실시예 4]
제9도는 본 발명의 제4실시예인 인버터회로이며, 제8도와 동일부호는 동일물 및 상당물을 나타낸다.
제9도에 있어서, 제1전위(V11)와 제3전위(V13)는 접지전위(GND)로 유지되고, 제2전위(V12)와 제4전위(V14)는 전위전위(VCC)로 유지된다.
제10도는 제9도에 나타낸 인버터회로를 반도체기판에 집적화한 경우의 개략단면도이고, 제7도와 동일부분에는 동일부호가 붙여져 있으며, 동일부분의 설명은 생략한다. 또 도면의 대응하는 위치의 하단에 트랜지스터나 저항등의 회로요소의 심벌도가 부가되어 있다. 제PNP(61)의 N형 반도체층(72)을 베이스영역으로 하고, 열확산이나 주입에 의해 형성된 P+형 콜렉터(91), P+형 에미터(92)를 갖는 이른바 횡형의 PNP이며, 콜렉터(91)는 접지전위(GND)에 접속된다. 마찬가지로 제2PNP(62)는 N형 반도체영역(72)을 베이스 영역으로 하고, 열확산이나 주입에 의해 형성된 P+형 콜렉터(93), P+형 에미터(94)를 갖는 횡형의 PNP이며, 에미터(94)는 전원전위(VCC)에 접속되고, 콜렉터(93)는 제1 NPN(61)의 에미터(92)는 배선에 의해 접속된다.
본 실시예는 제5도에서 제7도에 나타낸 제2실시에에 있어서의 도전형을 반대로 한 것이며, 제2실시예와 같은 효과를 얻을 수 있다.
[실시예 5]
제11도는 본 발명의 제5실시예인 2입력 NAND회로이며, 제4도와 동일부호는 동일물 및 상당물을 나타낸다.
제11도에 있어서, 31은 N형 콜렉터(C), P형 베이스(B), N형 에미터(E)를 가지며, 콜렉터(C)가 제1전위(V1)에 접속되고 에미터(E)가 출력단자(101)에 접속된 제1 NPN, 32는 N형 콜렉터(C), P형 베이스(B), N형 에미터(E)를 가지며, 콜렉터(C)가 출력단자(101)에 접속되고 에미터(E)가 제2전위(V2)에 접속된 제2NPN, 100은 입력신호(A1, A2)가 입력되는 입력단자, 11 및 12는 각 게이트(G)가 각각 다른 입력단자 (100)에 접속되고 각 소오스(S) 및 각 드레인(D)이 제3전위(V3)와 제1 NPN(31)의 베이스(B)와의 사이에 병렬로 각각 접속된 PMOS, 21 및 22는 각 게이트(G)가 각각 다른 입력단자(100)에 접속되고 각 드레인(D) 및 각 소오스(S)가 제1 NPN(31)의 베이스(B)와 제2 NPN(32)의 베이스(B)에 직접배선에 의해 직렬로 접속된 NMOS이다.
표 2는 본 실시예의 논리동작을 나타낸 것이다.
[표 2]
Figure kpo00004
먼저, 입력(100)의 어느 한쪽이 로우(″0″)레벨일 때, PMOS(11, 12)의 어느 한쪽이 온이 되고, NMOS(21, 22)의 어느 한쪽이 오프가 된다. 따라서 PMOS(11, 12)중에서 온이 된 쪽을 통해서 흐르는 전류가 NMOS(21, 22)중의 오프된 쪽에서 저지되므로 제1 NPN(31)의 베이스(B)이외에는 전류가 거의 흐르지 않아 제1NPN(31)의 베이스전위가 상승하므로, 제1NPN(31)은 온이 된다. 이때, NMOS(21, 22)중 어느 한쪽이 오프가 되므로 제2 NPN(32)에의 전류의 공급이 정지되어 제2 NPN(32)은 오프가 된다.
따라서, 제1 NPN(31)의 에미터전류가 출력단자(101)에 접속되는 부하(도시생략)를 충전하여 출력(101)은 급속히 하이(″1″)레벨로 된다.
입력(100)의 양쪽이 로우(″0″)레벨일 때, PMOS(11, 21)의 양쪽이 온이되고, NMOS(21, 22)의 양쪽은 오프가 된다. 따라서 동작은 상기와 같으며 출력(101)은 하이(″1″)레벨로 된다.
한편, 입력(100)의 양쪽이 하이(″1″)레벨일 때, PMOS(11, 12)의 양쪽이 오프가 되고, NMOS(21, 22)의 양쪽은 온이 된다. 이때, PMOS(11, 12)가 모두 오프가 되므로 제1NPN(31)에의 전류의 공급이 정지됨과 동시에, 제1 NPN(31)의 베이스(B) 및 PMOS(11, 12)에 축적된 기생용량으로 되는 축적전하가 NMOS(21, 22)를 통해 제2NPN(32)의 베이스(B)에 방출되므로 제1NPN(31)은 급속히 오프가 된다. 또 NM OS(21, 22)가 온이 되어 드레인(D)과 소오스(S) 사이가 단락되므로, 제2NPN(32)의 베이스(B)에는 상술한 바와 같은 제1 NPN(31)의 베이스(B) 및 PMOS(11, 12)에 축적된 축적전하의 전류가 공급되어, 제2NPN(32)은 급속히 온이 된다. 따라서, 출력 (101)은 급속히 로우(″0″)레벨로 된다.
본 실시예에 있어서도 제1실시예와 똑같은 효과를 달성할 수 있다.
그리고, 본 실시예에서는 2입력 NAND회로를 예를 들어 설명했으나, 3입력 NAND회로, 4입력 NAND회로 등의 일반의 k입력 NAND회로(k
Figure kpo00005
2)에 본 발명은 적용할 수 있다.
[실시예 6]
제12도는 본 발명의 제6실시예인 2입력 NAND 회로이며, 제5도 및 제11도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시예에 있어서는 출력단자(101)와 NMOS(21)의 드레인(D), 제1 NPN (31)의 베이스(B), PMOS(12)의 드레인(D)과의 사이에 제1 NPN(31)의 P형 베이스 (B)와 N형 에미터(E)에 의해 형성되는 PN접합의 정류방향과는 반대의 정류방향을 갖는 일방향소자인 다이오드(5)가 설치된다.
또한 제2 NPN(32)의 베이스(B)와 제4전위(V4)인 접진전위(GND) 사이에 제2 NPN(32)의 베이스(B)에 축적된 축적전하를 방출하는 저항(4)이 설치된다.
그리고, 제12도에 있어서, 제1전위(V1)와 제3전위(V3)는 전원전위(VCC)로 유지되고, 제2전위(V2)와 제4전위(V4)는 접지전위(GND)로 유지된다.
본 실시예의 논리동작은 표 2에 나타낸 제5실시예와 같다.
즉, 본 실시예는 제11도에 나타낸 제5실시예인 2입력 NAND 회로에 제5도에 나타낸 제2실시예의 사상을 조합한 것이며, 제2실시예 및 제5실시예와 똑같은 효과를 달성할 수 있다.
[실시예 7]
제13도는 본 발명의 제7실시예인 4입력 NAND회로이며, 제11도 및 제12도와 동일부호는 동일물 및 상당물을 나타낸다.
제13도에 있어서, 100은 입력신호(A1, A2, A3, A4)가 입력되는 입력단자, 11, 12, 13 및 14는 각 게이트(G)가 각각 다른 입력단자(100)에 접속되고 각 소오스(S) 및 각 드레인(D)이 제3전위(V3)인 전원전위(VCC)와 제1NPN(31)의 베이스(B)와의 사이에 병렬로 각각 접속된 PMOS, 21, 22, 23 및 24는 각 게이트(G)가 각각 다른 입력단자(100)에 접속되고 각 드레인(D) 및 각 소오스(S)가 제1 NPN(31)의 베이스( B)와 제2NPN(32)의 베이스(B)에 직접 배선에 의해 직렬로 접속되 NMOS이다.
본 실시예는 제6실시예의 사상을 4입력 NAND 회로에 적용한 것이며, 제2실시예 및 제5실시예와 똑같은 효과가 달성된다.
그리고 제12도 및 제13도에 나타낸 제6실시예 및 제7실시예에서는 2입력 NAND 회로 및 4입력 NAND회로를 예를 들어 설명했으나, 3입력 NAND회로, 5입력 NAND회로 등의 일반의 k입력 NAND회로(k
Figure kpo00006
2)에 본 발명을 적용할 수 있다.
[실시예 8]
제14도는 본 발명의 제8실시예인 2입력 NOR회로이며, 제4도 및 제11도와 동일부호는 동일물 및 상당물을 나타낸다.
제14도에 있어서, 31은 N형 콜렉터(C), P형 베이스(B), N형 에미터(E)를 가지며, 콜렉터(C)가 제1전위(V1)에 접속되고 에미터(E)가 출력단자(101)에 접속된 제1 NPN, 32는 N형 콜렉터(C), P형 베이스(B), N형 에미터(E)를 가지며, 콜렉터(C)가 출력단자(101)에 접속되고 에미터(E)가 제2전위(V2)에 접속된 제2NPN, 100은 입력신호(A1, A2)가 입력되는 입력단자, 11 및 12는 각 게이트(G)가 각각 다른 입력단자 (100)에 접속되고 각 소오스(S) 및 각 드레인(D)이 제3전위(V3)와 제1NPN(31)의 베이스(B)와의 사이에 병렬로 각각 접속된 PMOS, 21 및 22는 각 게이트(G)가 각각 다른 입력단자(100)에 접속되고 각 드레인(D) 및 각 소오스(S)가 제1 NPN(31)의 베이스(B)와 제2NPN(32)의 베이스(B)에 병렬로 각각 접속된 NMOS이다.
표 3은 본 실시예의 논리동작을 나타낸 것이다.
[표 3]
Figure kpo00007
먼저 입력(100)의 양쪽의 로우(″0″)레벨일 때, PMOS(11, 12)의 양쪽이 온이 되고, NMOS(21, 22)의 양쪽은 오프가 된다. 따라서 PMOS(11, 12)를 통해서 흐르는 전류는 NMOS(21, 22)에서 저지되므로, 제1NPN(31)의 베이스(B) 이외에는 전류가 거의 흐르지 않아 제1 NPN(31)의 베이스전위가 하므로, 제1NPN(31)은 온이 된다. 이때 NMOS(21, 22)가 모두 오프가 되어 제2NPN(32)에의 전류의 공급이 정지되므로 제2NPN(32)은 오프가 된다.
따라서, 제1 NPN(31)의 에미터전류가 출력단자(101)에 접속되는 부하(도시생략)를 충전하므로 출력(101)은 급속히 하이(″1″)레벨로 된다.
입력(100)의 어느 한쪽이 하이(″1″)레벨일 때, PMOS(11, 12)의 어느 한쪽이 오프가 되고, NMOS(21, 22)의 어느 한쪽이 온이 된다. 이때, PMOS(11, 12)중 어느 한쪽이 오프가 되므로 제1NPN(31)에의 전류의 공급이 정지됨과 동시에, 제1 NPN(31)의 베이스(B) 및 PMOS(11, 12)중 어느 한쪽에 축적된 기생용량으로 되는 축적전하가 NMOS(21, 22)중의 온하고 있는 쪽을 통해서 제2NPN(32)의 베이스(B)에 방출되므로 제1NPN(31)은 급속히 오프가 된다. 또, NMOS(21, 22)중 어느 한쪽이 온이 되고, 제2NPN(32)의 베이스(B)에는 상술한 바와 같은 제1NPN(31)의 베이스 (B) 및 PMOS(11, 12)중 어느 한쪽에 축적된 축적전하의 전류가 공급되므로 제2NPN (32)은 급속히 온이 된다. 따라서, 출력(101)은 급속히 로우(″0″)레벨로 된다.
입력(100)의 양쪽이 하이(″1″)레벨일 때, PMOS(11, 12)의 양쪽이 오프가 되고, NMOS(21, 22)의 양쪽은 온이 된다. 따라서 동작은 상기와 같으며 출력(101)은 로우(″0″)레벨로 된다.
본 실시예에 있어서도 제1실시예 및 제5실시예와 똑같은 효과를 달성할 수 있다.
[실시예 9]
제15도는 본 발명의 제9실시에인 2입력 NOR회로이며, 제5도, 제12도 및 제14도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시예에 있어서는 출력단자(101)와 제1 NPN(31)의 베이스(31) 사이에 제1 NPN(31)의 P형 베이스(B)와 N형 에미터(E)에 의해 형성되는 PN 접합의 정류방향과는 반대의 정류방향을 갖는 일방향성소자인 다이오드(S)가 설치된다.
또한, 제2 NPN((32)의 베이스(B)와 제4전위(V4)인 접지전위(GND) 사이에 제2 NPN(32)의 베이스(B)에 축적된 축적전하를 방출하는 저항(4)이 설치된다.
그리고 제15도에 있어서 제1전위(V1)와 제3전위(V3)는 전원전위(VCC)로 유지되고, 제2전위(V2)와 제4전위(V4)는 접지전위(GND)로 유지된다.
본 실시예의 논리동작은 표 3에 나타낸 제8실시예와 같다.
즉, 본 실시예는 제14도에 나타낸 제8실시예인 2입력 NOR회로에 제5도에 나타낸 제2실시예의 사상을 조합한 것이며, 제2실시예 및 제8실시예와 동일한 효과를 달성할 수 있다.
그리고, 제14도에 나타낸 제8실시예 및 제15도에 나타낸 제9실시에에서는 2입력 NOR회로를 예를 들어 설명했으나, 3입력 NOR회로, 4입력 NOR회로 등의 일반의 k입력 NOR회로(k
Figure kpo00008
2)에 본 발명은 적용할 수 있다.
[실시예 10]
제16도는 본 발명의 제10실시예인 인버터회로이며, 제4도 및 제5도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시에에 있어서, 제5도에 나타낸 제2실시예와 다른 점은 제2NPN(32)의 베이스(B)에 축적된 축적전하를 방출하는 호로요소로서, 저항(4) 대신 제2 NMOS(7)를 설치한 점에 있다.
제2 NMOS(7)는 드레인(D)이 제2 NPN(32)의 베이스(B)에 접속되고 소오스 (S)가 제4전위인 접지전위(GND)에 접속되며 게이트(G)가 제1전위인 전원전위(VC C)에 접속된다.
본 실시예에 있어서, 제2 NMOS(7)는 제5도의 저항(4)과 마찬가지로 제2 NPN(32)의 베이스에 축적된 축적전하를 방출하여 제2NPN(32)을 고속으로 오프시킨다.
[실시예 11]
제17도는 본발명의 제11실시예인 인버터회로이며, 제4도 및 제5도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시예에 있어서, 제5도에 나타낸 제2실시예와 다른 점은 제2NPN(32)의 베이스(B)에 축적된 축적전하를 방출하는 회로요소로서 저항(4) 대신 제2PMOS(8)를 설치한 점에 있다.
제2PMOS(8)는 소오스(S)가 제2NPN(32)의 베이스(B)에 접속되고 드레인( D)이 제4전위닝 접지전위(GND)에 접속되는 게이트(G)가 입력(100)에 접속된다.
본 실시예에 있어서, 제2PMOS(8)는 제5도의 저항(4)과 마찬가지로 제2NPN (3 2)의 베이스에 축적된 축적전하를 방출하여 제2NPN(32)을 고속으로 오프시킨다.
또, NMOS(21)가 온일 때, 제2PMOS(8)는 오프가 되므로, NMOS(21)를 통해 흐르는 전류가 제2PMOS(8)에 의해 저지되므로 제2NPN(32)의 베이스(B) 이외에는 거의 흐르지 않아 제2 NPN(32)은 더욱 고속으로 온이 된다.
[실시예 12]
제18도는 본 발명의 제12실시예인 인버터회로이며, 제4도 및 제5도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시예에 있어서, 제5도에 나타낸 제2실시예와 다른 점은 제2NPN(32)의 베이스(B)에 축적된 축적전하를 방출하는 회로요소로서, 제16도의 제10실시예와 마찬가지로 저항(4) 대신 제2NMOS(7)를 설치한 점에 있다.
제2NMOS(7)는 드레인(D)이 제2NPN(32)의 베이스(B)에 접속되고 소오스 (S)가 제4전위인 접지전위(GND)에 접속되며 게이트(G)가 제1 NPN(31)의 베이스 (B)에 접속된다.
제19도는 제16도에 도시된 인버터회로를 반도체기판에 집적화한 경우의 개략단면도이며, 제7도와 동일부분은 동일부호가 붙여져 있다. 또, 도면의 대응하는 위치의 하단에 트랜지스터 등의 회로요소의 심벌도가 부기되어 있다. 제19도에서는 제7도의 저항(4)이 제2NMOR(7) 대신에 놓인 점 이외에는 제7도와 완전히 같다. 제2NMOS (7)는 NMOS(21)와 같은 P형웰영역(76)에 열확산 또는 주입에 의해 N+소오스 드레인영역이 형성되고, 그 사이에 엷은 산화막을 가진 전극(95)이 형성된다. 그리고 제2N MOS(7)의 드레인(D)은 제2NPN(32)의 베이스(B)에 접속되고 소오스(S)는 접지전위(GND)에 접속된다. 또, 제2NMOS(7)이 게이트전극(95)은 제1NPN(31)의 베이스 (B), PMOS(11)의 드레인(D), NMOS(21)의 드레인(D) 및 다이오드(5)의 캐소우드에 공통 접속된다.
본 실시예에 있어서, 제2NMOS(7)는 제5도의 저항(4)과 마찬가지로, 제2NPN (32)의 베이스에 축적된 축적전하를 방출하여 제2NPN(32)을 고속으로 오프시킨다.
또 NMOS(21)가 온일 때, 제2NMOS(7)는 오프가 되는 상보동작으로 되어, NMOS(21)를 통해서 흐르는 전류가 제2NMOS(7)에 의해 저지되므로, 제2NPN(32)의 베이스(B) 이외에는 전류가 거의 흐르지 않아 제2NPN(32)은 더욱 고속으로 온이 된다.
[실시예 13]
제20도는 본 발명의 제13실시예인 인버터회로이며, 제4도 및 제5도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시예에 있어서, 제5도에 나타낸 제2실시예와 다른 점은 일방향성 소자로서 다이오드(5) 대신 드레인(D)과 게이트(G)가 접속된 PMOS(9)를 설치한 점에 있으며, 다이오드(5)와 동가인 특성을 갖는다.
[실시예 14]
제21도는 본 발명의 제14실시예인 인버터회로이며, 제4도 및 제5도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시예에 있어서, 제5도에 나타낸 제2실시예와 다른 점은 일방향성 소자로서 다이오드(5) 대신 드레인(D)과 게이트(G)가 접속된 NMOS(10)를 설치한 점에 있으며, 다이오드(5)와 등가인 특성을 갖는다.
[실시예 15]
제22도는 본 발명의 제15실시예인 인버터회로이며, 제4도 및 제5도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시예에 있어서, 제5도에 나타낸 제2실시예와 다른 점은 일방향성 소자로서 다이오드(5) 대신 PNP 트랜지스터(63)를 설치한 점에 있다. PNP(63)의 P형 에미터 (E)는 출력단자(101)에 접속되고 N형 베이스(B)는 NMOS(21)의 드레인(D), PMOS (11)의 드레인(D) 및 제1NPN(31)의 베이스(B)에 접속된다. PNP(63)의 P형 콜렉터 (C)는 제2NPN(32)의 베이스(B)와 NMOS(21)의 소오스(S)에 접속되거나 또는 제2 2도의 파선에 표시되는 것처럼 제2전위(V2)인 GND에 접속된다.
[실시예 16]
제23도는 본 발명의 제16실시예인 인버터회로이며, 제22도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시예는 제22도의 제15실시예에 있어서의 PNP(63) 대신 일방향 소자로서 PMOS(15)를 설치한 것이다. PMOS(15)의 소오스(S)는 출력단자(101)에 접속되고, 게이트(G)는 NMOS(21)의 드레인(D), 제1NPN(31)의 베이스(B) 및 PMOS(11)의 드레인(D)에 접속된다. PMOS(15)의 드레인(D)은 제2NPN(32)의 베이스(B)와 NM OS(21)의 소오스(S)에 접속되거나 또는 제23도에 파선으로 표시된 것처럼 제2전위 (V2)인 GND에 접속된다.
[실시예 17]
제24도는 본 발명의 제17실시예인 인버터회로이며, 제4도 및 제5도와 동일부호는 동일물 및 상당물을 나타낸다.
본 실시예에 있어서, 제5도에 나타낸 제2실시예와 다른 점은 제1전위(V1)를 제 1전원전위(VCC1)로 하고, 제3전위(V3)를 제2전원전위(VCC2)로 한 점에 있다.
본 실시예에서 제1NPN(31)의 베이스전류가 PMOS(11)의 제1전원전위(VCC 1)에서 공급되기 때문에, 출력단자(101)는 이 전압으로 결정되는 전위로 클램프되지만, 이 상태에서 제1NPN(31)에는 전류가 흐르지 않으며, 본 실시예에 있어서도 CM OS와 마찬가지로 전환시 이외에는 전력을 소비하지 않는다.
이상 본 발명을 실시예에 의거하여 상세히 설명했으나, 본 발명의 사상범위내에서 다시 여러가지의 변형예를 생각할 수 있다.
예를들면, 제10실시예에서 제17실시예까지는 인버터회로를 예로들어 설명했으나, k입력 NAND 회로, k입력 NOR 회로에도 이들 사상을 적용할 수 있다.
또, 제5실시예에서 제17실시예까지는 바이폴라 트랜지스터로서 NPN(31, 32)을 예로 들어 설명했으나, 제3 및 제4실시예에 표시된 것처럼, P형과 N형을 반대로 한 것에 대해서도 이들 사상은 적용할 수 있다.
또한 본 발명에 있어서 복합회로로서는 인버터회로, NAND 회로, NOR회로만을 사용해서 설명했으나, 이들 회로의 앞단에 예를들어 CMOS 트랜지스터에 의한 논리게이트회로를 조합해서 접속하면 AND 회로, OR 회로등의 다른 논리게이트회로나, 조합논리회로나, 플립플롭, 시프트레지스터, 래치회로 등의 순서논리회로 등을 구성하는 것도 가능하며, 본 발명의 사상의 범위에 포함되는 것이다.
이상 기술한 것처럼 본 발명에 의하면 종래의 반도체 집적회로의 결점을 제거하고, 전계효과 트랜지스터 및 바이폴라 트랜지스터로 이루어진 고속이면서도 저소비 전력의 반도체 집적회로를 얻을 수 있다.

Claims (42)

  1. 제1도전형의 콜렉터가 제1전위에 접속되고, 제1도전형의 에미터가 출력에 접속된 제1바이폴라 트랜지스터와 ; 제1도전형의 콜렉터가 상기 출력에 접속되고, 제1도전형의 에미터가 제2전위에 접속된 제2바이폴라 트랜지스터와 ; 게이트가 입력에 접속되고 소오스가 제3전위에 접속되며, 드레인이 상기 제1바이폴라 트랜지스터의 제2도전형의 베이스에 접속된 제2도전형의 전계효과 트랜지스터와 ; 게이트가 상기 입력에 접속되고 드레인이 상기 제1바이폴라 트랜지스터의 베이스에 접속되며, 소오스가 상기 제2바이폴라 트랜지스터의 제2도전형의 베이스에 접속된 제1도전형의 전계효과 트랜지스터와 ; 상기 출력과 상기 제1도전형의 전계효과 트랜지스터의 드레인과의 사이에 접속되고, 상기 제1바이폴라 트랜지스터의 베이스와 에미터에 의해 형성되는 PN 접합의 정류방향과는 반대의 정류방향을 갖는 일방향성 소자를 구비하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1도전형의 콜렉터가 제1전위에 접속되고, 제1도전형의 에미터가 출력에 접속된 제1바이폴라 트랜지스터와 ; 제1도전형의 콜렉터가 상기 출력에 접속되고, 제1도전형의 에미터가 제2전위에 접속된 제2바이폴라 트랜지스터와 ; k개(k
    Figure kpo00009
    2)의 입력과 ; 각 게이트가 각각 다른 상기 입력에 접속되고, 각 소오스 및 각 드레인이 제3전위와 상기 제1바이폴라 트랜지스터의 제2도전형의 베이스와의 사이에 병렬로 각각 접속된 k개의 제2도전형의 전계효과 트랜지스터와 ; 각 게이트가 각각 다른 상기 입력에 접속되고, 각 드레인 및 각 소오스가 상기 제1바이폴라 트랜지스터의 베이스와 상기 제2바이폴라 트랜지스터의 제2도전형의 베이스에 직렬로 각각 접속된 k개의 제1도전형의 전계효과 트랜지스터를 구비한 것을 특징으로 하는 반도체 집적회로.
  3. 제1도전형의 콜렉터가 제1전위에 접속되고, 제1도전형의 에미터가 출력에 접속된 제1바이폴라 트랜지스터와, 제1도전형의 콜렉터가 상기 출력에 접속되고, 제1도전형의 에미터가 제2전위에 접속된 제2바이폴라 트랜지스터와, k개(k
    Figure kpo00010
    2)의 입력과 ; 각 게이트가 각각 다른 상기 입력에 접속되고, 각 소오스 및 각 드레인이 제3전위와 상기 제1바이폴라 트랜지스터의 제2도전형의 베이스에 직렬로 각각 접속된 k개의 제2도전형의 전계효과 트랜지스터와 ; 각 게이트가 각각 다른 상기 입력에 접속되고, 각 드레인 및 각 소오스가 상기 제1바이폴라 트랜지스터의 베이스와 상기 제2바이폴라 트랜지스터의 제2도전형의 베이스에 병렬로 각각 접속된 k개의 제1도전형의 전계효과 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 일방향성 소자는 다이오드인 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 일방향성 소자는 게이트가 드레인에 접속된 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 상기 제2바이폴라 트랜지스터의 베이스와 제4전위 사이에 상기 제2바이폴라 트랜지스터의 베이스에 축적된 전하를 방출하는 회로요소를 접속한 것을 특징으로 하는 반도체 집적회로.
  7. 제6항에 있어서, 상기 회로요소가 저항인 것을 특징으로 하는 반도체 집적회로.
  8. 제6항에 있어서, 상기 회로요소는 드레인이 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 소오스가 상기 제4전위에 접속되며 게이트가 상기 제1전위에 접속된 제2의 제1도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  9. 제6항에 있어서, 상기 회로요소는 소오스가 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 드레인이 상기 제4전위에 접속되며 게이트가 상기 입력에 접속된 제2의 제2도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  10. 제6항에 있어서, 상기 회로요소는 드레인이 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 소오스가 상기 제4전위에 접속되며 게이트가 상기 제1바이폴라 트랜지스터의 베이스 또는 에미터에 접속된 제2의 제1도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  11. 제1항에 있어서, 상기 제1전위와 상기 제3전위는 동전위인 것을 특징으로 하는 반도체 집적회로.
  12. 제6항에 있어서, 상기 제2전위와 상기 제4전위는 동전위인 것을 특징으로 하는 반도체 집적회로.
  13. 제1항에 있어서, 상기 제1전위는 상기 제3전위보다 큰 것을 특징으로 하는 반도체 집적회로.
  14. 제6항에 있어서, 상기 회로요소는 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 소오스가 상기 제4전위에 접속되며 게이트가 상기 출력에 접속된 제2의 제1도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  15. 제2항에 있어서, 상기 출력과 상기 제1바이폴라 트랜지스터의 베이스 사이에 상기 제1바이폴라 트랜지스터의 베이스와 에미터에 의해 형성된 PN 접합의 정류방향과는 반대의 정류방향을 갖는 일방향성 소자를 구비하는 것을 특징으로 하는 반도체 집적회로.
  16. 제15항에 있어서, 상기 일방향성 소자는 다이오드인 것을 특징으로 하는 반도체 집적회로.
  17. 제15항에 있어서, 상기 일방향성 소자는 게이트가 드레인에 접속된 전계효과 트랜지스터일 것을 특징으로 하는 반도체 집적회로.
  18. 제2항에 있어서, 상기 제1전위와 상기 제3전위는 동전위인 것을 특징으로 하는 반도체 집적회로.
  19. 제2항에 있어서, 상기 제1전위가 상기 제3전위보다 큰 것을 특징으로 하는 반도체 집적회로.
  20. 제2항 또는 제15항에 있어서, 상기 제2바이폴라 트랜지스터의 베이스와 제4전위 사이에 싱기 제2바이폴라 트랜지스터의 베이스에 축적된 전하를 방출하는 회로요소를 접속한 것을 특징으로 하는 반도체 집적회로.
  21. 제20항에 있어서, 상기 회로요소는 저항인 것을 특징으로 하는 반도체 집적회로.
  22. 제20항에 있어서, 상기 회로요소는 드레인이 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 소오스가 상기 제4전위에 접속되며 게이트가 상기 제1전위에 접속된 제2의 제1도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  23. 제20항에 있어서, 상기 회로요소는 소오스가 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 드레인이 상기 제4 전위에 접속되며 게이트가 상기 입력에 접속된 제2의 제2도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  24. 제20항에 있어서, 상기 회로요소는 드레인이 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 소오스가 상기 제4전위에 접속되며 게이트가 상기 제1바이폴라 트랜지스터의 베이스에 접속된 제2의 제1도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  25. 제20항에 있어서, 상기 제2전위와 상기 제4전위는 동전위인 것을 특징으로 하는 반도체 집적회로.
  26. 제20항에 있어서, 상기 회로요소는 드레인이 상기 제2바이폴라 트린지스터의 베이스에 접속되고 소오스가 상기 제4전위에 접속되며 게이트가 상기 출력에 접속된 제2의 제1도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  27. 제3항에 있어서, 상기 출력과 상기 제1바이폴라 트랜지스터의 베이스 사이에 상기 제1바이폴라 트랜지스터의 베이스와 에미터에 의해 형성된 PN 접합의 정류방향과는 반대의 정류방향을 갖는 일방향성 소자를 구비하는 것을 특징으로 하는 반도체 집적회로.
  28. 제27항에 있어서, 상기 일방향성 소자는 다이오드인 것을 특징으로 하는 반도체 집적회로.
  29. 제27항에 있어서, 상기 일방향성 소자는 게이트가 드레인에 접속된 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  30. 제3항에 있어서, 상기 제1전위와 상기 제3전위는 동전위인 것을 특징으로 하는 반도체 집적회로.
  31. 제3항에 있어서, 상기 제1전위가 상기 제3전위보다 큰 것을 특징으로 하는 반도체 집적회로.
  32. 제3항 또는 제27항에 있어서, 상기 제2바이폴라 트랜지스터의 베이스와 제4전위 사이에 상기 제2바이폴라 트랜지스터의 베이스에 축적된 전하를 방출하는 회로요소를 접속한 것을 특징으로 하는 반도체 집적회로.
  33. 제32항에 있어서, 상기 회로요소는 저항인 것을 특징으로 하는 반도체 집적회로.
  34. 제32항에 있어서, 상기 회로요소는 드레인이 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 소오스가 상기 제4전위에 접속되며 게이트가 상기 제1전위에 접속된 제2의 제1도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  35. 제32항에 있어서, 상기 회로요소는 소오스가 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 드레인이 상기 제4전위에 접속되며 게이트가 상기 입력에 접속된 제2의 제2도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  36. 제32항에 있어서, 상기 회로요소는 드레인이 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 소오스가 상기 제4전위에 접속되며 게이트가 상기 제1바이폴라 트랜지스터의 베이스에 접속된 제2의 제1도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  37. 제32항에 있어서, 상기 제2전위와 상기 제4전위는 동전위인 것을 특징으로 하는 반도체 집적회로.
  38. 제32항에 있어서, 상기 회로요소는 드레인이 상기 제2바이폴라 트랜지스터의 베이스에 접속되고 소오스가 상기 제4전위에 접속되며 게이트가 상기 출력에 접속된 제2의 제1도전형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  39. 1개 이상의 입력신호에 응답하여 출력을 ″1″ 레벨로 충전하는 풀-업 회로와, ″0″ 레벨로 방전하는 풀-다운 회로를 구비한 반도체 집적회로에 있어서, 출력을 ″1″ 레벨로 충전하는 풀-업 회로는 콜렉터가 제1전위에 접속되고 에미터가 출력에 접속된 NPN 트랜지스터와, 소오스가 제3전위에 접속되고 게이트가 1개 이상의 입력에 접속되며 드레인이 상기 NPN 트랜지스터의 베이스측에 접속된 PMOS를 포함하여 구성되고, 출력과 PMOS의 드레인 사이에 일방향성 도전소자(다이오드)를 설치한 것을 특징으로 하는 반도체 집적회로.
  40. 제39항에 있어서, 상기 제1전위와 상기 제3전위가 실질적으로 동일한 것을 특징으로 하는 반도체 집적회로.
  41. 1개 이상의 입력신호에 응답하여 출력을 ″1″ 레벨로 충전하는 풀-업 회로와, ″0″ 레벨로 방전하는 풀-다운 회로를 구비한 반도체 집적회로에 있어서, 출력을 ″1″ 레벨로 충전하는 풀-업 회로는 콜렉터가 제1전위측에 접속되고 에미터가 출력측에 접속된 NPN 트랜지스터와, 소오스가 제3전위에 접속되고 게이트가 입력측에 접속되며 드레인이 상기 NPN 트랜지스터의 베이스측에 접속된 PMOS를 포함하여 구성됨과 동시에, NPN 트랜지스터의 콜렉터와 PMOS의 소오스에 각각 다른 전위가 주어지는 것을 특징으로 하는 반도체 집적회로.
  42. P형 반도체 기판상에 바이폴라 트랜지스터와, MOS 트랜지스터를 형성하여 구성되는 반도체 집적회로에 있어서, 모든 바이폴라 트랜지스터를 상기 P형 반도체 기판과 분리된 영역에 형성함과 동시에, PMOS 트랜지스터를 상기 바이폴라 트랜지스터와 분리된 영역에 형성하여 구성하는 것을 특징으로 하는 반도체 집적회로.
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