JPH02143711A - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- JPH02143711A JPH02143711A JP63298511A JP29851188A JPH02143711A JP H02143711 A JPH02143711 A JP H02143711A JP 63298511 A JP63298511 A JP 63298511A JP 29851188 A JP29851188 A JP 29851188A JP H02143711 A JPH02143711 A JP H02143711A
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- 230000003321 amplification Effects 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 239000000284 extract Substances 0.000 abstract 1
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- 230000010354 integration Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
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- 238000005516 engineering process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタと相補型ＭＯ８を同
一基板上に構成したバイポーラＣＭＯ８半導体集積回路
の基本回路の構成に関し、特にその構成においての０Ｍ
０３回路との互換性に関する。
一基板上に構成したバイポーラＣＭＯ８半導体集積回路
の基本回路の構成に関し、特にその構成においての０Ｍ
０３回路との互換性に関する。
従来、この種のバイポー９０Ｍ０８回路としては例えば
第４図〜第６図に示す様な回路構成があり、論理回路は
０ＭＯ８で構成し、出力回路をバイポーラトランジスタ
のプツシｄプルで構成していた。さらに第７図の様に、
負荷容量からの電荷の引抜きをＮ型ＭＯ８ＦＥＴを使用
して行なう回路がある。これらの回路はすべて２人力の
ＮＡＮＤ回路であり、実現した機能はすべて同じある。
第４図〜第６図に示す様な回路構成があり、論理回路は
０ＭＯ８で構成し、出力回路をバイポーラトランジスタ
のプツシｄプルで構成していた。さらに第７図の様に、
負荷容量からの電荷の引抜きをＮ型ＭＯ８ＦＥＴを使用
して行なう回路がある。これらの回路はすべて２人力の
ＮＡＮＤ回路であり、実現した機能はすべて同じある。
第４〜６図のバイポー９０Ｍ０８回路は負荷容量の充電
も放電もバイポーラトランジスタで行なっているため、
負荷容量が大きい場合も非常に高速に動作するが、第７
図のバイポー２０Ｍ０３回路では、バイポーラトランジ
スタは、充電の場合のみにしか使用せず、放電はＮ型の
ＭＯＳＦＥＴで行なっているため、第４〜６図の回路に
比べて負荷容量が大きい場合には低速になっていく可能
性がある。
も放電もバイポーラトランジスタで行なっているため、
負荷容量が大きい場合も非常に高速に動作するが、第７
図のバイポー２０Ｍ０３回路では、バイポーラトランジ
スタは、充電の場合のみにしか使用せず、放電はＮ型の
ＭＯＳＦＥＴで行なっているため、第４〜６図の回路に
比べて負荷容量が大きい場合には低速になっていく可能
性がある。
しかし、プロセスの進歩に伴い、ＭＯＳＦＥＴが微細化
され、サブミクロンルールとなってくると、負荷容量が
大きくなっても放電側はＮ型のＭＯＳＦＥＴで充分バイ
ポーラ駆動並みの性能を得る事ができる。その上、バイ
ポー２０Ｍ０３回路を構成し、高速性を得るには高性能
なＭＯＳＦＥＴとバイポーラトランジスタの組合せが必
要であり、このためには微細加工技術をさらに進める必
要があるがＭＯＳＦＥＴは基本的に水平方平のデバイス
であり、微細化の恩恵を受けやすいがバイポーラトラン
ジスタは逆に垂直方向のデバイスであり、平面パターン
上での微細化の恩恵を受ける事が少ない。このため０Ｍ
０８回路に比べ集積度の点で難点がある。さらに余分な
ＭＯＳＦＥＴや抵抗等が必要になり、基本回路を構成す
る際の配線のトポロジーが複雑になってくる。さらに、
バイポーラトランジスタはコレクタが基板に対して逆方
向にバイアスされる必要があり、基本的に個々の素子に
分離する必要があるため特に第４〜第６図の回路では、
基本回路は構成した場合の面積は０Ｍ０８回路に比べか
なり大きくなってしまう。また、第４〜第５図及び第７
図の回路では、入力端子に接続されているＭＯ８ＦＥ’
Ｉ’の数が０Ｍ０８回路を構成するのに必要なＦＥＴの
１．５倍になっており、配線のトポロジーが難しくなり
、特に、マスタースライス方式の設計の場合０Ｍ０８回
路との互換性がと九なくなり、また入力容量も増加する
。
され、サブミクロンルールとなってくると、負荷容量が
大きくなっても放電側はＮ型のＭＯＳＦＥＴで充分バイ
ポーラ駆動並みの性能を得る事ができる。その上、バイ
ポー２０Ｍ０３回路を構成し、高速性を得るには高性能
なＭＯＳＦＥＴとバイポーラトランジスタの組合せが必
要であり、このためには微細加工技術をさらに進める必
要があるがＭＯＳＦＥＴは基本的に水平方平のデバイス
であり、微細化の恩恵を受けやすいがバイポーラトラン
ジスタは逆に垂直方向のデバイスであり、平面パターン
上での微細化の恩恵を受ける事が少ない。このため０Ｍ
０８回路に比べ集積度の点で難点がある。さらに余分な
ＭＯＳＦＥＴや抵抗等が必要になり、基本回路を構成す
る際の配線のトポロジーが複雑になってくる。さらに、
バイポーラトランジスタはコレクタが基板に対して逆方
向にバイアスされる必要があり、基本的に個々の素子に
分離する必要があるため特に第４〜第６図の回路では、
基本回路は構成した場合の面積は０Ｍ０８回路に比べか
なり大きくなってしまう。また、第４〜第５図及び第７
図の回路では、入力端子に接続されているＭＯ８ＦＥ’
Ｉ’の数が０Ｍ０８回路を構成するのに必要なＦＥＴの
１．５倍になっており、配線のトポロジーが難しくなり
、特に、マスタースライス方式の設計の場合０Ｍ０８回
路との互換性がと九なくなり、また入力容量も増加する
。
この様に第４〜第６図の従来のバイポー９０Ｍ０８回路
は１つの基本回路にバイポーラトランジスタを２個使用
しているので、集積度の点で０Ｍ０８回路に対してかな
り劣っているという欠点がある。さらに、第４〜第５図
、および第７図のバイポー２０Ｍ０３回路では、入力端
子に接続されているＭＯＳＦＥＴの数が、０Ｍ０８回路
を構成する際に必要なＭＯＳＦＥＴの数と異っており、
０Ｍ０８回路に比べ配線のトポロジーが難しくなるとい
う欠点がある。また、すべての従来のバイポー２０Ｍ０
３回路は、０Ｍ０８回路との互換性を考えた場合、バイ
ポー９０Ｍ０８回路を構成するためには、ＭＯＳＦＥＴ
部のトポロジーを変更しなげればならないという欠点が
ある。
は１つの基本回路にバイポーラトランジスタを２個使用
しているので、集積度の点で０Ｍ０８回路に対してかな
り劣っているという欠点がある。さらに、第４〜第５図
、および第７図のバイポー２０Ｍ０３回路では、入力端
子に接続されているＭＯＳＦＥＴの数が、０Ｍ０８回路
を構成する際に必要なＭＯＳＦＥＴの数と異っており、
０Ｍ０８回路に比べ配線のトポロジーが難しくなるとい
う欠点がある。また、すべての従来のバイポー２０Ｍ０
３回路は、０Ｍ０８回路との互換性を考えた場合、バイ
ポー９０Ｍ０８回路を構成するためには、ＭＯＳＦＥＴ
部のトポロジーを変更しなげればならないという欠点が
ある。
本発明のバイポー２０Ｍ０３回路は、放電側をＮ型のＭ
ＯＳＦＥＴを介して行ない、バイポーラトランジスタを
１個削除するとともに、充電側のベース電流を引き抜く
ための抵抗または電流の方向制御用のダイオードを有し
ている。
ＯＳＦＥＴを介して行ない、バイポーラトランジスタを
１個削除するとともに、充電側のベース電流を引き抜く
ための抵抗または電流の方向制御用のダイオードを有し
ている。
このように、本発明のバイポー２０Ｍ０３回路では、回
路を構成する際に０ＭＯ３の回路の出力に対して、バイ
ポーラトランジスタと抵抗の対、あるいは、バイポーラ
トランジスタとダイオードの対を挿入するだけで電源・
接地への配線を含めた０Ｍ０３回路のトポロジーを変更
する事なしに、出力インピーダンスの低いバイポー９０
Ｍ０８回路を構成する事ができるという相違点を有する
。
路を構成する際に０ＭＯ３の回路の出力に対して、バイ
ポーラトランジスタと抵抗の対、あるいは、バイポーラ
トランジスタとダイオードの対を挿入するだけで電源・
接地への配線を含めた０Ｍ０３回路のトポロジーを変更
する事なしに、出力インピーダンスの低いバイポー９０
Ｍ０８回路を構成する事ができるという相違点を有する
。
次に本発明を図面を参照して説明する。
第１図は本発明の一実施例である。ｌはＮＰＮ型バイポ
ーラトランジスタであり、３０Ｐ型ＭＯ３ＦＥＴから供
給される電流をコレクタ接地回路として電流増幅し、容
■負荷に対して充電−を行なう。２は抵抗であり、負荷
を放電する際にバイポーラのベース電流を引き抜き過大
な貫通電流が流れるのを防止している。４はＮ型のＭＯ
ＳＦＥＴでありこれらを介して負荷を放電する。）は電
源であり、接地６に対して正方向の電源である。
ーラトランジスタであり、３０Ｐ型ＭＯ３ＦＥＴから供
給される電流をコレクタ接地回路として電流増幅し、容
■負荷に対して充電−を行なう。２は抵抗であり、負荷
を放電する際にバイポーラのベース電流を引き抜き過大
な貫通電流が流れるのを防止している。４はＮ型のＭＯ
ＳＦＥＴでありこれらを介して負荷を放電する。）は電
源であり、接地６に対して正方向の電源である。
７〜９は入力端子であり、ここに加えられた電圧レベル
により、１０の出力端子が変化する。
により、１０の出力端子が変化する。
この回路では、出力のハイレベルは１のバイポーラトラ
ンジスタでＶＢＥのオフセット分、立上がったのち、抵
抗２により、電源と同一のレベルまでＨレベルがもち上
がり、雑音余裕はＣＭＯＳと同時に大きい。さらに次段
の回路に対して、リーク電流が増加する問題は解決され
る。
ンジスタでＶＢＥのオフセット分、立上がったのち、抵
抗２により、電源と同一のレベルまでＨレベルがもち上
がり、雑音余裕はＣＭＯＳと同時に大きい。さらに次段
の回路に対して、リーク電流が増加する問題は解決され
る。
この回路は第８図（Ａ）に示す様に０Ｍ０３回路から簡
単に構成する事が可能である。ここで２の抵抗の大きさ
はＭＯＳＦＥＴやバイポーラトランジスタの大きさに依
存するが数にΩ程度である。
単に構成する事が可能である。ここで２の抵抗の大きさ
はＭＯＳＦＥＴやバイポーラトランジスタの大きさに依
存するが数にΩ程度である。
この抵抗が小さすぎるとバイポーラトランジスタへのベ
ース電流の供給が減り、負荷容量を充電するのに要する
時間が増加する。また逆に大きすぎると立上がり時にベ
ース電流が充分に引き抜けずに貫通電流が増加するため
消費電力が増加する。
ース電流の供給が減り、負荷容量を充電するのに要する
時間が増加する。また逆に大きすぎると立上がり時にベ
ース電流が充分に引き抜けずに貫通電流が増加するため
消費電力が増加する。
なお、第１図の回路は論理回路的には第３図で示される
。
。
第２図は本発明の他の実施例である。１１はバイポーラ
トランジスタであり、１３の０ＭＯ８論理ゲートのＰ型
ＭＯ３ＦＥＴからの電流を受けてコレクタ接地で電源増
幅を行なう。さらに１２のダイオードは、充電の際は逆
バイアスされ、Ｐ型ＭＯ３ＦＥＴから供給される電流を
すべて、ベースに供給し放電の際は順方向となり、Ｎ型
ＭＯ８ＦＥＴへ電流を流す、電流の方向を制御するため
のダイオードである。
トランジスタであり、１３の０ＭＯ８論理ゲートのＰ型
ＭＯ３ＦＥＴからの電流を受けてコレクタ接地で電源増
幅を行なう。さらに１２のダイオードは、充電の際は逆
バイアスされ、Ｐ型ＭＯ３ＦＥＴから供給される電流を
すべて、ベースに供給し放電の際は順方向となり、Ｎ型
ＭＯ８ＦＥＴへ電流を流す、電流の方向を制御するため
のダイオードである。
この回路の場合、放電時のバイポーラトランジスタへの
ベース電流の引き抜きは０ＭＯ８の論理回路を構成して
いるＮ型のＭＯＳＦＥＴにより行なわれる。１５は電源
、１６は接地であり、１７〜１９が入力端子、２０が出
力端子である。この回路の場合、Ｈレベルは、電源電位
からＶＢＥ分落ち、またＬレベルも接地電位からダイオ
ードのビルトインポテンシャル分上昇するため、論理振
幅が小さくなり、動作時の消費電力は小さくなる。１２
で使用されるダイオードはより高積時間の短いジョツキ
−バリアダイオードを使用すれば高速化の点で有利であ
る。この回路は第８図（Ｂ）のように構成される。
ベース電流の引き抜きは０ＭＯ８の論理回路を構成して
いるＮ型のＭＯＳＦＥＴにより行なわれる。１５は電源
、１６は接地であり、１７〜１９が入力端子、２０が出
力端子である。この回路の場合、Ｈレベルは、電源電位
からＶＢＥ分落ち、またＬレベルも接地電位からダイオ
ードのビルトインポテンシャル分上昇するため、論理振
幅が小さくなり、動作時の消費電力は小さくなる。１２
で使用されるダイオードはより高積時間の短いジョツキ
−バリアダイオードを使用すれば高速化の点で有利であ
る。この回路は第８図（Ｂ）のように構成される。
以上説明した様に本発明は、バイポーラ０Ｍ０８回路に
おいて、放電側をＮ型ＭＯ８ＦＥＴを介して行ない、か
つ充電側のベース電流を引き抜くための抵抗、あるいは
電流の方向制御用のダイオードを含む事により、ＣＭＯ
８回路対して、非常に互換性の高いバイポーラ０Ｍ０３
回路を実現し、さらに面積的にも、０ＭＯ３に対しての
増加を抑えた新しいバイポーラＣＭＯＳ回路を提供でき
る効果がある。またＣＭＯＳ回路にの出力に対して直接
接続するだけで駆動能力の高いバイポーラ０Ｍ０３回路
が構成可能となる。さらに本発明の回路は３ｖ程度の低
電圧領域でも、０Ｍ０８回路に比べ、非常に高速である
。
おいて、放電側をＮ型ＭＯ８ＦＥＴを介して行ない、か
つ充電側のベース電流を引き抜くための抵抗、あるいは
電流の方向制御用のダイオードを含む事により、ＣＭＯ
８回路対して、非常に互換性の高いバイポーラ０Ｍ０３
回路を実現し、さらに面積的にも、０ＭＯ３に対しての
増加を抑えた新しいバイポーラＣＭＯＳ回路を提供でき
る効果がある。またＣＭＯＳ回路にの出力に対して直接
接続するだけで駆動能力の高いバイポーラ０Ｍ０３回路
が構成可能となる。さらに本発明の回路は３ｖ程度の低
電圧領域でも、０Ｍ０８回路に比べ、非常に高速である
。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は、第１図および第
２図の回路の論理回路図、第４図から第７図は従来のバ
イポーラＣＭＯＳ回路図、第８図は、０Ｍ０８回路から
本発明のＣＭＯ８回路互換型バイポーラＣＭＯ８回路を
構成する場合の実現方法を示した模式図である。 １．１１・・・・・・ＮＰＮ型バイポーラトランジスタ
、２・・・・・・抵抗、３・・・・・・Ｐ型ＭＯ８ＦＥ
Ｔ群、４・旧・・Ｎ型ＭＯ８ＦＥＴ群、５，１５・旧・
・正の電源、６．１６・・・・・・接地、７，１７・・
・・・・入力端子であり、第３図の２１に対応する。８
，１８・旧・・入力端子であり、第３図の２２に対応す
る。９，１９・・団・入力端子であり、第３図の２３に
対応する。１０゜２０・・・・・・出力端子であり、第
３図２４に対応する。 １２・・・・・・ダイオードであり、電流の方向を制御
する。１３・・・・・・０ＭＯ３論理ゲート、１４・・
団・ＣＭＯＳ論理ゲートの出力端子。
明の第２の実施例の回路図、第３図は、第１図および第
２図の回路の論理回路図、第４図から第７図は従来のバ
イポーラＣＭＯＳ回路図、第８図は、０Ｍ０８回路から
本発明のＣＭＯ８回路互換型バイポーラＣＭＯ８回路を
構成する場合の実現方法を示した模式図である。 １．１１・・・・・・ＮＰＮ型バイポーラトランジスタ
、２・・・・・・抵抗、３・・・・・・Ｐ型ＭＯ８ＦＥ
Ｔ群、４・旧・・Ｎ型ＭＯ８ＦＥＴ群、５，１５・旧・
・正の電源、６．１６・・・・・・接地、７，１７・・
・・・・入力端子であり、第３図の２１に対応する。８
，１８・旧・・入力端子であり、第３図の２２に対応す
る。９，１９・・団・入力端子であり、第３図の２３に
対応する。１０゜２０・・・・・・出力端子であり、第
３図２４に対応する。 １２・・・・・・ダイオードであり、電流の方向を制御
する。１３・・・・・・０ＭＯ３論理ゲート、１４・・
団・ＣＭＯＳ論理ゲートの出力端子。
Claims (1)
- 【特許請求の範囲】 １、コレクタが電源に接続され、ベースとエミッタ間に
抵抗が接続されたバイポーラトランジスタと、のトラン
ジスタのベースに、電源に対して負論理を構成する一導
電型ＭＯＳトランジスタ群が接続され、前記バイポーラ
トランジスタのエミッタに接地に対して正論理を構成す
る逆導電型ＭＯＳトランジスタ群が接続され、前記バイ
ポーラトランジスタのエミッタに接続された負荷容量に
対する電荷の放電を前記逆導電型ＭＯＳトランジスタを
介して行なう事を特徴とするトランジスタ回路。 ２、前記一導電型ＭＯＳトランジスタの数と前記逆導電
型ＭＯＳトランジスタの数が、等しい事を特徴とする特
許請求の範囲第１項記載のトランジスタ回路。 ３、コレクタが電源に接続され、ベース・エミッタ間に
ベース・エミッタ接合と逆向にダイオードが接続された
バイポーラトランジスタと、ＣＭＯＳトランジスタ回路
で構成される論理ゲートの出力端子に対して、該バイポ
ーラトランジスタのベースが接続され、該バイポーラト
ランジスタのエミッタを出力端子として導出し、この出
力端子に接続された負荷容量に対する放電を該ダイオー
ドを経由して、該ＣＭＯＳトランジスタ回路のＮ型ＭＯ
Ｓトランジスタを介してのみ行なう事を特徴とするトラ
ンジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298511A JPH02143711A (ja) | 1988-11-25 | 1988-11-25 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298511A JPH02143711A (ja) | 1988-11-25 | 1988-11-25 | トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143711A true JPH02143711A (ja) | 1990-06-01 |
Family
ID=17860666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298511A Pending JPH02143711A (ja) | 1988-11-25 | 1988-11-25 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143711A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141128A (en) * | 1981-02-25 | 1982-09-01 | Toshiba Corp | Complementary mos logical circuit |
| JPS5911034A (ja) * | 1982-07-12 | 1984-01-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6027227A (ja) * | 1983-07-25 | 1985-02-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62272620A (ja) * | 1986-04-28 | 1987-11-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 論理回路 |
-
1988
- 1988-11-25 JP JP63298511A patent/JPH02143711A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141128A (en) * | 1981-02-25 | 1982-09-01 | Toshiba Corp | Complementary mos logical circuit |
| JPS5911034A (ja) * | 1982-07-12 | 1984-01-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6027227A (ja) * | 1983-07-25 | 1985-02-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62272620A (ja) * | 1986-04-28 | 1987-11-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 論理回路 |
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