JP2994691B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2994691B2 JP2994691B2 JP2152334A JP15233490A JP2994691B2 JP 2994691 B2 JP2994691 B2 JP 2994691B2 JP 2152334 A JP2152334 A JP 2152334A JP 15233490 A JP15233490 A JP 15233490A JP 2994691 B2 JP2994691 B2 JP 2994691B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばパワ
ー出力MOSFETの駆動電圧を形成する昇圧回路を含むもの
に利用して有効な技術に関するものである。
ー出力MOSFETの駆動電圧を形成する昇圧回路を含むもの
に利用して有効な技術に関するものである。
MOS系パワー素子と同一チップ上に信号処理、駆動回
路、保護回路などの周辺回路を集積したパワーMOSFETが
ある。このようなパワーMOSFETに関しては、例えば、19
87年11月発行『電子技術』頁18〜頁57がある。
路、保護回路などの周辺回路を集積したパワーMOSFETが
ある。このようなパワーMOSFETに関しては、例えば、19
87年11月発行『電子技術』頁18〜頁57がある。
〔発明が解決しようとする課題』 本願発明者等は先に自動車搭載用のソースフォロワ出
力回路を開発した。この回路は、Ｎチャンネル型パワー
出力MOSFETを用いてソースフォロワ形態で使用するもの
である。このようなソースフォロワ形態で使用すること
により、事故等により負荷短絡があった場合でもパワー
MOSFETの保護回路を作動させることにより火災の発生を
未然に防ぐことができる。
力回路を開発した。この回路は、Ｎチャンネル型パワー
出力MOSFETを用いてソースフォロワ形態で使用するもの
である。このようなソースフォロワ形態で使用すること
により、事故等により負荷短絡があった場合でもパワー
MOSFETの保護回路を作動させることにより火災の発生を
未然に防ぐことができる。
上記のようにソースフォロワ出力回路を用いた場合、
出力電圧を電源電圧まで高くするためには駆動電圧を昇
圧回路を用いて電源電圧以上に高くすることが必要にな
る。また、負荷としてランプ等を駆動する場合、点灯時
にはフィラメントの抵抗値が小さく過電流が流れて保護
回路が作動してしまうこと等を防ぐために出力電圧の立
ち上がりを制限するために、昇圧回路に電流制限用抵抗
素子を設けた。このような電流制限用の抵抗素子を用い
た場合、昇圧回路の効率が低下して十分な昇圧電圧が得
られないことが判明した。この原因を詳細に検討した結
果、電流制限抵抗としてベース拡散抵抗を用いた場合、
寄生トランジスタが作動してキャパシタに蓄積した電荷
をアイソレーション領域にリークさせてしまうことが判
明した。
出力電圧を電源電圧まで高くするためには駆動電圧を昇
圧回路を用いて電源電圧以上に高くすることが必要にな
る。また、負荷としてランプ等を駆動する場合、点灯時
にはフィラメントの抵抗値が小さく過電流が流れて保護
回路が作動してしまうこと等を防ぐために出力電圧の立
ち上がりを制限するために、昇圧回路に電流制限用抵抗
素子を設けた。このような電流制限用の抵抗素子を用い
た場合、昇圧回路の効率が低下して十分な昇圧電圧が得
られないことが判明した。この原因を詳細に検討した結
果、電流制限抵抗としてベース拡散抵抗を用いた場合、
寄生トランジスタが作動してキャパシタに蓄積した電荷
をアイソレーション領域にリークさせてしまうことが判
明した。
この発明の目的は、電流制限作用を持たせつつ、昇圧
効率の改善を実現した昇圧回路を備えた半導体集積回路
装置を提供することにある。
効率の改善を実現した昇圧回路を備えた半導体集積回路
装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
昇圧電圧を保持する容量手段へのチャージアップ電流を
制限する拡散抵抗を整流ダイオードのアノード側に接続
する。
要を簡単に説明すれば、下記の通りである。すなわち、
昇圧電圧を保持する容量手段へのチャージアップ電流を
制限する拡散抵抗を整流ダイオードのアノード側に接続
する。
上記した手段によれば、昇圧電圧を保持する容量手段
が整流ダイオードのカソード側にあるため、拡散抵抗に
寄生トランジスタが生じても整流ダイオードのPN接合の
僅かな電荷しか引き抜きをしないから昇圧効率を高くす
ることができる。
が整流ダイオードのカソード側にあるため、拡散抵抗に
寄生トランジスタが生じても整流ダイオードのPN接合の
僅かな電荷しか引き抜きをしないから昇圧効率を高くす
ることができる。
第１図には、この発明が適用されたパワー出力回路の
一実施例の回路図が示されている。同図の各回路は、公
知のBi−CMOS集積回路の製造技術によって、単結晶シリ
コンのような１個の半導体基板上において形成される。
一実施例の回路図が示されている。同図の各回路は、公
知のBi−CMOS集積回路の製造技術によって、単結晶シリ
コンのような１個の半導体基板上において形成される。
この実施例のパワー出力回路において、特に制限され
ないが、パワー出力MOSFETQ3は、後述するようにそのド
レイン領域として基板が用いられ、基板の裏面側にドレ
イン電極が設けられる縦型構造とされる。
ないが、パワー出力MOSFETQ3は、後述するようにそのド
レイン領域として基板が用いられ、基板の裏面側にドレ
イン電極が設けられる縦型構造とされる。
Ｎチャンネル型の出力MOSFETQ3のドレインは、電源電
圧VDDに結合される。上記MOSFETQ3のソースは、外部端
子OUTに結合され、そこにランプ等の負荷RLが設けられ
る。それ故、パワー出力MOSFETQ3は、ソースフォロワ出
力MOSFETとして動作する。
圧VDDに結合される。上記MOSFETQ3のソースは、外部端
子OUTに結合され、そこにランプ等の負荷RLが設けられ
る。それ故、パワー出力MOSFETQ3は、ソースフォロワ出
力MOSFETとして動作する。
上記パワー出力MOSFETQ3はゲートには、Ｐチャンネル
MOSFETQ1とＮチャンネルMOSFETQ2からなるCMOSインバー
タ回路がレベルシフト回路LVCとして設けられる。レベ
ルシフト回路LVCの入力端子INには、上記出力MOSFETQ3
のスイッチング制御を行う入力信号が供給される。
MOSFETQ1とＮチャンネルMOSFETQ2からなるCMOSインバー
タ回路がレベルシフト回路LVCとして設けられる。レベ
ルシフト回路LVCの入力端子INには、上記出力MOSFETQ3
のスイッチング制御を行う入力信号が供給される。
このレベルシフト回路LVCには、動作電圧として次の
昇圧回路により形成される昇圧電圧が用いられる。
昇圧回路により形成される昇圧電圧が用いられる。
発振回路OSCにより形成された周期的なパルスは、CMO
Sインバータ回路N1を介してキャパシタC1の一方の電極
に供給される。このキャパシタの他方の電極と電源電圧
VDDとの間には、整流ダイオードD1と電流制限用抵抗R1
が直列形態に設けられる。このとき、特に制限されない
が、整流ダイオードD1のカソード側に上記キャパシタC1
が設けられる。そして、上記キャパシタC1の他方の電極
により出力される昇圧電圧は、電流制限用抵抗R2と整流
ダイオードD2を介して上記レベルシフト回路LVCの電源
端子に伝えられる。この場合には、電流制限用抵抗R2
は、実質的な昇圧電圧を保持するキャパシタとして作用
する出力MOSFETQ3のゲート容量CGと整流ダイオードD2を
介して接続されるように構成される。言い換えるなら
ば、電流制限用抵抗R2は、整流ダイオードD2のアノード
側に設けられる。
Sインバータ回路N1を介してキャパシタC1の一方の電極
に供給される。このキャパシタの他方の電極と電源電圧
VDDとの間には、整流ダイオードD1と電流制限用抵抗R1
が直列形態に設けられる。このとき、特に制限されない
が、整流ダイオードD1のカソード側に上記キャパシタC1
が設けられる。そして、上記キャパシタC1の他方の電極
により出力される昇圧電圧は、電流制限用抵抗R2と整流
ダイオードD2を介して上記レベルシフト回路LVCの電源
端子に伝えられる。この場合には、電流制限用抵抗R2
は、実質的な昇圧電圧を保持するキャパシタとして作用
する出力MOSFETQ3のゲート容量CGと整流ダイオードD2を
介して接続されるように構成される。言い換えるなら
ば、電流制限用抵抗R2は、整流ダイオードD2のアノード
側に設けられる。
第４図には、上記出力MOSFETQ3と整流ダイオードD2及
び電流制限用抵抗R2の一実施例の概略素子構造断面図が
示されている。
び電流制限用抵抗R2の一実施例の概略素子構造断面図が
示されている。
パワー出力MOSFETQ3は、そのドレイン領域がＮ型基板
とされる。それ故、ドレイン電極Ｄは基板の裏面側に設
けられる。上記ドレイン電極Ｄには電源電圧VDDが与え
られる。パワーMOSFETQ3を構成するＰ型のチャンネル領
域は、基板の表面にリング状に形成される。このＰ型の
チャンネル領域の表面に同様にリング状のＮ型のソース
領域が形成される。上記ソース領域とドレイン領域とし
ての基板との間に挟まれたチャンネル領域の表面には、
ゲート絶縁膜を介してゲート電極Ｇが形成される。上記
ソース領域とチャンネル領域とは共通接続されてソース
電極Ｓとされる。これにより、MOSFETQ3がオン状態にさ
れたときの負荷に流れる駆動電流は、基板の縦方向に流
れるものとなる。
とされる。それ故、ドレイン電極Ｄは基板の裏面側に設
けられる。上記ドレイン電極Ｄには電源電圧VDDが与え
られる。パワーMOSFETQ3を構成するＰ型のチャンネル領
域は、基板の表面にリング状に形成される。このＰ型の
チャンネル領域の表面に同様にリング状のＮ型のソース
領域が形成される。上記ソース領域とドレイン領域とし
ての基板との間に挟まれたチャンネル領域の表面には、
ゲート絶縁膜を介してゲート電極Ｇが形成される。上記
ソース領域とチャンネル領域とは共通接続されてソース
電極Ｓとされる。これにより、MOSFETQ3がオン状態にさ
れたときの負荷に流れる駆動電流は、基板の縦方向に流
れるものとなる。
このようなパワー出力MOSFETQ3と、前記第１図に示し
た各回路素子は同じ基板上に形成される。それ故、上記
Ｎ型基板にＰ型の分離領域が形成され、このＰ型分離領
域内に前記各回路素子が形成される。例えば、整流ダイ
オードD2は、トランジスタをダイオード形態としたもの
が用いられる。すなわち、上記Ｐ型分離領域内にＮ型の
コレクタ領域が形成され、このコレクタ領域内にＰ型の
ベース領域を、そのベース領域内にＮ型のエミッタ領域
を形成してNPN型のトランジスタを構成する。そして、
上記ベースとしてのＰ型領域とエミッタとしてのＮ型領
域を共通接続してアノード側とし、コレクタとしてのＮ
型領域をカソード側として用いる。Ｐ型の分離領域には
接地電位がバイアス電圧として与えられる。
た各回路素子は同じ基板上に形成される。それ故、上記
Ｎ型基板にＰ型の分離領域が形成され、このＰ型分離領
域内に前記各回路素子が形成される。例えば、整流ダイ
オードD2は、トランジスタをダイオード形態としたもの
が用いられる。すなわち、上記Ｐ型分離領域内にＮ型の
コレクタ領域が形成され、このコレクタ領域内にＰ型の
ベース領域を、そのベース領域内にＮ型のエミッタ領域
を形成してNPN型のトランジスタを構成する。そして、
上記ベースとしてのＰ型領域とエミッタとしてのＮ型領
域を共通接続してアノード側とし、コレクタとしてのＮ
型領域をカソード側として用いる。Ｐ型の分離領域には
接地電位がバイアス電圧として与えられる。
電流制限用抵抗R2は、ベース拡散層が利用される。な
お、抵抗R2が形成されるコレクタ領域として形成される
Ｎ型領域は、上記抵抗R2の一端に接続される。
お、抵抗R2が形成されるコレクタ領域として形成される
Ｎ型領域は、上記抵抗R2の一端に接続される。
このようなベース拡散抵抗素子を利用した場合、抵抗
領域（ベース）をエミッタとし、Ｎ型領域（コレクタ）
をベースとし、Ｐ型分離領域をコレクタとする寄生PNP
トランジスタが構成される。この寄生トランジスタは、
第１図においてそれぞれの電流制限用抵抗R1とR2に対し
て、寄生トランジスタQX1,QX2のように等価的に表され
る。
領域（ベース）をエミッタとし、Ｎ型領域（コレクタ）
をベースとし、Ｐ型分離領域をコレクタとする寄生PNP
トランジスタが構成される。この寄生トランジスタは、
第１図においてそれぞれの電流制限用抵抗R1とR2に対し
て、寄生トランジスタQX1,QX2のように等価的に表され
る。
第４図において、上記ダイオードD2のカソード側はレ
ベル変換回路LVCを介して出力MOSFETQ3のゲート容量CG
と接続される。また、電流制限用抵抗R2の他端は、キャ
パシタC1と上記同様な整流ダイオードD1のカソードとの
接続点に接続される。
ベル変換回路LVCを介して出力MOSFETQ3のゲート容量CG
と接続される。また、電流制限用抵抗R2の他端は、キャ
パシタC1と上記同様な整流ダイオードD1のカソードとの
接続点に接続される。
第１図において、上記のような接続関係とすることに
より、電流制限用抵抗R2に寄生トランジスタQX2が生じ
ても、それは整流ダイオードD2のPN接合に蓄積された電
荷を引き抜くためにしか作用しない。これにより、出力
MOSFETQ3のゲート容量CGに蓄積された最大約2VDD−2VF
（VFは整流ダイオードD1,D2の順方向電圧）の電圧を効
率よく形成することができる。
より、電流制限用抵抗R2に寄生トランジスタQX2が生じ
ても、それは整流ダイオードD2のPN接合に蓄積された電
荷を引き抜くためにしか作用しない。これにより、出力
MOSFETQ3のゲート容量CGに蓄積された最大約2VDD−2VF
（VFは整流ダイオードD1,D2の順方向電圧）の電圧を効
率よく形成することができる。
なお、上記のような電流制限用抵抗R1,R2を設けるこ
とにより、入力端子INから供給される入力信号がロウレ
ベルにされ、ＰチャンネルMOSFETQ1がオン状態のとき、
出力MOSFETQ3のゲートに与えられる駆動電圧は、徐々に
上昇する。これより、例えば負荷RLがランプであったと
き、点灯開始時のフィラメント抵抗値が小さくても大き
な駆動電流が流れることなく、その点灯による発熱に従
って抵抗値が高くなるに従い駆動電圧も高くすることが
できる。このような点灯動作によって、図示しない出力
MOSFETQ3の保護回路が誤って作動することがない。
とにより、入力端子INから供給される入力信号がロウレ
ベルにされ、ＰチャンネルMOSFETQ1がオン状態のとき、
出力MOSFETQ3のゲートに与えられる駆動電圧は、徐々に
上昇する。これより、例えば負荷RLがランプであったと
き、点灯開始時のフィラメント抵抗値が小さくても大き
な駆動電流が流れることなく、その点灯による発熱に従
って抵抗値が高くなるに従い駆動電圧も高くすることが
できる。このような点灯動作によって、図示しない出力
MOSFETQ3の保護回路が誤って作動することがない。
また、負荷がモータやソレノイド等といったインダク
タンス性の負荷であるとき、上記のような出力電圧の立
ち上がりを緩やかにすることにより逆起電圧の発生を小
さく抑えることができる。
タンス性の負荷であるとき、上記のような出力電圧の立
ち上がりを緩やかにすることにより逆起電圧の発生を小
さく抑えることができる。
第２図には、この発明が適用されたパワー出力回路の
他の一実施例の回路図が示されている。
他の一実施例の回路図が示されている。
この実施例では、出力MOSFETQ3は、上記のようなソー
スフォロワ形態にされるのではなく、ソースを接地して
ドレインが出力端子OUTに接続される。図示しないが、
この出力端子OUTと電源電圧VDD等との間に負荷RLが設け
られる。
スフォロワ形態にされるのではなく、ソースを接地して
ドレインが出力端子OUTに接続される。図示しないが、
この出力端子OUTと電源電圧VDD等との間に負荷RLが設け
られる。
この実施例では、レベルシフト回路LVCには、３倍昇
圧回路の出力電圧が動作電圧として供給される。すなわ
ち、発振回路OSCにより形成された周期的なパルスは、
縦列形態のインバータ回路N1とN2に供給され、これらイ
ンバータ回路N1とN2の出力からそれぞれ相補的なパルス
出力が形成される。インバータ回路N1の出力パルスは、
キャパシタC1の一方の電極に供給される。このキャパシ
タC1の他方の電極には整流ダイオードD1のカソード側に
接続される。上記インバータ回路N1の出力信号を受ける
インバータ回路N2の出力パルスは、キャパシタC2の一方
の電極に供給される。このキャパシタC2の他方の電極に
は整流ダイオードD2のカソード側に接続される。また、
上記インバータ回路N2の出力パルスは、電流制限用抵抗
R1を介して整流ダイオードD1のアノード側に接続され
る。この整流ダイオードD1のカソード側は、電流制限用
抵抗R2を介して整流ダイオードD2のアノード側に接続さ
れる。そして、整流ダイオードD2のカソード側には、電
流制限用抵抗R3を介して整流ダイオードD3のアノード側
に接続される。この整流ダイオードD3のカソード側は、
レベルシフト回路LVCを構成するＰチャンネルMOSFETQ1
のソースに接続される。言い換えるならば、出力用の整
流ダイオードD3のカソード側は、レベルシフト回路LVC
を構成するＰチャンネルMOSFETQ1を介して約３倍の昇圧
電圧を保持するキャパシタとして作用する出力MOSFETQ3
のゲート容量CGに接続される。
圧回路の出力電圧が動作電圧として供給される。すなわ
ち、発振回路OSCにより形成された周期的なパルスは、
縦列形態のインバータ回路N1とN2に供給され、これらイ
ンバータ回路N1とN2の出力からそれぞれ相補的なパルス
出力が形成される。インバータ回路N1の出力パルスは、
キャパシタC1の一方の電極に供給される。このキャパシ
タC1の他方の電極には整流ダイオードD1のカソード側に
接続される。上記インバータ回路N1の出力信号を受ける
インバータ回路N2の出力パルスは、キャパシタC2の一方
の電極に供給される。このキャパシタC2の他方の電極に
は整流ダイオードD2のカソード側に接続される。また、
上記インバータ回路N2の出力パルスは、電流制限用抵抗
R1を介して整流ダイオードD1のアノード側に接続され
る。この整流ダイオードD1のカソード側は、電流制限用
抵抗R2を介して整流ダイオードD2のアノード側に接続さ
れる。そして、整流ダイオードD2のカソード側には、電
流制限用抵抗R3を介して整流ダイオードD3のアノード側
に接続される。この整流ダイオードD3のカソード側は、
レベルシフト回路LVCを構成するＰチャンネルMOSFETQ1
のソースに接続される。言い換えるならば、出力用の整
流ダイオードD3のカソード側は、レベルシフト回路LVC
を構成するＰチャンネルMOSFETQ1を介して約３倍の昇圧
電圧を保持するキャパシタとして作用する出力MOSFETQ3
のゲート容量CGに接続される。
このような３倍昇圧回路を設けて、出力MOSFETQ3の駆
動電圧を約３（VDD−VF）のような昇圧電圧とすること
により、比較的小さなサイズのMOSFETを用いて大きな出
力電流を得ることができる。
動電圧を約３（VDD−VF）のような昇圧電圧とすること
により、比較的小さなサイズのMOSFETを用いて大きな出
力電流を得ることができる。
このような昇圧回路を用いた場合でも、上記のような
電流制限用抵抗R1ないしR3を設けるときには、それを整
流ダイオードD1ないしD3のアノード側に接続すること、
言い換えるならば、整流ダイオードD1ないしD3を介して
昇圧電圧を形成するキャパシタC1ないしCGに接続する構
成を採ることによって、前記のような寄生トランジスタ
による昇圧電圧のリークを防止することができる。
電流制限用抵抗R1ないしR3を設けるときには、それを整
流ダイオードD1ないしD3のアノード側に接続すること、
言い換えるならば、整流ダイオードD1ないしD3を介して
昇圧電圧を形成するキャパシタC1ないしCGに接続する構
成を採ることによって、前記のような寄生トランジスタ
による昇圧電圧のリークを防止することができる。
第３図には、この発明が適用されたパワー出力回路の
更に他の一実施例の回路図が示されている。この実施例
のパワー出力回路は、Ｎチャンネル型の出力MOSFETがカ
スケート接続されてなるプッシュプル出力回路が用いら
れる。
更に他の一実施例の回路図が示されている。この実施例
のパワー出力回路は、Ｎチャンネル型の出力MOSFETがカ
スケート接続されてなるプッシュプル出力回路が用いら
れる。
これらの出力MOSFETQ5とQ6を相補的に動作させるとと
もに、接地電位側の出力MOSFETQ6に対しては駆動電流を
大きくするため、電源電圧側の出力MOSFETQ5に対しては
しきい値電圧によるレベル損失を補償するためにそれぞ
れ昇圧回路により形成された昇圧電圧2VVD（実際には前
記のように2VDD−2VF）により動作するレベルシフト回
路が設けられる。電源電圧側の出力MOSFETQ5の駆動電圧
を形成するレベルシフト回路（Q1とQ2）は、入力端子IN
から供給される入力信号を受けるCMOSインバータ回路N1
の出力信号が供給される。接地電位側の出力MOSFETQ6の
駆動電圧を形成するレベルシフト回路（Q3とQ4）は、上
記CMOSインバータ回路N1の出力信号を受ける。これによ
り、上記両レベルシフト回路（Q1,Q2）及び（Q3,Q4）の
出力信号が相補的となり、出力MOSFETQ5とQ6を相補的に
スイッチングさせることができる。
もに、接地電位側の出力MOSFETQ6に対しては駆動電流を
大きくするため、電源電圧側の出力MOSFETQ5に対しては
しきい値電圧によるレベル損失を補償するためにそれぞ
れ昇圧回路により形成された昇圧電圧2VVD（実際には前
記のように2VDD−2VF）により動作するレベルシフト回
路が設けられる。電源電圧側の出力MOSFETQ5の駆動電圧
を形成するレベルシフト回路（Q1とQ2）は、入力端子IN
から供給される入力信号を受けるCMOSインバータ回路N1
の出力信号が供給される。接地電位側の出力MOSFETQ6の
駆動電圧を形成するレベルシフト回路（Q3とQ4）は、上
記CMOSインバータ回路N1の出力信号を受ける。これによ
り、上記両レベルシフト回路（Q1,Q2）及び（Q3,Q4）の
出力信号が相補的となり、出力MOSFETQ5とQ6を相補的に
スイッチングさせることができる。
この実施例では、上記レベルシフト回路の昇圧電圧2V
DDを形成する昇圧回路において電流制限抵抗を設ける場
合には、上記第１図の実施例のように整流ダイオードの
アノード側に設ける。
DDを形成する昇圧回路において電流制限抵抗を設ける場
合には、上記第１図の実施例のように整流ダイオードの
アノード側に設ける。
また、この実施例では出力端子と電源電圧VDDとの間
には、ブートストラップ容量CBと整流ダイオードD2及び
電流制限用抵抗R2が設けられる。ブートストラップ容量
CBの他端により形成されるブートストラップ電圧は、電
流制限用抵抗R1と整流ダイオードD1を介して電源電圧側
の出力MOSFETQ5の駆動電圧を形成するレベルシフト回路
の電源端子側に帰還される。
には、ブートストラップ容量CBと整流ダイオードD2及び
電流制限用抵抗R2が設けられる。ブートストラップ容量
CBの他端により形成されるブートストラップ電圧は、電
流制限用抵抗R1と整流ダイオードD1を介して電源電圧側
の出力MOSFETQ5の駆動電圧を形成するレベルシフト回路
の電源端子側に帰還される。
この場合でも、電流制限用抵抗R1に発生する寄生トラ
ンジスタQX1により、出力MOSFETQ5のゲート容量が蓄積
された昇圧電圧がリークしてしまうことがないよう電流
制限用抵抗R1を整流ダイオードD1のアノード側に設ける
ものである。また、電源電圧VDDからブートストラップ
容量CBをチャージアップ電流を流す電流制限抵抗R2にも
同様に寄生トランジスタQX2が発生するが、それを整流
ダイオードD2のアノード側に設けることにより、出力MO
SFETQ5がオン状態となってブートストラップ電圧が発生
したとき整流ダイオードD2がオフ状態となるためそれを
リークさせてしまうことがない。
ンジスタQX1により、出力MOSFETQ5のゲート容量が蓄積
された昇圧電圧がリークしてしまうことがないよう電流
制限用抵抗R1を整流ダイオードD1のアノード側に設ける
ものである。また、電源電圧VDDからブートストラップ
容量CBをチャージアップ電流を流す電流制限抵抗R2にも
同様に寄生トランジスタQX2が発生するが、それを整流
ダイオードD2のアノード側に設けることにより、出力MO
SFETQ5がオン状態となってブートストラップ電圧が発生
したとき整流ダイオードD2がオフ状態となるためそれを
リークさせてしまうことがない。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）昇圧電圧を保持する容量手段へのチャージアップ
電流を制限する拡散抵抗を整流ダイオードのアノード側
に接続する。この構成においては、昇圧電圧を保持する
容量手段が整流ダイオードのカソード側にあるため、拡
散抵抗に寄生トランジスタが生じても整流ダイオードの
PN接合の僅かな電荷しか引き抜きをしないから昇圧効率
を高くすることができるという効果が得られる。
ある。すなわち、 （１）昇圧電圧を保持する容量手段へのチャージアップ
電流を制限する拡散抵抗を整流ダイオードのアノード側
に接続する。この構成においては、昇圧電圧を保持する
容量手段が整流ダイオードのカソード側にあるため、拡
散抵抗に寄生トランジスタが生じても整流ダイオードの
PN接合の僅かな電荷しか引き抜きをしないから昇圧効率
を高くすることができるという効果が得られる。
（２）上記（１）より、昇圧回路としてパワー出力MOSF
ETのゲート駆動電圧を形成するものとして使用した場
合、出力電圧の立ち上がりを緩やかにするとともに最終
的には大きな駆動電流を得ることができるという効果が
得られる。
ETのゲート駆動電圧を形成するものとして使用した場
合、出力電圧の立ち上がりを緩やかにするとともに最終
的には大きな駆動電流を得ることができるという効果が
得られる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本願発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更が可能であることはいうまでもない。例えば、パワー
MOSFETは、１つの半導体基板上に複数個設ける構成とし
てもよい。この場合、基板をドレインとするパワーMOSF
ETにおいては、必然的にドレインを共通化したハイサイ
ド駆動回路（ソースフォロワ回路）として用いられるも
のである。また、レベルシフト回路は、上記のようなCM
OS回路を用いるもの他、負荷MOSFETと駆動MOSFETから構
成されるものであってもよい。同様に昇圧回路に用いら
れるインバータ回路やCMOSインバータ回路の他、負荷MO
SFETと駆動MOSFETから構成されるものであってもよい。
上記パワーMOSFETは、前記のようなランプ駆動回路やモ
ータやソレノイドといったような誘導性負荷駆動回路の
他、大きな駆動電流が必要なパワー出力回路として広く
用いることができる。
て具体的に説明したが、本願発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更が可能であることはいうまでもない。例えば、パワー
MOSFETは、１つの半導体基板上に複数個設ける構成とし
てもよい。この場合、基板をドレインとするパワーMOSF
ETにおいては、必然的にドレインを共通化したハイサイ
ド駆動回路（ソースフォロワ回路）として用いられるも
のである。また、レベルシフト回路は、上記のようなCM
OS回路を用いるもの他、負荷MOSFETと駆動MOSFETから構
成されるものであってもよい。同様に昇圧回路に用いら
れるインバータ回路やCMOSインバータ回路の他、負荷MO
SFETと駆動MOSFETから構成されるものであってもよい。
上記パワーMOSFETは、前記のようなランプ駆動回路やモ
ータやソレノイドといったような誘導性負荷駆動回路の
他、大きな駆動電流が必要なパワー出力回路として広く
用いることができる。
この発明は、上記のようなパワー出力回路の他、ベー
ス拡散抵抗を用いた電流制限抵抗が設けられる昇圧回路
を内蔵する各種半導体集積回路装置に広く利用できるも
のである。
ス拡散抵抗を用いた電流制限抵抗が設けられる昇圧回路
を内蔵する各種半導体集積回路装置に広く利用できるも
のである。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、昇圧電圧を保持する容量手段へのチャー
ジアップ電流を制限する拡散抵抗を整流ダイオードのア
ノード側に接続する。このような構成においては、昇圧
電圧を保持する容量手段が整流ダイオードのカソード側
にあるため拡散抵抗に寄生トランジスタが生じても整流
ダイオードのPN接合の僅かな電荷しか引き抜きをしない
から昇圧効率を高くすることができる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、昇圧電圧を保持する容量手段へのチャー
ジアップ電流を制限する拡散抵抗を整流ダイオードのア
ノード側に接続する。このような構成においては、昇圧
電圧を保持する容量手段が整流ダイオードのカソード側
にあるため拡散抵抗に寄生トランジスタが生じても整流
ダイオードのPN接合の僅かな電荷しか引き抜きをしない
から昇圧効率を高くすることができる。
第１図は、この発明が適用されたパワー出力回路の一実
施例を示す回路図、 第２図は、この発明が適用されたパワー出力回路の他の
一実施例を示す回路図、 第３図は、この発明が適用されたパワー出力回路の更に
他の一実施例を示す回路図、 第４図は、上記パワー出力回路におけるパワーMOSFETと
整流ダイオード及び電流制限用抵抗の一実施例を示す概
略素子構造断面図である。 OSC……発振回路、N1,N2……インバータ回路、LVC……
レベルシフト回路、RL……負荷、R1〜R3……電流制限用
抵抗、D1〜D3……整流ダイオード、C1〜C2……キャパシ
タ、CG……ゲート容量、CB……ブートストラップ容量、
Q1〜Q6……MOSFET、QX1〜QX3……寄生トランジスタ、Ｎ
−SUB……基板、Ｇ……ゲート、Ｓ……ソース、IN……
入力端子、OUT……出力端子、VDD……電源端子
施例を示す回路図、 第２図は、この発明が適用されたパワー出力回路の他の
一実施例を示す回路図、 第３図は、この発明が適用されたパワー出力回路の更に
他の一実施例を示す回路図、 第４図は、上記パワー出力回路におけるパワーMOSFETと
整流ダイオード及び電流制限用抵抗の一実施例を示す概
略素子構造断面図である。 OSC……発振回路、N1,N2……インバータ回路、LVC……
レベルシフト回路、RL……負荷、R1〜R3……電流制限用
抵抗、D1〜D3……整流ダイオード、C1〜C2……キャパシ
タ、CG……ゲート容量、CB……ブートストラップ容量、
Q1〜Q6……MOSFET、QX1〜QX3……寄生トランジスタ、Ｎ
−SUB……基板、Ｇ……ゲート、Ｓ……ソース、IN……
入力端子、OUT……出力端子、VDD……電源端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 望月 博隆 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 布川 康弘 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04
Claims (4)
- 【請求項１】容量手段の一端に周期的なパルス信号が供
給され、該容量手段の他端に整流ダイオードと電流制限
用抵抗とが直列接続されることにより、該容量手段の該
他端に昇圧電圧を保持する昇圧回路と、 上記昇圧回路の上記昇圧電圧により形成される駆動電圧
によりゲートが駆動されるパワー出力MOSFETとを半導体
基板中に含んでなる半導体集積回路装置であって、 上記昇圧回路の上記電流制限用抵抗は上記半導体基板中
のＰ型拡散抵抗により形成され、 上記電流制限用抵抗を上記整流ダイオードのアノード側
に接続せしめ、上記容量手段の上記他端を上記整流ダイ
オードのカソード側に接続せしめることにより、上記電
流制限用抵抗を形成する上記Ｐ型拡散抵抗に付随する寄
生トランジスタの作動による上記容量手段の蓄積電荷の
リークを実質的に防止したことを特徴とする半導体集積
回路装置。 - 【請求項２】上記パワー出力MOSFETは、上記半導体基板
をドレインとする縦型構造であることを特徴とする請求
項１に記載の半導体集積回路装置。 - 【請求項３】電源電圧を更に備え、 該電源電圧と上記容量手段の上記他端との間に上記整流
ダイオードと上記電流制限用抵抗とが直列接続されるこ
とを特徴とする請求項１又は請求項２のいずれかに記載
の半導体集積回路装置。 - 【請求項４】上記周期的なパルス信号と逆相の信号が供
給される回路ノードを更に備え、 該回路ノードと上記容量手段の上記他端との間に上記整
流ダイオードと上記電流制限用抵抗とが直列に接続され
たことを特徴とする請求項１又は請求項２のいずれかに
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152334A JP2994691B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152334A JP2994691B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0446555A JPH0446555A (ja) | 1992-02-17 |
| JP2994691B2 true JP2994691B2 (ja) | 1999-12-27 |
Family
ID=15538269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2152334A Expired - Fee Related JP2994691B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994691B2 (ja) |
-
1990
- 1990-06-11 JP JP2152334A patent/JP2994691B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446555A (ja) | 1992-02-17 |
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