JPH0758615A

JPH0758615A - 半導体集積回路

Info

Publication number: JPH0758615A
Application number: JP5201548A
Authority: JP
Inventors: Yoshiyuki Sano; 嘉之佐野
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1993-08-13
Filing date: 1993-08-13
Publication date: 1995-03-03

Abstract

(57)【要約】【目的】高耐圧パワー集積回路に内蔵される出力駆動回
路の高耐圧素子の使用数を最小限に削減し、チップサイ
ズの増大、チップコストの上昇を防止し、回路構成上の
制限を極力緩和する。【構成】集積回路外部の高電源１３から電源が印加され
る電源端子１２と、集積回路外部の負荷１０が接続され
る出力端子１４と、電源端子と出力端子との間に接続さ
れた出力スイッチ素子１７と、駆動制御信号入力に応じ
て出力スイッチ素子に駆動信号を供給する駆動回路１８
とを具備し、駆動回路の基準電位となるコモン電位が出
力端子と同一電位に設定されていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラットパネル（プラ
ズマディスプレイなど）駆動用集積回路、陰極線管水平
偏向駆動用集積回路、モータ駆動用集積回路などのよう
な高耐圧高電力出力を必要とする半導体集積回路に係
り、特に出力駆動回路の回路方式および分離構造に関す
る。

【０００２】

【従来の技術】図９は、従来の高耐圧パワー集積回路に
内蔵された出力駆動回路およびこれにより駆動される外
部負荷の一例を示している。この出力駆動回路は、集積
回路外部の高電源９０から電源電圧が印加される電源端
子９１と出力端子９２との間に接続された出力スイッチ
素子（例えばＭＯＳトランジスタ）９３およびこれを駆
動するための駆動回路９４を有する。

【０００３】上記出力スイッチ素子９３は、例えばモー
タ駆動用ハーフブリッジ回路の一部をなし、出力端子９
２を通して外部負荷９５（本例ではモータコイル）に駆
動電流を供給する。

【０００４】前記駆動回路９４は、前記出力用トランジ
スタ９３のゲートと接地ノードとの間に駆動制御用のＭ
ＯＳトランジスタ９６が接続されてなり、上記出力用ト
ランジスタ９３のゲートに昇圧回路９７の出力電圧が供
給されている。

【０００５】図１０は、従来の出力駆動回路の他の例を
示している。この出力駆動回路において、駆動回路１０
０は、電源端子９１と接地ノードとの間に抵抗１０１お
よび駆動用のＭＯＳトランジスタ１０２が直列に接続さ
れ、この直列接続ノードの電位が出力用トランジスタ９
３のゲートに供給され、このＭＯＳトランジスタ９３の
ゲート・ソース（出力端子９２）間にゲート電荷放電用
の抵抗１０３が接続されている。

【０００６】図１１は、図１０の出力駆動回路の変形例
を示している。この出力駆動回路において、駆動回路１
１０は、電源端子９１と出力端子９２との間に駆動用の
ＰＭＯＳトランジスタ１１１および抵抗１０３が直列に
接続され、前記電源端子９１と接地ノードとの間に抵抗
１０１および駆動制御用のＭＯＳトランジスタ１０２が
直列に接続され、この直列接続ノードが上記ＰＭＯＳト
ランジスタ１１１のゲートに接続されている。

【０００７】上記した従来の出力駆動回路を構成する
際、高耐圧素子を使用するが、高耐圧素子および低耐圧
素子を使用する場合には、低耐圧素子には高電圧が印加
されないように回路を工夫する必要がある。

【０００８】また、通常は、出力駆動回路を他の回路か
ら電気的に分離するために、ＰＮ接合を設けて逆バイア
スを印加する構造を採用している。図１２は、従来の出
力駆動回路を内蔵した高耐圧パワー集積回路における分
離構造の一例を概略的に示している。

【０００９】ここで、１２０はＰ型半導体基板、１２１
はＮ+ 埋込み層、１２２は島状に形成されたＮ型拡散層
領域、１２３はＮウェル、１２４はＰウェル、１２５は
Ｐ型拡散層領域、１２６はＮ+ 拡散層領域、１２７はゲ
ート電極である。

【００１０】上記Ｎ型拡散層領域１２２にはＮＰＮトラ
ンジスタが形成され、上記Ｐウェル１２４にはＮチャネ
ルＭＯＳトランジスタが形成されている。なお、１２８
は寄生トランジスタである。

【００１１】しかし、従来の出力駆動回路は、高耐圧素
子の使用数が多く、次に述べるような問題がある。（ａ）高耐圧素子は低耐圧素子と比較してパターン面積
がかなり大きいので、同一半導体チップ上に多数の高耐
圧素子を形成する場合には、チップサイズの増大をまね
き、チップコストの上昇をまねく。

【００１２】（ｂ）一般に、高耐圧素子を他の素子と同
一の半導体チップ上に形成する際、使用可能な高耐圧素
子の種類が低耐圧素子の種類と比較して少ないので、回
路構成上の制限が多い。

【００１３】（ｃ）出力駆動回路をＰＮ接合により他の
回路から分離するためには、出力駆動回路と半導体基板
との耐圧を確保するための対策が必要であり、ＰＮ接合
分離構造に特有の寄生素子による影響は避けられない。

【００１４】

【発明が解決しようとする課題】上記したように従来の
高耐圧パワー集積回路に内蔵された出力駆動回路は、高
耐圧素子の使用数が多く、チップサイズの増大、チップ
コストの上昇をまねき、回路構成上の制限が多いという
問題があった。

【００１５】本発明は上記の問題点を解決すべくなされ
たもので、内蔵する出力駆動回路における高耐圧素子の
使用数を最小限に削減でき、チップサイズの増大、チッ
プコストの上昇を防止し、回路構成上の制限を極力緩和
し得る半導体集積回路を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の半導体集積回路
は、集積回路外部の高電源から電源が印加される電源端
子と、集積回路外部の負荷が接続される出力端子と、前
記電源端子と前記出力端子との間に接続された出力スイ
ッチ素子と、駆動制御信号入力に応じて前記出力スイッ
チ素子に駆動信号を供給する駆動回路とを具備し、上記
駆動回路の基準電位となるコモン電位が前記出力端子と
同一電位に設定されていることを特徴とする。

【００１７】

【作用】駆動回路の基準電位となるコモン電位が出力端
子と同一電位に設定されているので、出力スイッチ素子
は高耐圧素子を用いる必要があるが、駆動回路は低耐圧
素子を用いて構成することが可能になる。

【００１８】従って、内蔵する出力駆動回路における高
耐圧素子の使用数を最小限に削減でき、チップサイズの
増大、チップコストの上昇を防止し、回路構成上の制限
を極力緩和することが可能になる。

【００１９】また、出力スイッチ素子の形成領域、駆動
回路の形成領域、駆動回路に制御信号を供給する制御回
路の形成領域をそれぞれ誘電体で囲む構造の分離領域を
設けることにより、各領域相互の影響や寄生素子による
影響を軽減することが可能になる。

【００２０】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る高耐圧
パワー集積回路の一部のブロック構成および集積回路外
部との接続関係を示している。

【００２１】図１において、１１は高耐圧パワー集積回
路に内蔵された出力駆動回路、１２は集積回路外部の高
電源１３から出力スイッチ素子用の電源が印加される第
１の電源端子、１４は集積回路外部の負荷１０が接続さ
れる出力端子、１５は集積回路外部から制御回路用電源
１６が印加される第２の電源端子である。

【００２２】上記出力駆動回路１１は、前記第１の電源
端子１２と前記出力端子１４との間に接続された出力ス
イッチ素子１７と、駆動制御信号入力に応じて前記出力
スイッチ素子１７に駆動信号を供給するための駆動回路
１８を有する。

【００２３】上記駆動回路１８は、前記第２の電源端子
１５に印加される電源電圧がブートストラップ回路１９
により昇圧された電源が動作電源として供給され、基準
電位となるコモン電位が前記出力端子１４と同一電位に
設定されており、前記ブートストラップ回路１９により
昇圧された電源の電圧幅の間で振幅する駆動制御信号を
出力する。この場合、上記昇圧された電源として、上記
駆動制御信号出力が前記出力スイッチ素子１７を十分に
駆動し得る能力を持たせる必要がある。

【００２４】前記出力スイッチ素子１７は、バイポーラ
トランジスタ、ＭＯＳトランジスタ、絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴ）、サイリスタなどが使
用され、例えばモータ駆動用ハーフブリッジ回路の一部
をなし、出力端子１４を通して外部負荷１０に駆動電流
を供給する。

【００２５】図２は、図１の出力駆動回路の変形例を示
している。この出力駆動回路２１は、図１に示した出力
駆動回路１１と比べて、前記駆動回路１８の動作電源と
して、前記出力スイッチ素子用の高電源１３とは異なる
外部電源２０が供給されており、この電源２０は負極側
が前記出力端子１４に接続され、フローティング状態に
なっている（つまり、駆動回路１８の基準電位となるコ
モン電位が前記出力端子１４と同一電位に設定されてい
る）点が異なり、その他は同じであるので図１中と同一
符号を付している。

【００２６】図３は、図１の出力駆動回路の他の変形例
を示している。この出力駆動回路３１は、図１に示した
出力駆動回路１１と比べて、第２の出力スイッチ素子３
２およびこれを駆動するための第２の駆動回路３３が付
加されている点が異なり、その他は同じであるので図１
中と同一符号を付している。なお、３４は接地端子であ
る。

【００２７】上記第２の出力スイッチ素子３２は前記出
力端子１４と接地ノードの間に接続されている。換言す
れば、第１の電源端子１２と接地ノードの間に第１の出
力スイッチ素子（電流吐き出し用のハイサイドスイッ
チ）１７および第２の出力スイッチ素子（電流吸い込み
用のローサイドスイッチ）３２がトーテムポール接続さ
れ、上記２つの出力スイッチ素子１７、３２の接続点が
前記出力端子１４に接続されている。

【００２８】前記第２の駆動回路３３は、前記制御回路
用電源１６から動作電源が供給され、第２の駆動制御信
号入力に応じて第２の出力スイッチ素子３２を駆動す
る。これに対して、前記駆動回路１８（第１の駆動回
路）は第１の駆動制御信号入力に応じて前記第１の出力
スイッチ素子１７を駆動する。この場合、上記２つの駆
動回路１８および３３は、前記２つの出力スイッチ素子
１７および３２が同時にオン状態になることがないよう
に駆動する。

【００２９】図４は、図１の出力駆動回路のさらに他の
変形例を示している。この出力駆動回路４１は、図３に
示した出力駆動回路３１と比べて、前記第１の駆動回路
１８の動作電源として図２に示したようなフローティン
グ電源２０が使用されている点が異なり、その他は同じ
であるので図３中と同一符号を付している。

【００３０】次に、本発明の第１実施例に係る高耐圧パ
ワー集積回路における素子・回路ブロック間分離構造に
ついて説明する。この場合、本発明は、特にハイサイド
スイッチ１７用の駆動回路１８を改善したものであるの
で、説明の簡単化のために、図２に示した出力駆動回路
を参照しながら説明する。

【００３１】図５は、図２に示した出力駆動回路を内蔵
した高耐圧パワー集積回路における素子・回路ブロック
間分離構造の一例を概略的に示す断面図である。図５に
おいて、５０は半導体基板であり、例えば２枚の半導体
ウェハが誘電体（例えばＳｉＯ₂ ）５１を介して接着さ
れてなる接着ウェハの一部を示している。

【００３２】上記接着ウェハの片面側の半導体基板に
は、前記出力駆動回路２１およびその他の制御回路が形
成されている。図５中、１７ａは前記出力スイッチ素子
１７の形成領域、１８ａは前記駆動回路１８の形成領
域、５２ａはその他の制御回路の形成領域、５３は上記
各形成領域を互いに仕切る（分離する）ように誘電体
（例えばＳｉＯ₂ ）が埋め込まれて形成された分離領域
を示している。

【００３３】なお、１３は高電源、１４は出力端子、１
６は制御回路用電源、２０はフローティング電源であ
る。１８ｂは駆動回路形成領域１８ａの駆動制御信号入
力線、１８ｃは駆動回路形成領域１８ａの駆動信号出力
線、５４は駆動回路１８の基準電位ラインと出力スイッ
チ素子１７の一端と出力端子１４とを接続する配線を示
している。

【００３４】また、上記駆動回路形成領域１８ａおよび
制御回路形成領域５２ａは、バイポーラ、ＣＭＯＳ、バ
イＣＭＯＳ構造などを任意に用いて構成し得る。また、
図５に図示しない他の回路の形成領域相互間は、前記し
たような誘電体分離構造あるいは従来と同様のＰＮ接合
分離構造を使用している。

【００３５】図６は、図５に示した分離構造の他の例を
概略的に示す断面図である。図６に示す構造は、図５に
示した構造と比べて、分離領域の形成プロセスおよびそ
の構造が異なり、その他は同じであるので図５中と同一
符号を付している。即ち、前記半導体基板５０の分離領
域形成予定領域に断面Ｖ字状の溝を形成し、この溝の表
面に誘電体（例えばＳｉＯ₂ ）６１を形成した後、上記
溝の内部に例えば多結晶シリコン６２を埋め込み形成し
たものである。

【００３６】なお、上記したような分離構造を有する半
導体集積回路を形成するためには、接着ウェハ型基板上
に限らず、絶縁基板上に形成された半導体基板（ＳＯ
Ｉ）上に形成してもよい。

【００３７】次に、図２に示した出力駆動回路２１の一
具体例について、図７を参照しながら説明する。この出
力駆動回路２１において、１２は電源端子、１３は上記
電源端子１２に接続されている集積回路外部の高電源
（例えば１００Ｖ）、１４は出力端子、１０は集積回路
外部で前記出力端子１４と接地ノードとの間に接続され
ている負荷回路、１７は出力スイッチ素子用のＮチャネ
ルＭＯＳ（ＮＭＯＳ）トランジスタ、１８は駆動回路、
２０は駆動回路用のフローティング電源、７０は前記駆
動回路１８に駆動制御信号を供給する制御回路である。
上記出力スイッチ素子１７、駆動回路１８および制御回
路７０はそれぞれ誘電体により分離されている。

【００３８】前記駆動回路１８は、抵抗７２および７
３、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ７４お
よびＣＭＯＳインバータ回路７５を有し、ＣＭＯＳイン
バータ回路７５の出力を前記ＮＭＯＳトランジスタ１７
のゲートに供給する。

【００３９】また、前記制御回路７０は、前記駆動回路
１８の入力ノードと接地ノードとの間に接続されたＮＭ
ＯＳトランジスタ７０ａからなり、そのゲートに接地ノ
ードを基準電位とする制御信号が入力する。

【００４０】なお、上記ＮＭＯＳトランジスタ７０ａ、
前記抵抗７２および７３、ＰＭＯＳトランジスタ７４
は、制御信号入力をレベルシフトして前記ＣＭＯＳイン
バータ回路７５に駆動制御信号を供給するためのレベル
シフト回路を形成している。

【００４１】次に、図７の出力駆動回路２１の動作につ
いて簡単に説明する。いま、制御信号入力が“Ｈ”レベ
ルの時、ＮＭＯＳトランジスタ７０ａがオン状態にな
り、定電流領域で動作する。これにより、抵抗７２に電
流が流れ、電圧降下が生じ、ＰＭＯＳトランジスタ７４
がオン状態になり、ＣＭＯＳインバータ回路７５の入力
ノードの電位は出力端子１４の電位から電源２０の電圧
分だけ高くなる。これにより、前記ＰＭＯＳトランジス
タ７４がオフ状態になり、ＣＭＯＳインバータ回路７５
のＮＭＯＳトランジスタ７５ｂがオン状態になり、出力
スイッチ素子用のＮＭＯＳトランジスタ１７はオフ状態
になる。

【００４２】上記とは逆に、制御信号入力が“Ｌ”レベ
ルの時、ＮＭＯＳトランジスタ７０ａがオフ状態にな
り、ＰＭＯＳトランジスタ７４がオフ状態になり、ＣＭ
ＯＳインバータ回路７５の入力ノードの電位は出力端子
１４の電位と同じになり、ＣＭＯＳインバータ回路７５
のＰＭＯＳトランジスタ７５ａがオン状態になり、出力
スイッチ素子用のＮＭＯＳトランジスタ１７はオン状態
になる。

【００４３】上記した図７の出力駆動回路２１において
は、駆動回路１８の基準電位となるコモン電位が出力端
子１４と同一電位に設定されており、出力端子１４の電
位は接地電位あるいは高電源電位になるので、駆動回路
１８として例えば１０Ｖ以下の低耐圧素子を用いて構成
することが可能になる。

【００４４】換言すれば、出力スイッチ素子用のＮＭＯ
Ｓトランジスタ１７および制御信号入力用のＮＭＯＳト
ランジスタ７０ａのみ高耐圧素子を用いる必要がある。
即ち、第１実施例に係る高耐圧パワー集積回路によれ
ば、図１乃至図４、図７に示したように、出力駆動回路
１１、２１、３１、４１における高耐圧素子の使用数を
最小限に削減でき、チップサイズの増大、チップコスト
の上昇を防止し、回路構成上の制限を極力緩和すること
が可能になる。

【００４５】また、図５あるいは図６に示したように、
出力スイッチ素子形成領域１７ａ、駆動回路形成領域１
８ａ、制御回路形成領域５２ａをそれぞれ誘電体で囲む
構造の分離領域を設けているので、各領域相互の影響や
寄生素子による影響を軽減することが可能になる。

【００４６】この場合、上記駆動回路形成領域１７ａ、
制御回路形成領域５２ａの全体を誘電体で囲む構造の分
離領域を設けているので、駆動回路１７や制御回路の内
部の個々の素子を誘電体で囲む構造よりも、分離領域が
小さくて済み、チップサイズ、チップコストの点で有利
になる。

【００４７】図８は、図３に示した出力駆動回路３１の
一具体例を示している。この出力駆動回路３１におい
て、１２は電源端子、１３は集積回路外部の高電源、１
４は出力端子、１７は第１の出力スイッチ素子用のＮＰ
Ｎ型のＩＧＢＴ、３２は第２の出力スイッチ素子用のＮ
ＰＮ型のＩＧＢＴ、１８は第１の駆動回路、３３は第２
の駆動回路、１６は第２の駆動回路用の電源、８１およ
び８２は上記電源１６の電圧をブートストラップして前
記第１の駆動回路１８の動作電源として供給するための
ダイオードおよび容量である。上記第１の駆動回路１
８、第２の駆動回路３３は、前記第１のＩＧＢＴ１７、
第２のＩＧＢＴ３２が同時にオン状態になることがない
ように駆動する。

【００４８】上記２つのＩＧＢＴ１７および３２、２つ
の駆動回路１８および３３、ダイオード８１はそれぞれ
誘電体により分離されている。前記第２の駆動回路３３
は、前記第２のＩＧＢＴ３２のゲートに駆動制御信号を
供給すると共に２個のＮＭＯＳトランジスタ８３ａおよ
び８３ｂのゲートに対応して接地ノードを基準電位とす
る第１の制御信号および第２の制御信号を供給する。上
記２個のＮＭＯＳトランジスタ８３ａおよび８３ｂは、
前記第１の駆動回路１８の２つの入力ノードと接地ノー
ドとの間にそれぞれ対応して接続されている。

【００４９】前記第１の駆動回路１８は、第１の組をな
す抵抗Ｒ１ａ、Ｒ２ａ、ＰＭＯＳトランジスタＰ１ａ
と、第２の組をなす抵抗Ｒ２ｂ、Ｒ２ｂ、ＰＭＯＳトラ
ンジスタＰ１ｂと、第１のナンド回路ＮＡ１と、第２の
ナンド回路ＮＡ２と、ＣＭＯＳインバータ回路ＩＶを有
し、上記ＣＭＯＳインバータ回路ＩＶの出力を前記第１
のＩＧＢＴ１７のゲートに供給する。

【００５０】上記第１の組をなす抵抗Ｒ１ａ、Ｒ２ａ、
ＰＭＯＳトランジスタＰ１ａと前記ＮＭＯＳトランジス
タ８３ａは、前記第２の駆動回路３３からの第１の制御
信号入力をレベルシフトするための第１のレベルシフト
回路を形成している。

【００５１】同様に、前記第２の組をなす抵抗Ｒ１ｂ、
Ｒ２ｂ、ＰＭＯＳトランジスタＰ１ｂと前記ＮＭＯＳト
ランジスタ８３ｂは、前記第２の駆動回路３３からの第
２の制御信号入力をレベルシフトするための第２のレベ
ルシフト回路を形成している。

【００５２】前記第１のナンド回路ＮＡ１は、２個のＰ
ＭＯＳトランジスタＰ２ａ、Ｐ３ａと２個のＮＭＯＳト
ランジスタＮ２ａ、Ｎ３ａとからなり、前記第２のナン
ド回路ＮＡ２は、２個のＰＭＯＳトランジスタＰ２ｂ、
Ｐ３ｂと２個のＮＭＯＳトランジスタＮ２ｂ、Ｎ３ｂと
からなり、上記２つのナンド回路ＮＡ１およびＮＡ２
は、Ｒ−Ｓ型フリップフロップ回路を形成するように接
続されている。

【００５３】そして、上記フリップフロップ回路の２つ
の入力として前記第１のレベルシフト回路の出力および
第２のレベルシフト回路の出力が入力し、上記フリップ
フロップ回路の出力（第２のナンド回路ＮＡ２の出力）
は前記ＣＭＯＳインバータ回路ＩＶに駆動制御信号とし
て供給される。

【００５４】次に、図８の出力駆動回路の動作について
簡単に説明する。いま、第１の制御信号入力が“Ｌ”レ
ベル、第２の制御信号入力が“Ｈ”レベルの時、ＰＭＯ
ＳトランジスタＰ１ａがオフ状態、ＰＭＯＳトランジス
タＰ１ｂがオン状態になり、第１のレベルシフト回路の
出力ノードが“Ｈ”レベル、第２のレベルシフト回路の
出力ノードが“Ｌ”レベルになる。これにより、Ｒ−Ｓ
型フリップフロップ回路はリセットされ、その出力ノー
ドは“Ｌ”レベルになり、ＣＭＯＳインバータ回路ＩＶ
のＰＭＯＳトランジスタＰ４がオン状態になり、第１の
ＩＧＢＴ１７はオン状態になる。

【００５５】上記とは逆に、第１の制御信号入力が
“Ｈ”レベル、第２の制御信号入力が“Ｌ”レベルの
時、ＰＭＯＳトランジスタＰ１ａがオン状態、ＰＭＯＳ
トランジスタＰ１ｂがオフ状態になり、第１のレベルシ
フト回路の出力ノードが“Ｌ”レベル、第２のレベルシ
フト回路の出力ノードが“Ｈ”レベルになる。これによ
り、Ｒ−Ｓ型フリップフロップ回路はセットされ、その
出力ノードは“Ｈ”レベルになり、ＣＭＯＳインバータ
回路ＩＶのＮＭＯＳトランジスタＮ４がオン状態にな
り、第１のＩＧＢＴ１７はオフ状態になる。

【００５６】これに対して、第１の制御信号入力および
第２の制御信号入力が共に“Ｈ”レベルの時、第１のレ
ベルシフト回路の出力ノードおよび第２のレベルシフト
回路の出力ノードが共に“Ｌ”レベルになり、Ｒ−Ｓ型
フリップフロップ回路の出力は変化せず、ＣＭＯＳイン
バータ回路ＩＶの出力も変化しない。

【００５７】上記した図８の出力駆動回路３１において
は、出力スイッチ素子用の２つのＩＧＢＴ１７、３２、
制御信号入力用の２つのＮＭＯＳトランジスタ８３ａ、
８３ｂおよびブートストラップ用のダイオード８１に高
耐圧素子を用いる必要があるが、その他の素子は低耐圧
素子を用いて構成することが可能になる。

【００５８】

【発明の効果】上述したように本発明の半導体集積回路
によれば、内蔵する出力駆動回路における高耐圧素子の
使用数を最小限に削減でき、チップサイズの増大、チッ
プコストの上昇を防止し、回路構成上の制限を極力緩和
することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る高耐圧パワー集積回
路の一部のブロック構成および集積回路外部との接続関
係を示す回路図。

【図２】図１中の出力駆動回路の変形例を示すブロック
図。

【図３】図１中の出力駆動回路の他の変形例をブロック
図。

【図４】図１中の出力駆動回路のさらに他の変形例を示
すブロック図。

【図５】図２に示した出力駆動回路を内蔵した高耐圧パ
ワー集積回路における素子・回路ブロック間分離構造の
一例を概略的に示す断面図。

【図６】図５に示した分離構造の他の例を概略的に示す
断面図。

【図７】図２に示した出力駆動回路の一具体例を示す回
路図。

【図８】図３に示した出力駆動回路の一具体例を示す回
路図。

【図９】従来の高耐圧パワー集積回路に内蔵された出力
駆動回路の一例を示す回路図。

【図１０】従来の出力駆動回路の他の例を示を示す回路
図。

【図１１】図１０の出力駆動回路の変形例を示す回路
図。

【図１２】従来の出力駆動回路を内蔵した高耐圧パワー
集積回路における分離構造の一例を概略的に示す断面
図。

【符号の説明】

１０…外部負荷、１１、２１、３１、４１…出力駆動回
路、１２…第１の電源端子、１３…高電源、１４…出力
端子、１５…第２の電源端子、１６…制御回路用電源、
１７…第１の出力スイッチ素子、１８…第１の駆動回
路、１９…ブートストラップ回路、２０…フローティン
グ電源、３２…第２の出力スイッチ素子、３３…第２の
駆動回路、３４…接地端子、５０…半導体基板、５１…
誘電体、１７ａ…出力スイッチ素子形成領域、１８ａ…
駆動回路形成領域、５２ａ…制御回路形成領域、５３…
誘電体分離領域、５４…配線、６１…誘電体、６２…多
結晶シリコン、７０…制御回路、７０ａ…ＮＭＯＳトラ
ンジスタ、７２、７３…抵抗、７４…ＰＭＯＳトランジ
スタ、７５…ＣＭＯＳインバータ回路、７５ａ…ＰＭＯ
Ｓトランジスタ、７５ｂ…ＮＭＯＳトランジスタ、８１
…ブートストラップ用のダイオード、８２…ブートスト
ラップ用の容量。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/695

Claims

【特許請求の範囲】

【請求項１】集積回路外部の高電源から電源が印加さ
れる電源端子と、集積回路外部の負荷が接続される出力端子と、前記電源端子と前記出力端子との間に接続された第１の
出力スイッチ素子と、第１の駆動制御信号入力に応じて上記第１の出力スイッ
チ素子に駆動信号を供給する第１の駆動回路とを具備
し、上記第１の駆動回路の基準電位となるコモン電位が前記
出力端子と同一電位に設定されていることを特徴とする
半導体集積回路。
【請求項２】請求項１記載の半導体集積回路におい
て、前記第１の出力スイッチ素子の形成領域および前記第１
の駆動回路の形成領域は、それぞれ他の回路の形成領域
との間が誘電体により仕切られていることを特徴とする
半導体集積回路。
【請求項３】請求項２記載の半導体集積回路におい
て、さらに、前記第１の駆動制御信号入力を供給するための
制御回路を具備し、この制御回路の形成領域と他の回路の形成領域との間が
誘電体により仕切られていることを特徴とする半導体集
積回路。
【請求項４】請求項１乃至３のいずれかに記載の半導
体集積回路において、前記第１の駆動回路は、集積回路の電源電圧がブートス
トラップ回路により昇圧された電源が動作電源として供
給される、あるいは前記高電源とは異なる外部電源が動
作電源が供給されることを特徴とする半導体集積回路。
【請求項５】請求項１記載の半導体集積回路におい
て、前記出力端子と接地ノードとの間に接続された第２の出
力スイッチ素子と、第２の駆動制御信号入力に応じて上記第２の出力スイッ
チ素子に駆動信号を供給する第２の駆動回路とをさらに
具備することを特徴とする半導体集積回路。