JPH0221174B2 - - Google Patents
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- JPH0221174B2 JPH0221174B2 JP56061993A JP6199381A JPH0221174B2 JP H0221174 B2 JPH0221174 B2 JP H0221174B2 JP 56061993 A JP56061993 A JP 56061993A JP 6199381 A JP6199381 A JP 6199381A JP H0221174 B2 JPH0221174 B2 JP H0221174B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、MOS ICレベルの低電圧入力によ
り、高速・高電圧パルスを出力できる相補形
MOS（CMOS）インバータアレイの集積構造に関
する。
り、高速・高電圧パルスを出力できる相補形
MOS（CMOS）インバータアレイの集積構造に関
する。
表示装置や、プリンタ装置等の各種端末装置で
は低電圧動作の制御回路の他に、しばしば、高電
圧、高電流出力回路が要求される。従来、この種
の用途には、高耐圧のバイポーラトランジスタが
使用されて来たが、バイポーラ素子特有の熱暴走
問題や、少数キヤリアの蓄積効果による動作周波
数限界のため、装置側の要求性能を充分満たすに
は至つていない。一方、近年、熱的に安定で、高
速性に優れた高耐圧MOSトランジスタの開発が
進められているが、素子が新しいこともあり、同
トランジスタを、効果的に活用するための回路形
成は、多く知られていなかつた。本出願者らは、
既に、MOS ICレベルの低電圧入力で動作し、高
電圧、大電流出力パルスを、高周波数で発生でき
る回路として、第１図に基本回路を示す様な
MOSインバータ回路を特願昭54−44014号、特願
昭55−84750号、特願昭55−85367号で既に提案し
た。同図において、１，２はそれぞれ相補形イン
バータを構成する高耐圧の、ＮおよびＰチヤンル
MOSトランジスタ、３，５および４，６は、そ
れぞれゲート酸化膜保護とゲート入力電圧クラン
プ用を兼ねたダイオードおよびゲートチヤージア
ツプ防止用の高抵抗、７は耐圧の高いコンデンサ
を示す。本インバータ回路の信号入力端８に、
今、第２図ａに示す如き低電圧のゲート入力信号
Vinが印加されると、同信号電圧変化は、ロード
側PMOSトランジスタ２のゲート入力容量Cgと、
コンデンサＣとの間で分割され、ロードトランジ
スタ２のゲート入力電圧を発生する。ここで、コ
ンデンサＣの静電容量を、Cgに比較して、充分
大きく選んでおけば、ダイオード３のクランプ効
果により入力端８での電圧変化｜Vin｜が、ほぼ
そのままの大きさで、ロード側トランジスタ２の
ゲート−ソース電極間に現われるから、本インバ
ータは、低入力電圧で効率良く駆動される。すな
わち、負荷ａへ繋がる本インバータの出力端９か
らは、入力信号Vinに対応して、電源電圧VDに等
しい大きさの高電圧パルスVout（第２図ｂ）が出
力される。本インバータの特徴は、負荷への充放
電が共に、能動素子で行なわれるため、極めて高
い負荷駆動能力を有する点にある。本インバータ
回路は、高耐圧のＰおよびNMOSトランジスタ
と、電源電圧を支えられる耐圧と所望の容量を有
するコンデンサがあれば、あとは通常の電子回路
用の抵抗およびダイオードで構成することがで
き、広く、高速・高電圧パルスが必要な用途に活
用できる。
は低電圧動作の制御回路の他に、しばしば、高電
圧、高電流出力回路が要求される。従来、この種
の用途には、高耐圧のバイポーラトランジスタが
使用されて来たが、バイポーラ素子特有の熱暴走
問題や、少数キヤリアの蓄積効果による動作周波
数限界のため、装置側の要求性能を充分満たすに
は至つていない。一方、近年、熱的に安定で、高
速性に優れた高耐圧MOSトランジスタの開発が
進められているが、素子が新しいこともあり、同
トランジスタを、効果的に活用するための回路形
成は、多く知られていなかつた。本出願者らは、
既に、MOS ICレベルの低電圧入力で動作し、高
電圧、大電流出力パルスを、高周波数で発生でき
る回路として、第１図に基本回路を示す様な
MOSインバータ回路を特願昭54−44014号、特願
昭55−84750号、特願昭55−85367号で既に提案し
た。同図において、１，２はそれぞれ相補形イン
バータを構成する高耐圧の、ＮおよびＰチヤンル
MOSトランジスタ、３，５および４，６は、そ
れぞれゲート酸化膜保護とゲート入力電圧クラン
プ用を兼ねたダイオードおよびゲートチヤージア
ツプ防止用の高抵抗、７は耐圧の高いコンデンサ
を示す。本インバータ回路の信号入力端８に、
今、第２図ａに示す如き低電圧のゲート入力信号
Vinが印加されると、同信号電圧変化は、ロード
側PMOSトランジスタ２のゲート入力容量Cgと、
コンデンサＣとの間で分割され、ロードトランジ
スタ２のゲート入力電圧を発生する。ここで、コ
ンデンサＣの静電容量を、Cgに比較して、充分
大きく選んでおけば、ダイオード３のクランプ効
果により入力端８での電圧変化｜Vin｜が、ほぼ
そのままの大きさで、ロード側トランジスタ２の
ゲート−ソース電極間に現われるから、本インバ
ータは、低入力電圧で効率良く駆動される。すな
わち、負荷ａへ繋がる本インバータの出力端９か
らは、入力信号Vinに対応して、電源電圧VDに等
しい大きさの高電圧パルスVout（第２図ｂ）が出
力される。本インバータの特徴は、負荷への充放
電が共に、能動素子で行なわれるため、極めて高
い負荷駆動能力を有する点にある。本インバータ
回路は、高耐圧のＰおよびNMOSトランジスタ
と、電源電圧を支えられる耐圧と所望の容量を有
するコンデンサがあれば、あとは通常の電子回路
用の抵抗およびダイオードで構成することがで
き、広く、高速・高電圧パルスが必要な用途に活
用できる。
ところで、最近の端末装置では、装置の小型
化、高信頼性化、低価格化を目指して、使用電子
回路の集積化が進められている。上記高電圧パル
ス発生回路を応用する装置においても、同回路を
並列に多数必要とする場合が少なくなく、同回路
アレイの集積化要式が強い。
化、高信頼性化、低価格化を目指して、使用電子
回路の集積化が進められている。上記高電圧パル
ス発生回路を応用する装置においても、同回路を
並列に多数必要とする場合が少なくなく、同回路
アレイの集積化要式が強い。
たとえば、一例として、本高電圧MOSインバ
ータを文字又は図形表示用ACリフレワシユ形プ
ラズマデイスプレイ装置の駆動回路に応用するこ
とを考える。この場合、所要電圧は、約150Vで
あるが、デイスプレイパネルが、信号入力側224
列、走査側80行のマトリツクス駆動型であつて本
MOSインバータを、列及び行のおのおのに個別
に接続するとすれば、全部で304個の高電圧イン
バータが必要となる。デイスプレイの表示面積を
増やせば、行および列の数が更に増加し、必要イ
ンバータの個数も増える。このような数の高電圧
インバータアレイをすべて個別部品で組み立てて
いては、部品代および組立て工数が増加して、デ
イスプレイ装置駆動回路の価格が上昇するばかり
でなく、該駆動回路の占有体積の増加、信頼性の
低下などを来たす恐れがある。これらの問題は、
本高電圧相補形MOSインバータアレイの集積化
が実現できれば、解消される。しかし、高電圧故
の素子分離、配線の難しさや、相補形特有のラツ
チアツプ現象から、いわゆるPN接合素子分離
等、安価な方法での該高電圧相補形MOSインバ
ータのモノリジツク集積化は、極めて困難であ
る。たとえば、近年開発されたオフセツトゲート
構造高耐圧MOSトランジスタ技術によれば、不
純物濃度が1014l／cm3オーダー以下を充分低いＰ
型シリコン基板５０、もしくはｎ型シリコン基板
６０を用いることにより比較的容易にドレイン耐
圧150V〜1000Vの高耐圧NMOSトランジスタ
（第６図ａ）や、高耐圧PMOSトランジスタ（第
６図ｂ）を、それぞれのシリコン基板５０および
６０上に形成することができる。しかし、高電圧
相補形インバータ回路を集積化するため高耐圧
NMOSトランジスタと高耐圧PMOSトランジス
タを同一シリコン基板に形成するには、たとえば
第６図ｃのような構造にする必要がある。すなわ
ち、まず低不純物濃度Ｐ型シリコン基板５０の中
に、この場合、高耐圧PMOSトランジスタを形
成するため、同等の低不純物濃度のｎ型不純物濃
度領域７０をもうける必要がある。しかし、Ｐ型
シリコン基板中に高耐圧NMOSトランジスタを
形成するのに必要な、たとえば数十μmの深さの
低不純物濃度領域を設けることは容易ではなく、
もしも不純物拡散で形成しようとすると、1200℃
以上で百時間以上といつた長時間の拡散が必要と
なる。また回路動作の要請から、Ｐ型基板５０と
ｎ型領域７０の間、および高耐圧PMOSトラン
ジスタのドレイン領域７２とｎ型領域７０の間が
高耐圧であると同時に、ドレイン領域７２とＰ型
基板５０の間のパンチスルー耐圧も充分高くなけ
ればならない。しかし、ｎ型領域７０の不純物濃
度は、高耐圧PMOSトランジスタの耐圧を確保
するため充分低くしてあるから空乏層が拡がりや
すく、ドレイン領域７２とＰ型基板５０の間のパ
ンチスルー耐圧を確保することは容易でない。ま
た第１図のインバータを構成するためには、両ト
ランジスタのゲート電極７３と５３同志、ドレイ
ン電極７２と５２同志が共通接続されねばならな
い。しかし、たとえば第６図ｃに示すように、両
トランジスタのドレイン電極同志を結ぶ配線７４
は、必然的にｎ型領域７０とＰ型基板５０がなす
PN接合７５上を通る。配線７４が高電位になれ
ば、当然その直下のＰ型基板表面には正の反転領
域が生じ、表面領域でのPN接合耐圧を著しく劣
化させてしまう。これでは、個々のトランジスタ
の耐圧が高くても、インバータとしての高電圧動
作はできないことになる。これらの問題に加え
て、一般に相補形MOSインバータ構造では必然
的にPNPN素子構造が形成されることから、“ラ
ツチアツプ”という寄生素子効果が生じやすい。
特に高電圧がトランジスタに加わるとウイークア
バランシエ現象により基板電流が通常の5V電源
の場合より多量に生じ、これが“ラツチアツプ”
の引き金となりやすい。モノリシツクな高電圧回
路では、“ラツチアツプ”は素子の永久破壊をも
たらす。結局、この集積化困難性が、これまで本
高電圧インバータアレイのプラズマデイスプレイ
駆動回路への実用化を妨げていた。
ータを文字又は図形表示用ACリフレワシユ形プ
ラズマデイスプレイ装置の駆動回路に応用するこ
とを考える。この場合、所要電圧は、約150Vで
あるが、デイスプレイパネルが、信号入力側224
列、走査側80行のマトリツクス駆動型であつて本
MOSインバータを、列及び行のおのおのに個別
に接続するとすれば、全部で304個の高電圧イン
バータが必要となる。デイスプレイの表示面積を
増やせば、行および列の数が更に増加し、必要イ
ンバータの個数も増える。このような数の高電圧
インバータアレイをすべて個別部品で組み立てて
いては、部品代および組立て工数が増加して、デ
イスプレイ装置駆動回路の価格が上昇するばかり
でなく、該駆動回路の占有体積の増加、信頼性の
低下などを来たす恐れがある。これらの問題は、
本高電圧相補形MOSインバータアレイの集積化
が実現できれば、解消される。しかし、高電圧故
の素子分離、配線の難しさや、相補形特有のラツ
チアツプ現象から、いわゆるPN接合素子分離
等、安価な方法での該高電圧相補形MOSインバ
ータのモノリジツク集積化は、極めて困難であ
る。たとえば、近年開発されたオフセツトゲート
構造高耐圧MOSトランジスタ技術によれば、不
純物濃度が1014l／cm3オーダー以下を充分低いＰ
型シリコン基板５０、もしくはｎ型シリコン基板
６０を用いることにより比較的容易にドレイン耐
圧150V〜1000Vの高耐圧NMOSトランジスタ
（第６図ａ）や、高耐圧PMOSトランジスタ（第
６図ｂ）を、それぞれのシリコン基板５０および
６０上に形成することができる。しかし、高電圧
相補形インバータ回路を集積化するため高耐圧
NMOSトランジスタと高耐圧PMOSトランジス
タを同一シリコン基板に形成するには、たとえば
第６図ｃのような構造にする必要がある。すなわ
ち、まず低不純物濃度Ｐ型シリコン基板５０の中
に、この場合、高耐圧PMOSトランジスタを形
成するため、同等の低不純物濃度のｎ型不純物濃
度領域７０をもうける必要がある。しかし、Ｐ型
シリコン基板中に高耐圧NMOSトランジスタを
形成するのに必要な、たとえば数十μmの深さの
低不純物濃度領域を設けることは容易ではなく、
もしも不純物拡散で形成しようとすると、1200℃
以上で百時間以上といつた長時間の拡散が必要と
なる。また回路動作の要請から、Ｐ型基板５０と
ｎ型領域７０の間、および高耐圧PMOSトラン
ジスタのドレイン領域７２とｎ型領域７０の間が
高耐圧であると同時に、ドレイン領域７２とＰ型
基板５０の間のパンチスルー耐圧も充分高くなけ
ればならない。しかし、ｎ型領域７０の不純物濃
度は、高耐圧PMOSトランジスタの耐圧を確保
するため充分低くしてあるから空乏層が拡がりや
すく、ドレイン領域７２とＰ型基板５０の間のパ
ンチスルー耐圧を確保することは容易でない。ま
た第１図のインバータを構成するためには、両ト
ランジスタのゲート電極７３と５３同志、ドレイ
ン電極７２と５２同志が共通接続されねばならな
い。しかし、たとえば第６図ｃに示すように、両
トランジスタのドレイン電極同志を結ぶ配線７４
は、必然的にｎ型領域７０とＰ型基板５０がなす
PN接合７５上を通る。配線７４が高電位になれ
ば、当然その直下のＰ型基板表面には正の反転領
域が生じ、表面領域でのPN接合耐圧を著しく劣
化させてしまう。これでは、個々のトランジスタ
の耐圧が高くても、インバータとしての高電圧動
作はできないことになる。これらの問題に加え
て、一般に相補形MOSインバータ構造では必然
的にPNPN素子構造が形成されることから、“ラ
ツチアツプ”という寄生素子効果が生じやすい。
特に高電圧がトランジスタに加わるとウイークア
バランシエ現象により基板電流が通常の5V電源
の場合より多量に生じ、これが“ラツチアツプ”
の引き金となりやすい。モノリシツクな高電圧回
路では、“ラツチアツプ”は素子の永久破壊をも
たらす。結局、この集積化困難性が、これまで本
高電圧インバータアレイのプラズマデイスプレイ
駆動回路への実用化を妨げていた。
本発明の目的は、該高電圧相補形MOSインバ
ータアレイへの集積回路素子の適用を実現すると
ころにあり、本発明の集積構造によれば、高電圧
集積回路素子を単に外部配線するだけで、該高電
圧インバータアレイが構成できるから、従来の集
積化困難性による高電圧インバータアレイ実用化
の問題点がすべて解決されることになる。本発明
によれば、ゲートソース電極間に、シヤント抵抗
およびゲート入力電圧を保持する向きのダイオー
ドが並列接続されてなるＮおよびＰ形高耐圧
MOSトランジスタを相補形構成とし、負荷側
MOSトランジスタのゲート電極に該MOSトラン
ジスタのゲート入力容量より大きな静電容量のゲ
ート入力コンデンサを直列接続してなる高電圧相
補形MOSインバータアレイにおいて、それぞれ
のインバータの負荷側トランジスタおよびそれ用
シヤント抵抗とダイオード同士を同一半導体基板
上に、駆動側トランジスタおよびそれ用シヤント
抵抗とダイオード、並びにゲート入力用コンデン
サ同士を他の同一半導体基板上に集積化したこと
を特徴とする高電圧相補形MOSインバータアレ
イの集積構造が得られる。すなわち、本発明では
(1)同一基板上に高耐圧NMOSトランジスタおよ
びPMOSトランジスタを形成する困難、(2)両ト
ランジスタを配線して、高電圧動作をさせる困
難、および(3)寄生素子効果抑制の困難を、高電圧
相補形MOSインバータアレイ回路を構成する素
子のうち、同一基板上に形成しやすいか、してさ
しつかえないもの同志を、Ｐ型もしくは、ｎ型基
板上に形成すること、集積化素子間の耐圧を劣化
させる高電圧配線は、チツプ上では行なわず、対
となる集積化チツプの外部端子接続で実行するこ
とにより、解決しようとするものである。
ータアレイへの集積回路素子の適用を実現すると
ころにあり、本発明の集積構造によれば、高電圧
集積回路素子を単に外部配線するだけで、該高電
圧インバータアレイが構成できるから、従来の集
積化困難性による高電圧インバータアレイ実用化
の問題点がすべて解決されることになる。本発明
によれば、ゲートソース電極間に、シヤント抵抗
およびゲート入力電圧を保持する向きのダイオー
ドが並列接続されてなるＮおよびＰ形高耐圧
MOSトランジスタを相補形構成とし、負荷側
MOSトランジスタのゲート電極に該MOSトラン
ジスタのゲート入力容量より大きな静電容量のゲ
ート入力コンデンサを直列接続してなる高電圧相
補形MOSインバータアレイにおいて、それぞれ
のインバータの負荷側トランジスタおよびそれ用
シヤント抵抗とダイオード同士を同一半導体基板
上に、駆動側トランジスタおよびそれ用シヤント
抵抗とダイオード、並びにゲート入力用コンデン
サ同士を他の同一半導体基板上に集積化したこと
を特徴とする高電圧相補形MOSインバータアレ
イの集積構造が得られる。すなわち、本発明では
(1)同一基板上に高耐圧NMOSトランジスタおよ
びPMOSトランジスタを形成する困難、(2)両ト
ランジスタを配線して、高電圧動作をさせる困
難、および(3)寄生素子効果抑制の困難を、高電圧
相補形MOSインバータアレイ回路を構成する素
子のうち、同一基板上に形成しやすいか、してさ
しつかえないもの同志を、Ｐ型もしくは、ｎ型基
板上に形成すること、集積化素子間の耐圧を劣化
させる高電圧配線は、チツプ上では行なわず、対
となる集積化チツプの外部端子接続で実行するこ
とにより、解決しようとするものである。
以下、本発明を図面を用いて詳細に説明する。
まず第一の実施例として、高耐圧PMOSトラン
ジスタを、負荷側とし、高耐圧NMOSトランジ
スタを駆動側に用いた高電圧CMOSインバータ
の場合について説明する。第３図ａ，ｂ，ｃは、
それぞれ本発明にかかる実施例の主構成要素であ
る高耐圧PMOS集積回路および高耐圧NMOS集
積回路の回路模式図である。点線は集積化の範囲
を示す。すなわち、同図ａは、Ｎ型半導体基板上
に集積化された高抵抗とダイオードをゲートソー
ス電極間に有する４個の高耐圧PMOSトランジ
スタの回路図であり、同図ｂおよびｃは、Ｐ型半
導体基板上に集積化された４個の高耐圧NMOS
トランジスタの回路図である。本実施例では
NMOSトランジスタのソースを接地して用いる
ために、後述の理由により、ゲート結合用コンデ
ンサC1〜C4をNMOS集積回路側に集積化する。
又、同図ｃに示す如く、インバータ駆動のための
低電圧NMOS論理回路を、高耐圧NMOSトラン
ジスタ回路と共にＰ型半導体基板上に集積化して
用いることができる。第４図は、本発明にかかる
高電圧相補形MOSインバータアレイの集積構造
の一実施例を示す。すなわち、第３図ａの高耐圧
PMOS集積回路上の高耐圧PMOSトランジスタ
のゲート端子１１，１３，１５，１７およびドレ
イン端子１２，１４，１６，１８を、同図ｃの高
耐圧NMOS集積回路上の高耐圧NMOSトランジ
スタのゲート入力用コンデンサ端子２１，２３，
２５，２７およびドレイン端子２２，２４，２
６，２８とそれぞれ図の如く外部配線で結線する
ことにより、高電圧相補形MOSインバータアレ
イの集積構造が実現できる。本集積構造において
は、制御回路部より各高電圧MOSインバータへ
低電圧ゲート駆動信号Vin1〜Vin4を入力してや
れば、出力端子Vout1〜Vout4より、電源電圧VD
に等しい大きさの高電圧パルスを取り出すことが
できる。この場合、PMOSトランジスタのソー
ス電極１０は正の高電圧電源に、NMOSトラン
ジスタのソース電極３０は接地レベルに接続さ
れ、出力パルスは、正極性となる。第３図ｃの高
耐圧NMOS集積回路の代りに、同図ｂの高耐圧
NMOS集積回路を用いても、まつたく同様な高
電圧インバータアレイの集積構造が実現できる。
まず第一の実施例として、高耐圧PMOSトラン
ジスタを、負荷側とし、高耐圧NMOSトランジ
スタを駆動側に用いた高電圧CMOSインバータ
の場合について説明する。第３図ａ，ｂ，ｃは、
それぞれ本発明にかかる実施例の主構成要素であ
る高耐圧PMOS集積回路および高耐圧NMOS集
積回路の回路模式図である。点線は集積化の範囲
を示す。すなわち、同図ａは、Ｎ型半導体基板上
に集積化された高抵抗とダイオードをゲートソー
ス電極間に有する４個の高耐圧PMOSトランジ
スタの回路図であり、同図ｂおよびｃは、Ｐ型半
導体基板上に集積化された４個の高耐圧NMOS
トランジスタの回路図である。本実施例では
NMOSトランジスタのソースを接地して用いる
ために、後述の理由により、ゲート結合用コンデ
ンサC1〜C4をNMOS集積回路側に集積化する。
又、同図ｃに示す如く、インバータ駆動のための
低電圧NMOS論理回路を、高耐圧NMOSトラン
ジスタ回路と共にＰ型半導体基板上に集積化して
用いることができる。第４図は、本発明にかかる
高電圧相補形MOSインバータアレイの集積構造
の一実施例を示す。すなわち、第３図ａの高耐圧
PMOS集積回路上の高耐圧PMOSトランジスタ
のゲート端子１１，１３，１５，１７およびドレ
イン端子１２，１４，１６，１８を、同図ｃの高
耐圧NMOS集積回路上の高耐圧NMOSトランジ
スタのゲート入力用コンデンサ端子２１，２３，
２５，２７およびドレイン端子２２，２４，２
６，２８とそれぞれ図の如く外部配線で結線する
ことにより、高電圧相補形MOSインバータアレ
イの集積構造が実現できる。本集積構造において
は、制御回路部より各高電圧MOSインバータへ
低電圧ゲート駆動信号Vin1〜Vin4を入力してや
れば、出力端子Vout1〜Vout4より、電源電圧VD
に等しい大きさの高電圧パルスを取り出すことが
できる。この場合、PMOSトランジスタのソー
ス電極１０は正の高電圧電源に、NMOSトラン
ジスタのソース電極３０は接地レベルに接続さ
れ、出力パルスは、正極性となる。第３図ｃの高
耐圧NMOS集積回路の代りに、同図ｂの高耐圧
NMOS集積回路を用いても、まつたく同様な高
電圧インバータアレイの集積構造が実現できる。
本実施例の特徴は、集積化が困難で、コスト高
となる高電圧CMOS回路のモノリシツク集積回
路を使わず、従来のMOS集積回路技術のみによ
つて、実現できる高耐圧PMOSおよびNMOS集
積回路を組み合わせて、高電圧相補形MOSイン
バータアレイの集積構造を実現したところにあ
る。すなわち、本集積構造では、集積回路素子同
士を外部配線するだけで、個別単体部品を使わな
いから、部品代、組立て工数を、大巾に削減で
き、高電圧MOSインバータアレイ回路の低価格
化が可能となる。
となる高電圧CMOS回路のモノリシツク集積回
路を使わず、従来のMOS集積回路技術のみによ
つて、実現できる高耐圧PMOSおよびNMOS集
積回路を組み合わせて、高電圧相補形MOSイン
バータアレイの集積構造を実現したところにあ
る。すなわち、本集積構造では、集積回路素子同
士を外部配線するだけで、個別単体部品を使わな
いから、部品代、組立て工数を、大巾に削減で
き、高電圧MOSインバータアレイ回路の低価格
化が可能となる。
さて、今までの実施例は、高耐圧PMOSトラ
ンジスタをインバータの負荷側とした、正極性パ
ルス発生回路であつたが、高耐圧NMOSトラン
ジスタを負荷側トランジスタとした負極性パルス
発生回路も、まつたく同様構成できる。すなわ
ち、第３図、第４図において、ＰおよびNMOS
トランジスタを入れ替え、合わせて、ダイオード
等の極性を入れ替えれば、負極性パルスを発生す
る高電圧相補形MOSインバータアレイの集積構
造が実現できる。
ンジスタをインバータの負荷側とした、正極性パ
ルス発生回路であつたが、高耐圧NMOSトラン
ジスタを負荷側トランジスタとした負極性パルス
発生回路も、まつたく同様構成できる。すなわ
ち、第３図、第４図において、ＰおよびNMOS
トランジスタを入れ替え、合わせて、ダイオード
等の極性を入れ替えれば、負極性パルスを発生す
る高電圧相補形MOSインバータアレイの集積構
造が実現できる。
ところで、負荷側トランジスタにゲート入力を
伝えるためのゲート入力用コンデンサC1〜C4は、
いづれも、駆動側トランジスタを集積化する側の
半導体基板上に設ける必要がある。以下に、その
理由を説明する。第５図ａは、円形プレーナ型の
高耐圧MOSトランジスタと、そのまわりに集積
化して設けられたゲート入力用コンデンサCCを
例示するための平面図、同図ｂは、ｍ−ｎ線に沿
つての同トランジスタおよびコンデンサの断面図
である。ゲート入力用コンデンサCCは、電源電
圧以上の耐圧がなければならないから、この場
合、半導体基板上の厚い絶縁膜４２をはさんで、
高濃度拡散層４１と、金属電極４３との間で構成
されている。一方、同コンデンサの容量は、負荷
側トランジスタのゲート入力容量より充分大きく
なければならないから、その占有面積は、トラン
ジスタと比較して大きなものとなる。従つて、ゲ
ート電極につながる高濃度拡散層４１の面積は広
い必要があり、同拡散層と相異なる導電型の半導
体基板４０との間のPN接合容量CPが大となる。
このCPは、ゲートソース電極間に寄生して発生
するから、外部からみた該MOSトランジスタの
ゲート入力容量はCPが大きくなれば見掛け上大
きくなる。さて、前述のように、第１図におい
て、ゲート入力用コンデンサ７の容量は、負荷側
トランジスタ２のゲート入力容量Cgpより充分大
きくなければならないから、もし、該ゲート入力
用コンデンサ７が負荷側PMOSトランジスタと
同一半導体基板上に設けられ、前記CPが増加す
れば、該PMOSトランジスタのゲート入力容量
CgPが増加し、従つてコンデンサ７の容量をより
大きく選ばねばならないことになる。これは又、
CPの増加を招くから、結局悪循環に落ち入る。
これを防ぐには、ゲート入力用コンデンサを、駆
動側MOSトランジスタと同一の半導体基板上に
設けるようにすればよい。もちろん、この場合、
駆動側MOSトランジスタの見掛け上のゲート入
力容量は増大するが、ゲート入力用コンデンサの
大きさには影響しない。
伝えるためのゲート入力用コンデンサC1〜C4は、
いづれも、駆動側トランジスタを集積化する側の
半導体基板上に設ける必要がある。以下に、その
理由を説明する。第５図ａは、円形プレーナ型の
高耐圧MOSトランジスタと、そのまわりに集積
化して設けられたゲート入力用コンデンサCCを
例示するための平面図、同図ｂは、ｍ−ｎ線に沿
つての同トランジスタおよびコンデンサの断面図
である。ゲート入力用コンデンサCCは、電源電
圧以上の耐圧がなければならないから、この場
合、半導体基板上の厚い絶縁膜４２をはさんで、
高濃度拡散層４１と、金属電極４３との間で構成
されている。一方、同コンデンサの容量は、負荷
側トランジスタのゲート入力容量より充分大きく
なければならないから、その占有面積は、トラン
ジスタと比較して大きなものとなる。従つて、ゲ
ート電極につながる高濃度拡散層４１の面積は広
い必要があり、同拡散層と相異なる導電型の半導
体基板４０との間のPN接合容量CPが大となる。
このCPは、ゲートソース電極間に寄生して発生
するから、外部からみた該MOSトランジスタの
ゲート入力容量はCPが大きくなれば見掛け上大
きくなる。さて、前述のように、第１図におい
て、ゲート入力用コンデンサ７の容量は、負荷側
トランジスタ２のゲート入力容量Cgpより充分大
きくなければならないから、もし、該ゲート入力
用コンデンサ７が負荷側PMOSトランジスタと
同一半導体基板上に設けられ、前記CPが増加す
れば、該PMOSトランジスタのゲート入力容量
CgPが増加し、従つてコンデンサ７の容量をより
大きく選ばねばならないことになる。これは又、
CPの増加を招くから、結局悪循環に落ち入る。
これを防ぐには、ゲート入力用コンデンサを、駆
動側MOSトランジスタと同一の半導体基板上に
設けるようにすればよい。もちろん、この場合、
駆動側MOSトランジスタの見掛け上のゲート入
力容量は増大するが、ゲート入力用コンデンサの
大きさには影響しない。
第１図は、低電圧ゲート入力により高速・高電
圧パルスを発生できる高電圧相補形MOSインバ
ータの基本回路図、第２図ａ，ｂはそれぞれ、同
インバータの入力信号と出力パルスの関係を示す
波形図、第３図は、本発明にかかる高電圧相補形
MOSインバータアレイの集積構造を実現するた
めの集積化高耐圧MOSトランジスタおよびゲー
ト入力用コンデンサの回路模式図、第４図は、本
発明にかかる実施例を示す回路接続図、第５図
ａ，ｂはそれぞれ、高耐圧MOSトランジスタと
ゲート入力用コンデンサの一体化集積構造を示す
平面図および断面図、第６図ａ，ｂ，ｃは、それ
ぞれ高耐圧NMOSトランジスタ、高耐圧PMOS
トランジスタ、および同一基板上の高電圧相補形
MOSトランジスタ構造を示す。各図において、
１，２はそれぞれ高耐圧ＮおよびPMOSトラン
ジスタ、３，５はダイオード、４，６は抵抗、７
はゲート入力用コンデンサ、８，９はそれぞれ入
力および出力端子、１９，２９，３９は集積回路
素子、１０，２０，３０は集積回路素子のソース
端子、１１，１３，１５，１７，２１，２３，２
５，２７，３１，３３，３５，３７は各トランジ
スタのゲート入力端子、１２，１４，１６，１
８，２２，２４，２６，２８，３２，３４，３
６，３８は同ドレイン端子、４０は半導体基板、
４１はゲート電極に繋がる高濃度拡散層、４２は
絶縁膜、４３は金極電極を、それぞれ示す。
圧パルスを発生できる高電圧相補形MOSインバ
ータの基本回路図、第２図ａ，ｂはそれぞれ、同
インバータの入力信号と出力パルスの関係を示す
波形図、第３図は、本発明にかかる高電圧相補形
MOSインバータアレイの集積構造を実現するた
めの集積化高耐圧MOSトランジスタおよびゲー
ト入力用コンデンサの回路模式図、第４図は、本
発明にかかる実施例を示す回路接続図、第５図
ａ，ｂはそれぞれ、高耐圧MOSトランジスタと
ゲート入力用コンデンサの一体化集積構造を示す
平面図および断面図、第６図ａ，ｂ，ｃは、それ
ぞれ高耐圧NMOSトランジスタ、高耐圧PMOS
トランジスタ、および同一基板上の高電圧相補形
MOSトランジスタ構造を示す。各図において、
１，２はそれぞれ高耐圧ＮおよびPMOSトラン
ジスタ、３，５はダイオード、４，６は抵抗、７
はゲート入力用コンデンサ、８，９はそれぞれ入
力および出力端子、１９，２９，３９は集積回路
素子、１０，２０，３０は集積回路素子のソース
端子、１１，１３，１５，１７，２１，２３，２
５，２７，３１，３３，３５，３７は各トランジ
スタのゲート入力端子、１２，１４，１６，１
８，２２，２４，２６，２８，３２，３４，３
６，３８は同ドレイン端子、４０は半導体基板、
４１はゲート電極に繋がる高濃度拡散層、４２は
絶縁膜、４３は金極電極を、それぞれ示す。
Claims (1)
- １ ゲートソース電極間に、シヤント抵抗および
ゲート入力電圧を保持する向きのダイオードが並
列接続されてなるＮおよびＰ形高耐圧MOSトラ
ンジスタを相補形構成とし、負荷側MOSトラン
ジスタのゲート電極に該MOSトランジスタのゲ
ート入力容量より大きな静電容量のゲート入力コ
ンデンサを直列接続してなる高電圧相補形MOS
インバータアレイにおいて、それぞれのインバー
タの負荷側トランジスタおよびそれ用シヤント抵
抗とダイオード同士を同一半導体基板上に、駆動
側トランジスタおよびそれ用シヤント抵抗とダイ
オード、並びにゲート入力用コンデンサ同士を他
の同一半導体基板上に集積化したことを特徴とす
る高電圧相補形MOSインバータアレイの集積構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56061993A JPS5844762A (ja) | 1981-04-24 | 1981-04-24 | 高電圧相補形ｍｏｓインバ−タアレイの集積構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56061993A JPS5844762A (ja) | 1981-04-24 | 1981-04-24 | 高電圧相補形ｍｏｓインバ−タアレイの集積構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844762A JPS5844762A (ja) | 1983-03-15 |
| JPH0221174B2 true JPH0221174B2 (ja) | 1990-05-14 |
Family
ID=13187228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56061993A Granted JPS5844762A (ja) | 1981-04-24 | 1981-04-24 | 高電圧相補形ｍｏｓインバ−タアレイの集積構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844762A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010565A (ja) * | 1983-06-30 | 1985-01-19 | Fuji Electric Corp Res & Dev Ltd | 燃料電池 |
| JPS6051322A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | Ｃｍｏｓ電圧変換回路 |
| JPS61160449A (ja) * | 1984-12-29 | 1986-07-21 | 東洋紡績株式会社 | ポリエステルシツクアンドシン織物 |
| JPH03238868A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 縦型電界効果トランジスタ |
| JP2589226B2 (ja) * | 1991-02-22 | 1997-03-12 | 株式会社クラレ | ポリエステル糸および繊維製品 |
| JP2002251174A (ja) * | 2000-11-22 | 2002-09-06 | Hitachi Ltd | 表示装置 |
-
1981
- 1981-04-24 JP JP56061993A patent/JPS5844762A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844762A (ja) | 1983-03-15 |
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