KR19990066773A

KR19990066773A - 정전 파괴 내성이 개선된 출력 회로를 포함하는 반도체 장치

Info

Publication number: KR19990066773A
Application number: KR1019980038859A
Authority: KR
Inventors: 마사끼 쯔꾸데
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1998-01-12
Filing date: 1998-09-19
Publication date: 1999-08-16
Also published as: US6191461B1; TW409398B; JPH11204729A; KR100316502B1

Abstract

중앙의 불순물 영역(2b)이 전원 노드에 접속되고 또한 양측의 불순물 영역(2a, 2c)이 출력 노드에 접속되는 제1 트랜지스터(TR1)와, 중앙의 불순물 영역(2e)이 출력 노드에 접속되고 또한 양측의 불순물 영역(2d, 2f)이 전원 노드에 접속되는 제2 트랜지스터를 이용하여, 트랜지스터 배치에 있어서 전원 노드에 접속되는 불순물 영역과 출력 노드에 접속되는 불순물 영역이 인접 또는 대향하여 배치되도록 트랜지스터를 배치한다. 기생 필드 트랜지스터에 의해 정전 파괴 내성을 저하시키지 않고 출력 회로의 레이아웃 면적을 저감시킬 수 있다.

Description

정전 파괴 내성이 개선된 출력 회로를 포함하는 반도체 장치

본 발명은 반도체 장치에 관한 것으로, 특히 MOS 트랜지스터 (절연 게이트형 전계 효과 트랜지스터)를 포함하는 반도체 장치에 관한 것이며, 보다 특정적으로는, 신호를 외부로 출력하기 위한 출력 회로의 정전 파괴 내성을 개선하기 위한 구성에 관한 것이다.

도 20은 일반적인 반도체 장치에 있어서 이용되고 있는 출력 회로의 구성을 개략적으로 나타낸 도면이다. 도 20에 있어서, 출력 회로는 내부 신호에 따라 출력해야 할 신호를 생성하는 출력 구동 회로(900)와, 이 출력 구동 회로(900)의 출력 신호에 따라 출력 노드(904)로 신호를 출력하는 출력 회로 최종단(902)을 포함한다. 이 출력 노드(904)는 패드(PD)를 통해 외부 핀 단자(LP)에 접속된다. 출력 회로 최종단(902)은, 전원 노드와 출력 노드(904)간에 접속되며, 출력 구동 회로(900)의 출력 신호가 H 레벨일 때에 도통되고 출력 노드(904)를 전원 전압 VDD 레벨로 구동하는 n 채널 MOS 트랜지스터(N1)와, 출력 구동 회로(900)로부터의 신호가 H 레벨일 때에 도통되고 출력 노드(904)를 접지 전압 레벨로 방전하는 n 채널 MOS 트랜지스터(N2)를 포함한다. 이들 MOS 트랜지스터(N1 및 N2)는 한 쪽만이 도통된다. 출력 하이 임피던스 상태일 때에는, MOS 트랜지스터(N1 및 N2)가 모두 비도통 상태가 된다.

출력 회로 최종단(902)은 출력 노드(904)를 고속으로 충방전할 필요가 있다. 그러나, 출력 노드(904)는 패드 PD를 통해 외부 핀 단자(LP)에 접속되어 있고, 큰 부하를 고속으로 충방전할 필요가 있기 때문에, 트랜지스터(N1 및 N2)는 비교적 큰 전류 구동력을 갖는다.

그러나, 출력 노드(904)는 패드(PD)를 통해 외부 핀 단자(LP)에 접속되어 있고, 큰 인덕턴스 성분(L), 기생 용량(C) 및 배선 저항 및 외부 회로의 배선 저항 등에 따른 기생 저항(R)에 의해 형성되는 LCR 회로가 등가적으로 접속된다. 이와 같은 LCR 회로를 고속으로 충방전한 경우, 출력 노드(904)에 있어서는, 링잉이 생겨, 출력 신호가 안정화할 때까지 장시간을 요한다고 하는 문제가 생긴다. 이러한 링잉을 생기게 하지 않고 고속으로 출력 신호를 생성하기 위해, 출력 노드(904)를 복수 단계에 걸쳐 충방전하는 구성이 취해진다.

도 21은 종래의 다단 구동형 출력 회로 최종단의 구성의 일 예를 나타낸 도면이다. 도 21에 있어서, 출력 노드(904)를 방전하는 회로 부분에 대해 나타낸다. 출력 노드(904)를 H 레벨로 풀업하는 회로에서도 마찬가지의 다단 구동을 위한 구성이 설치되어도 좋다. 출력 노드(904)의 오버슈트(overshoot)/언더슈트(undershoot) 중 어느 하나가 생기기 쉬운가 등의 회로 특성에 따라 적당하게 정해진다. 도 21에 있어서, 접지 노드와 출력 노드(904)간에, 병렬로 n채널 MOS 트랜지스터(N2a 및 N2b)가 설치된다. 이들 MOS 트랜지스터(N2a 및 N2b)는 각각 제어 신호(φ1 및 φ2)에 따라 도통/비도통이 제어된다. 즉, 종래의 다단 구동형 출력 회로 최종단의 구성에 있어서는, 도 20에 도시한 출력 회로 최종단의 n 채널 MOS 트랜지스터 N2가 2개의 MOS 트랜지스터로 분할된다. 이들 2 개의 MOS 트랜지스터(N2a 및 N2b)의 도통 타이밍을 다르게 함으로써, 급속하게 출력 노드(904)가 방전되는 것을 방지한다. 이하, 이 방전 동작에 대해 도 22에 도시한 파형도를 참조하여 설명한다.

출력 노드(904)의 방전 시에 있어서, 우선 제어 신호(φ1)가 L 레벨에서 H 레벨로 상승하고, MOS 트랜지스터(N2a)가 도통되어, 출력 노드(904)가 비교적 서서히 방전된다. 이어서, 제어 신호(φ2)가 L 레벨에서 H 레벨로 상승하고, MOS 트랜지스터(N2b)가 도통된다. 이에 따라, 출력 노드(904)가 2 개의 MOS 트랜지스터(N2a 및 N2b)에 의해 방전되고, 그 출력 신호의 전압 레벨이 급속하게 L 레벨로 내려간다. 제어 신호(φ2)가 활성화되는 타이밍은, 이 출력 노드(904)의 출력 신호를 급속히 L 레벨로 낮추어도, 언더슈트가 생기지 않는 타이밍이다. 이 제어 신호(φ1 및 φ2)의 활성화 타이밍은 단순히 지연 회로를 이용하여 결정되는 경우도 있고, 또한 출력 노드의 전압 레벨에 따라 제어 신호(φ2)의 활성화가 제어되는 경우도 있다. 어느 경우에도, 출력 노드(904)를 방전하는 MOS 트랜지스터(N2a 및 N2b)의 도통 타이밍을 어긋나게 하므로써, 출력 노드(904)가 비교적 높은 전압 레벨로부터 큰 방전 전류로 급속하게 방전되는 것을 방지한다. 또한, 이 대신 고속 방전을 행하여 전압 레벨을 저하시킨 후, 저속 방전을 행하는 경우도 있다. 이에 의해, 언더슈트가 생기지 않아, 출력 신호를 빠른 타이밍으로 안정화시킬 수 있다.

출력 노드(904)는, 패드(PD)를 통해 외부 핀 단자(LP)에 접속된다. 이 외부 핀 단자는 외부 환경에 접속된다. 이러한 외부 핀 단자(LP)를 통해, 출력 노드(904)에 있어서 정전기 방전이 일어나는 경우가 있다. 이러한 정전기의 원인으로서는, 인체, 패키지 삽입 장치, 시스템 동작 도중, 및 벼락 등이 있다. 이러한 정전기 방전이 출력 노드(904)에 있어서 발생한 경우, 출력 회로 최종단의 MOS 트랜지스터(N1 및 N2)의 게이트 절연막의 파괴, 또는 이 정전기 방전에 의해 흐르는 큰 전류 (암페어 오더)에 의한 배선 또는 PN 접합의 파괴가 일어날 가능성이 있다. 따라서, 이러한 정전기 방전에 의한 정전 파괴(ESD: electrostatic discharge damage)를 방지하기 위해, 출력 회로 최종단은 사양에 따라 정해져 있는 ESD 내성의 사양값을 만족시킬 필요가 있다. 이 때문에, 출력 노드에 대해서는, 이러한 ESD 특성을 개선하기 위한 소자가 추가된다.

도 23은 도 21에 도시한 출력 회로 최종단의 평면 전압을 개략적으로 나타낸 도면이다. 도 23에 있어서, 저저항의 고농도 N형 불순물 영역(901, 902, 903, 904, 905, 906)이 정렬하여 배치된다. 불순물 영역(901, 902)간에 게이트 전극층(907)이 배치되고, 불순물 영역(902, 903)간에 게이트 전극층(908)이 배치된다. 불순물 영역(904, 905)간에 게이트 전극층(909)이 배치되고, 불순물 영역(905, 906)간에 게이트 전극층(910)이 배치된다. 게이트 전극층(907, 908)은 제어 신호(φ1)를 수신하도록 접속되고, 게이트 전극층(909, 910)은 제어 신호(φ2)를 수신하도록 접속된다.

불순물 영역(901 및 903)은 콘택트홀(CT)을 통해 출력 노드에 접속되고, 불순물 영역(902)은 콘택트홀을 통해 전원 노드 (접지 노드)에 접속된다. 불순물 영역(904 및 906)은 콘택트홀을 통해 출력 노드에 접속되며, 불순물 영역(905)은 콘택트홀을 통해 전원 노드 (접지 노드)에 접속된다.

MOS 트랜지스터(N2a)는 불순물 영역(901, 902, 903) 및 게이트 전극층(907, 908)으로 구성되며, MOS 트랜지스터(N2b)는 불순물 영역(904, 905, 906) 및 게이트 전극층(909 및 910)에 의해 구성된다. 1 개의 MOS 트랜지스터를 2개의 MOS 트랜지스터의 병렬 접속에 의해 형성한다. 이에 따라, 불순물 영역(901, 902)과 게이트 전극층으로 구성되는 MOS 트랜지스터(907)와 불순물 영역(902, 903)과 게이트 전극층(908)으로 구성되는 MOS 트랜지스터가 병렬로 접속되어, 큰 전류 구동력을 갖는 MOS 트랜지스터를 실현할 수 있다.

이 MOS 트랜지스터(N2a 및 N2b)가 접속되는 출력 노드 [도 16의 노드(904)]에 있어서 정전기 방전이 생긴 경우의 정전 파괴 내성을 개선하기 위해, 출력 노드에 접속되는 불순물 영역을 둘러싸도록, 전원 노드 (접지 노드)에 콘택트홀을 통해 접속되는 불순물 영역(911 내지 919)이 배치된다. 불순물 영역(901)은 불순물 영역(911, 912, 913)에 의해 둘러싸인다. 불순물 영역(903, 904)은 불순물 영역(914, 915, 916)에 의해 둘러싸인다. 불순물 영역(906)은 불순물 영역(917, 918, 919)에 의해 둘러싸인다. 이들 추가의 불순물 영역(911 내지 919)은 대응하는 출력 노드에 접속되는 불순물 영역(901, 903, 904, 906)과 두꺼운 필드 절연막을 통해 대향 배치된다. 이들 불순물 영역(911 내지 919)은 전원 노드에 접속된다. 따라서, 이들 추가의 불순물 영역(911 내지 919)은 소위 필드 트랜지스터를 대응하는 출력 노드에 접속되는 불순물 영역으로 구성한다.

도 24는 필드 트랜지스터의 구성을 개략적으로 나타낸 도면이다. 도 24에서, 필드 트랜지스터는, P형 반도체 기판 영역(920) 표면에 상호 간격을 두고 형성되는 고농도 N형 불순물 영역(921, 922)과, 이들 불순물 영역(921, 922)간에 형성되는 두꺼운 막 두께의 필드 절연막(923)을 포함한다. 출력 노드(904)가 불순물 영역(922)에 접속되고, 불순물 영역(921)은, 전원 노드 (접지 노드)에 접속된다. 정전 방전에 의해, 포지티브 전압이 출력 노드(904)에 인가된 경우에는, 이 불순물 영역(922)에서의 고전계에 의한 애벌란시 브레이크 다운에 의해, 이 불순물 영역(921, 922)과 기판 영역(920)에 의해 구성되는 측부 기생 바이폴라 트랜지스터가 도통되고, 이 출력 노드에 제공된 정전하가 흡수된다. 불순물 영역(922)이 도 23에 도시한 출력 노드에 접속되는 불순물 영역(901, 903, 904 및 906)에 대응하고, 불순물 영역(921)이 추가의 불순물 영역(911 내지 919) 중의 어느 하나에 대응한다.

이 필드 트랜지스터는, 불순물 영역(922)에서의 애벌란시 브레이크 다운에 의한 측부 기생 바이폴라 트랜지스터의 도통에 의해, 이상 고전압을 흡수하고 있다. 이 필드 절연막(923) 위에 접지 배선을 배치하고, 이 접지선을 게이트 전극으로 하는 알루미늄 게이트 필드 트랜지스터가 이용되는 경우도 있다. 이 경우에는, 등가적으로 큰 임계치 전압을 갖는 다이오드 접속된 MOS 트랜지스터가 출력 노드에 접속되게 되고, 네거티브 서지 전압이 인가된 경우에는, 네거티브 서지 전압은 이 다이오드 접속된 필드 트랜지스터에 의해 흡수된다. 또한 이 게이트 전극이 이용되지 않는 필드 트랜지스터에서도, 큰 네거티브 서지 전압이 출력 노드(904)에 인가된 경우에는, 역방향의 애벌란시 브레이크 다운에 의해, 기생 바이폴라 트랜지스터가 도통되어, 이러한 이상 네거티브 서지 전압이 흡수된다.

이 도 23에 도시한 바와 같이, 출력 노드에 접속되는 불순물 영역을 추가의 전원 노드에 접속되는 불순물 영역으로 둘러쌈으로써, 필드 트랜지스터가 형성되고, 출력 노드에 생기는 정전기 방전에 의한 정전 파괴 발생의 방지를 도모한다.

상술한 바와 같이, 출력 노드에 접속되는 불순물 영역을 둘러싸도록 필드 절연막을 통해 전원 노드에 접속되는 불순물 영역을 배치함으로써, 필드 트랜지스터가 형성되어, ESD 특성이 개선된다. 이 필드 트랜지스터의 채널 길이는, 3 ㎛ 이하로 되어, 애벌란시 브레이크 다운에 의해, 기생 바이폴라 트랜지스터의 도통에 의한 고속 응답의 실현을 도모한다. 그러나, 이러한 큰 전류를 흡수하기 위해서는, 충분한 면적을 갖는 불순물 영역(911 내지 919)을 배치할 필요가 있다. 불순물 영역(911 내지 919)이 병렬로 접속되어 전체로서 1 개의 큰 필드 트랜지스터가 실현된다.

그러나, 출력 회로 최종단을 둘러싸도록 불순물 영역을 배치할 필요가 있기 때문에, 출력 회로 최종단의 점유 면적이 커진다고 하는 문제가 생긴다. 특히, 예를 들면 반도체 기억 장치에 있어서 데이터의 출력 비트수가 16 또는 32로 증가된 경우, 이에 따라 출력 회로의 수도 증가하여, 고집적화에 대한 큰 장해가 된다.

특히, 방전용 MOS 트랜지스터에 대해서 뿐만 아니라, 충전용 MOS 트랜지스터에 대해서도 마찬가지의 필드 트랜지스터를 배치하는 경우, 보다 출력 회로 최종단의 점유 면적이 커져, 고집적화에 대한 큰 장해가 된다.

본 발명의 목적은 정전 파괴 내성을 저하시키지 않고 점유 면적을 저감시킬 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은 정전 파괴 내성을 저하시키지 않고 레이아웃 면적을 저감시킬 수 있는 출력 회로를 제공하는 것이다.

본 발명에 따른 반도체 장치는, 요컨데, 복수의 트랜지스터를 이용하는 장치에 있어서, 예를 들면 출력 노드인 소정 노드에 접속되는 불순물 영역과 예를 들면 전원 노드인 기준 전압원에 접속되는 불순물 영역이 교대로 배치되도록 트랜지스터 소자를 배열한다. 이에 의해, 기생적으로 필드 트랜지스터가 형성되어, 추가의 필드 트랜지스터 형성을 위한 불순물 영역을 설치할 필요가 없으므로, 점유 면적을 저감시킬 수 있다.

다른 노드에 접속되는 불순물 영역이 인접하도록 트랜지스터를 배열한다. 트랜지스터는 필드 절연막으로 둘러싸여 다른 트랜지스터 소자와 분리된다. 따라서, 상술한 배치에 의해, 인접하는 트랜지스터간에 기생적으로 필드 트랜지스터가 형성된다. 이에 따라, 필드 트랜지스터 형성을 위해 트랜지스터 배치부에 전용 불순물 영역을 설치할 필요가 없어, 레이아웃 면적이 저감된다. 또한, 기생 필드 트랜지스터에 의해, 정전 파괴 내성은 보증된다.

도 1a는 제1 트랜지스터의 단면 구조도.

도 1b는 제1 트랜지스터의 평면 레이아웃도.

도 2a는 제2 트랜지스터의 단면 구조의 개략도.

도 2b는 도 2a의 평면 레이아웃의 개략도.

도 3은 본 발명의 실시예 1에 따른 반도체 장치의 전기적 등가 회로를 나타낸 도면.

도 4는 본 발명의 실시예 1의 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면.

도 5는 본 발명의 실시예 2에 따른 반도체 장치의 전기적 등가 회로를 나타낸 도면.

도 6은 본 발명의 실시예 2에 따른 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면.

도 7은 본 발명의 실시예 3에 따른 반도체 장치의 전기적 등가 회로를 나타낸 도면.

도 8은 본 발명의 실시예 3의 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면.

도 9는 본 발명의 실시예 3의 변경례의 전기적 등가 회로를 나타낸 도면.

도 10은 본 발명의 실시예 3의 변경례의 평면 레이아웃을 개략적으로 나타낸 도면.

도 11은 본 발명의 실시예 4의 반도체 장치의 전기적 등가 회로를 나타낸 도면.

도 12는 본 발명의 실시예 4의 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면.

도 13은 본 발명의 실시예 5의 반도체 장치의 전기적 등가 회로를 나타낸 도면.

도 14는 본 발명의 실시예 5의 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면.

도 15는 본 발명의 실시예 6의 반도체 장치의 전기적 등가 회로를 개략적으로 나타낸 도면.

도 16은 본 발명의 실시예 6의 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면.

도 17은 본 발명의 실시예 7의 반도체 장치의 전기적 등가 회로를 개략적으로 나타낸 도면.

도 18은 본 발명의 실시예 7의 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면.

도 19는 도 18에 도시한 반도체 장치의 인접 트랜지스터의 단면 구조를 개략적으로 나타낸 도면.

도 20은 종래의 출력 회로의 구성을 개략적으로 나타낸 도면.

도 21은 종래의 출력 회로 최종단의 구성의 일 예를 나타낸 도면.

도 22는 도 21에 도시한 회로의 동작을 나타낸 신호 파형도.

도 23은 종래의 출력 회로 최종단의 평면 레이아웃을 개략적으로 나타낸 도면.

도 24는 필드 트랜지스터의 단면 구조를 개략적으로 나타낸 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

TR1 : 제1 트랜지스터

TR2 : 제2 트랜지스터

2a∼2f, 2x, 2y, 2z : 불순물 영역

3a∼3d : 게이트 전극층

6a∼6k, 16a∼16h, 26a∼26c, 16m, 16n, 26u∼26x, 36a∼36f, 36g, 36h : 불순물 영역

L1∼L4 : 트랜지스터열

[실시예 1]

도 1a는 본 발명의 실시예 1에서 이용되는 제1 트랜지스터(TR1)의 단면 구조를 개략적으로 나타낸 도면이다. 도 1a에 있어서, 제1 트랜지스터(TR1)는, P형 반도체 기판(1) 표면에, 상호 간격을 두고 배치되는 고농도의 N형 불순물 영역(2a, 2b, 2c)과, 불순물 영역(2a, 2b)간의 채널 영역 상에 도시하지 않은 게이트 절연막을 통해 형성되는 게이트 전극층(3a)과, 불순물 영역(2b, 2c)간의 채널 영역 상에 도시하지 않은 게이트 절연막을 통해 형성되는 게이트 전극층(3b)을 포함한다. 불순물 영역(2a 및 2c)의 외측에는, 다른 트랜지스터 소자와의 분리를 행하기 위한 필드 절연막(4a, 4b)이 형성된다. 게이트 전극(3a, 3b)은 공통으로 제어 신호(φ)를 수신하도록 접속되고, 불순물 영역(2b)은 전원 노드 (접지 노드) GND에 접속된다.

도 1b는 도 1a에 도시한 제1 트랜지스터(TR1)의 평면 레이아웃을 나타낸 도면이다. 도 1b에 도시한 바와 같이, 전원 노드(GND)에 접속되는 불순물 영역(2b)의 양측에 제어 신호(φ)를 수신하는 불순물 영역(2a 및 2c)이 배치된다. 불순물 영역(2a, 2b)간에 게이트 전극층(3a)이 배치되고, 또한 불순물 영역(2b, 2c)간에 게이트 전극층(3b)이 배치된다. 이들 불순물 영역(2a, 2b, 2c)은 각각 콘택트홀(5)을 통해 대응하는 노드에 접속된다.

도 2a는 본 발명의 실시예 1에서 이용되는 제2 트랜지스터(TR2)의 단면 구조를 개략적으로 나타낸 도면이다. 도 2a에 있어서, 제2 트랜지스터(TR2)는, P형 반도체 기판 영역(1) 표면에 상호 간격을 두고 형성되는 고농도 N형 불순물 영역(2d, 2e, 2f)과, 불순물 영역(2d, 2e)간의 채널 영역 상에 도시하지 않은 게이트 절연막을 통해 형성되는 게이트 전극층(3c)과, 불순물 영역(2e, 2f)간의 채널 영역 상에 도시하지 않은 게이트 절연막을 통해 형성되는 게이트 전극층(3d)을 포함한다. 불순물 영역(2d, 2f)의 외측에는, 다른 트랜지스터 소자와의 분리를 행하기 위한 필드 절연막(4c, 4d)이 배치된다.

게이트 전극층(3c, 3d)은 제어 신호(φ)를 수신하도록 접속되고, 불순물 영역(2d, 2f)은 전원 노드 (접지 노드: GND)에 접속된다. 불순물 영역(2e)은 소정의 노드(ND)에 접속된다.

도 2b는 도 2a에 도시한 제2 트랜지스터의 평면 레이아웃을 나타낸 도면이다. 도 2b에 도시한 바와 같이, 소정의 노드에 접속되는 불순물 영역(2e)의 양측에 인접하여 전원 노드에 접속되는 불순물 영역(2d, 2f)이 배치된다. 불순물 영역(2d, 2e)간에 게이트 전극층(3c)이 배치되고, 불순물 영역(2e, 2f)간에 게이트 전극층(3d)이 배치된다. 이들 불순물 영역(2d, 2e, 2f)은 각각 콘택트홀(5)을 통해 대응하는 노드에 접속된다.

도 1b 및 도 2b에 도시되는 바와 같이, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 모두 2개의 MOS 트랜지스터의 병렬 접속에 의해 구성되지만, 각각 전원 노드에 접속되는 불순물 영역의 위치가 다르다. 이들 트랜지스터(TR1 및 TR2)에 있어서는, 불순물 영역(2a, 2b, 2c) 주변을 따라 필드 절연막이 형성되고, 또한 불순물 영역(2d, 2e, 2f)의 주위를 둘러싸도록 필드 절연막이 형성된다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 교대로 배치함으로써, 기생 필드 트랜지스터가 형성된다. 이하, 실시예 1에 대해 설명한다. 이하의 설명에서는, 도면을 간략화하기 위해서, 불순물 영역을 대응하는 노드에 전기적으로 접속하기 위한 콘택트홀(5)은 생략한다. 또한, 각 불순물 영역의 사이즈는 동일하게 한다.

도 3은, 본 발명의 실시예 1에서의 반도체 장치의 전기적 등가 회로를 나타낸 도면이다. 도 3에서, 본 발명의 실시예 1에 따른 반도체 장치는 출력 노드(ND)와 전원 노드 (접지 노드)간에 상호 병렬로 접속되는 제1 트랜지스터 (TR1) 및 제2 트랜지스터(TR2)를 포함한다. 이들 트랜지스터(TR1 및 TR2)의 게이트에는 제어 신호(φA 및 φB)가 각각 제공된다. 이 도 3에 도시한 반도체 장치는 출력 회로 최종단이며, 노드(ND)는 도시하지 않은 패드를 통해 외부 핀 단자에 접속된다. 제어 신호(φA 및 φB)는 상호 다른 타이밍에서 활성화되어, 이 노드(ND)에서의 신호 출력 시의 링잉 (언더슈트)의 발생을 억제한다.

도 4는 도 3에 도시한 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면이다. 도 4에서, 트랜지스터(TR1 및 TR2)가 정렬하여 배치된다. 이들 트랜지스터(TR1 및 TR2)는 필드 절연막[4a 및 4c(4b)]으로 둘러싸인다. 이들 트랜지스터(TR1 및 TR2)의 출력 노드에 접속되는 불순물 영역(2a, 2c 및 2e)을 둘러싸도록 전원 노드 (접지 노드)에 접속되는 불순물 영역(6a 내지 6g)이 배치된다. 불순물 영역(2a)은 불순물 영역(6a 내지 6c)에 의해 둘러싸이고, 또한 불순물 영역(2c)이 불순물 영역(6d, 6e)에 의해 둘러싸인다. 이 불순물 영역(2c)에는, 필드 절연막[4c(4b)]을 통해, 트랜지스터(TR2)의 불순물 영역(2d)이 인접하여 배치된다. 트랜지스터(TR2)의 불순물 영역(2e)은 불순물 영역(6f, 6g)에 의해 둘러싸인다.

따라서, 노드(ND) (도 3 참조)에 접속되는 불순물 영역(2a, 2c 및 2e)은 인접하여 배치되는 전원 노드에 접속되는 불순물 영역(6a 내지 6e)과 필드 절연막을 통해 대향하여 배치되고, 따라서 이들 영역에서 점선으로 나타낸 바와 같이 필드 트랜지스터가 형성된다. 제1 트랜지스터(TR1)의 출력 노드에 접속되는 불순물 영역(2c)은, 필드 절연막[4c(4b)]을 통해, 제2 트랜지스터(TR2)의 전원 노드에 접속되는 불순물 영역(2d)에 인접하여 배치된다. 따라서 이들 불순물 영역(2c, 2d)간에 기생적으로 점선으로 나타낸 필드 트랜지스터가 형성된다. 따라서, 이 트랜지스터(TR1 및 TR2)간에 다시 추가의 불순물 영역을 형성할 필요가 없어, 회로 점유 면적이 저감된다. 특히, 그 출력 최종단의 트랜지스터의 수가 증가된 경우, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 교대로 정렬하여 배치함으로써, 레이아웃 면적 저감의 효과가 커진다.

또, 본 발명의 실시예 1에서는, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 그 게이트 전극에 다른 제어 신호(φA 및 φB)를 수신하고 있다. 그러나, 이들 게이트 전극층(3a 내지 3d)이, 동일한 제어 신호를 수신하더라도 좋고, 또한 1 개의 게이트 전극층 (예를 들면 3a)이 1 개의 제어 신호를 수신하고, 나머지 게이트 전극층 (예를 들면 3b 내지 3d)이 다른 쪽의 제어 신호를 수신하도록 구성되어도 좋다. 상호 접속되는 게이트 전극층의 수가 증가하면, 많은 MOS 트랜지스터가 병렬로 접속되고, 따라서 채널폭이 넓어져서, 전류 구동력이 커진다. 따라서, 이 게이트 전극층의 접속은 이 출력 노드의 충방전 속도의 제어 상태에 따라 적당하게 정해지면 좋다.

이상과 같이, 본 발명의 실시예 1에 따르면, 양측의 불순물 영역이 소정의 노드 (출력 노드)에 접속되는 제1 트랜지스터와, 양측의 불순물 영역이 전원 노드에 접속되는 제2 트랜지스터를 정렬하여 배치하고 있기 때문에, 이 제1 및 제2 트랜지스터간에 기생적으로 필드 트랜지스터가 형성되어, 이들 제1 및 제2 트랜지스터간에, 필드 트랜지스터를 형성하기 위한 불순물 영역 (확산층)을 형성할 필요가 없어, 레이아웃 면적을 저감시킬 수 있다.

[실시예 2]

도 5는 본 발명의 실시예 2에 따른 반도체 장치의 전기적 등가 회로를 나타낸 도면이다. 도 5에 있어서, 본 발명의 실시예 2에 따른 반도체 장치는 출력 노드(ND)와 전원 노드 (접지 노드)간에 병렬로 접속되고 또한 각각의 게이트에 제어 신호(φA, φB, φC 및 φD)를 수신하는 N 채널 MOS 트랜지스터(TR1a, TR2a, TR1b 및 TR2b)를 포함한다. 즉, 본 발명의 실시예 2에서, 출력 구동 트랜지스터는 4 개의 MOS 트랜지스터로 분할된다.

도 6은 본 발명의 실시예 2에 따른 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면이다. 도 6에서, 트랜지스터(TR1a 및 TR1b)로서 도 1a 및 도 1b에 도시한 제1 트랜지스터(TR1)를 이용하고, 트랜지스터(TR2a 및 TR2b)로서, 도 2a 및 도 2b에 도시한 제2 트랜지스터(TR2)를 이용한다. 트랜지스터(TR1a 및 TR2a)는 도면의 수평 방향을 따라 정렬하여 배치되고, 또한 트랜지스터(TR2b 및 TR1b)가 수평 방향을 따라 정렬하여 배치된다. 도 6의 수직 방향에서는, 제1 트랜지스터(TR1a)와 제2 트랜지스터(TR2b)가 정렬하여 배치되고, 또한 트랜지스터(TR2a 및 TR1b)가 수직 방향을 따라 정렬하여 배치된다.

즉, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 행 방향 및 열 방향 (수평 방향 및 수직 방향)에서 정렬하여 배치시킨다. 이에 의해, 트랜지스터(TR1a 및 TR2a)에서는 불순물 영역(2c 및 2d)간에 형성된 필드 절연막에 의해, 기생적으로 필드 트랜지스터가 형성되고, 또한 트랜지스터(TR2b 및 TR1b)에서는, 불순물 영역(2f 및 2a)간의 필드 절연막에 의해, 기생 필드 트랜지스터가 형성된다.

트랜지스터(TR1a)의 출력 노드에 접속되는 불순물 영역(2a 및 2c)은, 트랜지스터(TR2b)의 전원 노드에 접속되는 불순물 영역(2d 및 2a)에 필드 절연막을 통해 대향하여 배치되고, 따라서 이 영역에서도 기생적으로 필드 트랜지스터가 형성된다. 트랜지스터(TR1a)의 전원 노드에 접속되는 불순물 영역(2b)은, 트랜지스터(TR2b)의 출력 노드에 접속되는 불순물 영역(2e)에 필드 절연막을 통해 대향하여 배치되기 때문에, 이 영역에서도 기생적으로 필드 트랜지스터가 형성된다.

마찬가지로, 트랜지스터(TR2a 및 TR1b)에서는, 전원 노드에 접속되는 불순물 영역(2d, 2f, 2g)이, 출력 노드에 접속되는 불순물 영역(2a, 2c 및 2e)에 각각 필드 절연막을 통해 대향하여 배치된다. 따라서 이들 트랜지스터(TR2a 및 TR1b)간의 영역에서도 기생적으로 필드 트랜지스터가 형성된다.

트랜지스터(TR1a)의 게이트 전극(3a, 3b)이 제어 신호(φA)를 수신하도록 접속되고, 트랜지스터(TR2a)의 게이트 전극(3c, 3d)이 제어 신호(φB)를 수신하도록 접속되며, 트랜지스터(TR2b)의 게이트 전극(3c, 3d)이 제어 신호(φC)를 수신하도록 접속되고, 트랜지스터(TR1b)의 게이트 전극(3a, 3b)이 제어 신호(φD)를 수신하도록 접속된다.

트랜지스터(TR1a 및 TR2a)의 외측에, 필드 절연막을 통해 전원 노드에 접속되는 불순물 영역(6h)이 수평 방향으로 연장되어 배치되고, 또한 트랜지스터(TR2b 및 TR1b)의 외측에 필드 절연막을 통해, 전원 노드 (접지 노드)에 접속되는 불순물 영역(6i)이 수평 방향으로 연장되어 배치된다. 또한, 트랜지스터(TR1a)의 출력 노드에 접속되는 불순물 영역(2a)에서 이 도면의 수평 방향에 대해 인접하여 전원 노드에 접속되는 불순물 영역(6j)이 배치되고, 또한 트랜지스터(TR1b)의 출력 노드에 접속되는 불순물 영역(2c)에 수평 방향에서 인접하여 전원 노드에 접속되는 불순물 영역(6k)이 형성된다.

따라서, 이 도 6에 도시한 바와 같이, 출력 트랜지스터가 4 개의 트랜지스터 (TR1a, TR2a, TR1b 및 TR2b)로 분할되는 경우, 이들 트랜지스터간에, 필드 트랜지스터를 형성하기 위한 전용 전원 노드에 접속되는 불순물 영역을 배치할 필요가 없어, 레이아웃 면적이 대폭 저감된다. 단지 이들 트랜지스터(TR1a, TR2a, TR1b 및 TR2b)를 둘러싸도록, 필드 트랜지스터를 형성하기 위한 불순물 영역(6h 내지 6k)을 배치하는 것이 필요시될 뿐이다.

이 도 6에 도시한 배치에서, 제1 및 제2 트랜지스터를 수평 방향 및 수직 방향을 따라 필요한 수만큼 교대로 반복하여 배치함으로써, 보다 레이아웃 면적 저감의 효과는 커진다.

또, 이 도 6에 도시한 구성에서도, 트랜지스터(TR1a, TR1b, TR2a 및 TR2b)의 게이트 전극층은 각각 별개의 제어 신호를 수신하도록 접속된다. 그러나, 이 출력 노드(ND)의 구동 (충방전)의 제어 상태에 따라, 모든 게이트 전극층이 동일한 제어 신호를 수신하도록 접속되어도 좋고, 또한 1 개의 제어 신호가 2 개의 트랜지스터 소자에 걸쳐, 3 개의 게이트 전극층에 제공되도록 구성되어도 좋다. 게이트 전극의 접속은, 출력 노드(ND)의 충방전의 제어 상태에 따라 그 전류 구동력을 적당히 조절하기 위해 적절히 정해진다.

이상과 같이, 본 발명의 실시예 2에 따르면, 양측이 전원 노드에 접속되는 불순물 영역을 갖는 제2 트랜지스터와, 양측이 소정의 노드에 접속되는 불순물 영역이 배치되는 제1 트랜지스터를 수평 방향 및 수직 방향 교대로 배치하고 있기 때문에, 필드 트랜지스터를 형성하기 위한 전용 전원 노드에 접속되는 불순물 영역을 트랜지스터간에 배치할 필요가 없어, 레이아웃 면적이 대폭 저감된다.

[실시예 3]

도 7은 본 발명의 실시예 3에 따른 반도체 장치의 전기적 등가 회로를 나타낸 도면이다. 도 7에서, 이 출력 회로 최종단은, 출력 노드(ND)와 전원 노드 (접지 노드)간에 병렬로 접속되는 n 채널 MOS 트랜지스터(TR1a 내지 TR1d)를 포함한다. 이들 4 개의 MOS 트랜지스터(TR1a 내지 TR1d)의 각각의 게이트에 제어 신호(φA, φB, φC 및 φD)가 각각 제공된다. 또한 이들 MOS 트랜지스터(TR1a 내지 TR1d)의 각각은 도 1a 및 도 1b에 도시한 제1 트랜지스터(TR1)로 구성된다.

도 8은 본 발명의 실시예 3에 따른 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면이다. 도 8에서, 트랜지스터(TR1a 및 TR1b)가 수평 방향을 따라 정렬하여 배치되고, 또한 트랜지스터(TR1c 및 TR1d)가, 그 출력 노드에 접속되는 불순물 영역(2a 및 2c)이, 트랜지스터(TR1a 및 TR1b)의 전원 노드에 접속되는 불순물 영역(2b)에 대향하도록 수평 방향을 따라 1 개의 불순물 영역만큼 어긋나게 배치된다. 트랜지스터(TR1a 및 TR1b)간에, 필드 트랜지스터 형성용 전원 노드에 접속되는 불순물 영역(16e)이 배치되고, 또한 트랜지스터(TR1c 및 TR1d)간에, 필드 트랜지스터 형성을 위한 전원 노드에 접속되는 불순물 영역(16f)이 배치된다.

트랜지스터(TR1a 및 TR1c)의 각각의 불순물 영역(2a)에 인접하여, 필드 트랜지스터 형성을 위한 전원 노드에 접속되는 불순물 영역(16a 및 16b)이 배치되고, 또한 트랜지스터(TR1b 및 TR1d)의 출력 노드에 접속되는 불순물 영역(2c)에 인접하여, 필드 트랜지스터 형성을 위한 전원 노드에 접속되는 불순물 영역(16g, 16h)이 배치된다. 트랜지스터(TR1a 및 TR1b)의 외측에 수평 방향을 따라, 필드 트랜지스터 형성을 위한 불순물 영역(16c)이 배치되고, 또한 트랜지스터(TR1c 및 TR1d)의 외측에, 수평 방향을 따라 정렬하여 필드 트랜지스터 형성을 위한 불순물 영역(16d)이 배치된다.

트랜지스터(TR1a 내지 TR1d)의 각각은 필드 절연막에 의해 상호 분리되어 있다. 따라서, 수직 방향에서는, 트랜지스터(TR1a)의 불순물 영역(2b, 2c)이 트랜지스터(TR1c)의 불순물 영역(2a, 2b)에 각각 대향하여 배치되고, 이들 영역이 필드 절연막에 의해 분리되어 있기 때문에, 이에 따라 기생적으로 필드 트랜지스터가 형성된다. 또한 트랜지스터(TR1b)의 불순물 영역(2b, 2c)이 각각 트랜지스터(TR1d)의 불순물 영역(2a, 2b)에 필드 절연막을 통해 대향하여 배치된다. 따라서, 이 영역에서도 필드 트랜지스터가 기생적으로 형성된다. 따라서, 수평 방향으로 배치되는 트랜지스터열에서는, 트랜지스터간에 필드 절연막 형성용 불순물 영역을 배치할 필요가 있지만, 수직 방향으로 인접하는 트랜지스터열간에서는, 필드 트랜지스터 형성을 위한 불순물 영역을 배치할 필요가 없다. 이에 따라, 2행 2열로 트랜지스터를 배치하는 경우에서도, 레이아웃 면적을 저감시킬 수 있다.

또, 이 도 8에 도시한 구성에서, 수평 방향 및 수직 방향으로 동일한 패턴을 반복함으로써, 보다 다수의 트랜지스터 소자에, 출력 트랜지스터를 분할할 수 있다. 이 경우, 레이아웃 면적 삭감의 효과가 보다 커진다.

도 8에 도시한 구성에서 트랜지스터(TR1a)의 게이트 전극층(3a, 3b)이 제어 신호(φA)를 수신하도록 접속되고, 트랜지스터(TR1b)의 게이트 전극층(3a, 3b)이 제어 신호(φB)를 수신하도록 접속되며, 트랜지스터(TR1c)의 게이트 전극층(3a, 3b)이 제어 신호(φC)를 수신하도록 접속되고, 또한 트랜지스터(TR1d)의 게이트 전극층(3a, 3b)이 모두 제어 신호(φD)를 수신하도록 접속된다. 그러나, 이 게이트 전극에의 제어 신호의 인가 형태는 출력 노드(ND)의 충방전 속도의 제어 상태에 따라 적당하게 전류 구동력이 조정되도록 각 게이트 전극층에 제어 신호가 적당하게 분산되어 접속되는 구성이어도 좋다.

[변경례]

도 9는 본 발명의 실시예 3의 변경례의 구성의 전기적 등가 회로를 나타낸 도면이다. 도 9에서, 이 반도체 장치 (출력 회로의 최종단)는, 출력 노드(ND)와 전원 노드 (접지 노드)간에 상호 병렬로 접속되고 또한 각각의 게이트에 제어 신호(φA, φB, …, φM 및 φN)를 수신하는 n 채널 MOS 트랜지스터(TR1a, TR1b, …, TR1m 및 TR1n)을 포함한다. 이들 트랜지스터(TR1a 내지 TR1n)의 각각은 도 1a 및 도 1b에 도시한 제1 트랜지스터로 구성된다.

도 10은 도 9에 도시한 반도체 장치의 평면 레이아웃을 나타낸 도면이다. 도 10에서는 트랜지스터(TR1 내지 TRn)로서 16 개의 트랜지스터(T1 내지 T16)가 4행 4열로 배열되는 경우의 평면 레이아웃이 일 예로서 도시된다. 이들 트랜지스터(T1 내지 T16)의 각각은 도 1a 및 도 1b에 도시한 제1 트랜지스터이고, 중앙의 불순물 영역을 전원 노드에 접속하며 또한 그 양쪽의 불순물 영역을 출력 노드에 접속되는 불순물 영역으로서 이용한다.

도 10에서, 트랜지스터(T1 내지 T4)가 행 방향으로 정렬하여 배치되고, 또한 트랜지스터(T5, T6, T7 및 T8)가 행 방향으로 정렬하여 배치되며, 트랜지스터 (T9, T10, T11 및 T12)가 행 방향으로 정렬하여 배치되고, 또한 트랜지스터(T13, T14, T15 및 T16)가 행 방향으로 정렬하여 배치된다. 열 방향으로 인접하는 트랜지스터는 수평 방향으로 1 개의 불순물 영역만큼 시프트되어 배치된다. 즉, 이 도 10에 도시한 트랜지스터의 배치는, 도 8에 도시한 트랜지스터의 배치를 4행 4열로 배열되는 16 개의 트랜지스터에 확장한 것과 등가이다. 행 방향으로 정렬하여 배치되는 트랜지스터간에 필드 트랜지스터 형성을 위한 전원 노드에 접속되는 불순물 영역(26c)이 배치되고, 또한 각 트랜지스터열에서, 출력 노드에 접속되는 불순물 영역에 인접하여, 필드 트랜지스터를 형성하기 위한 전원 노드에 접속되는 불순물 영역(26a 및 26c)이 각각 배치된다. 트랜지스터(T1 내지 T4) 및 트랜지스터(T13 내지 T16)의 각각의 외측에, 필드 트랜지스터를 형성하기 위한 전원 노드에 접속되는 불순물 영역(26b)이 행 방향으로 연장되어 배치된다.

이 도 10에 도시한 바와 같이, 열 방향으로 인접하는 트랜지스터열에서는, 1 개의 불순물 영역만큼 시프트되어 트랜지스터가 배치된다. 트랜지스터(T1-T16)의 각각은 양측에 출력 노드에 접속되는 불순물 영역을 가지며 중앙의 불순물 영역이 전원 노드에 접속된다. 각 트랜지스터열에서는 인접 트랜지스터간에 필드 트랜지스터 형성을 위한 불순물 영역이 배치된다. 따라서 인접 트랜지스터열간에 있어서, 각 트랜지스터의 출력 노드에 접속되는 불순물 영역은 대응하는 트랜지스터의 전원 노드에 접속되는 불순물 영역 또는 필드 트랜지스터 형성을 위한 불순물 영역과 대향하여 배치되어, 기생 필드 트랜지스터를 형성한다. 따라서 트랜지스터열간에, 필드 트랜지스터를 형성하기 위한 여분의 불순물 영역을 배치할 필요가 없어, 레이아웃 면적이 대폭 저감된다.

이상과 같이, 본 발명의 실시예 3에 따르면, 양측의 불순물 영역이 출력 노드에 접속되는 제1 트랜지스터를 복수열 배치하고, 각 열에 있어서, 1 개의 불순물 영역만큼 어긋나게 트랜지스터를 배치하도록 구성하고 있기 때문에, 트랜지스터열간에서 여분의 필드 트랜지스터를 형성하기 위한 전용 불순물 영역을 설치할 필요가 없어, 레이아웃 면적이 대폭 저감된다.

[실시예 4]

도 11은 본 발명의 실시예 4에 따른 반도체 장치의 전기적 등가 회로를 나타낸 도면이다. 도 11에서는, 반도체 장치 (출력 회로 최종단)는 출력 노드(ND)와 접지 노드간에 상호 병렬로 접속되고 또한 각각의 게이트에 제어 신호(φA 내지 φD)를 수신하는 n 채널 MOS 트랜지스터(TR2a 내지 TR2d)를 포함한다. 이들 트랜지스터(TR2a 내지 TR2d)로서는, 도 2a 및 도2b에 도시한 제2 트랜지스터가 이용된다.

도 12는 이 도 11에 도시한 회로의 평면 레이아웃을 나타낸 도면이다. 도 12에서, 트랜지스터(TR2a 내지 TR2d)가 2행 2열로 배열된다. 트랜지스터(TR2a 및 TR2b)가 행 방향을 따라 정렬하여 배치되고, 트랜지스터(TR2c 및 TR2d)가 행 방향을 따라 정렬하여 배치된다. 트랜지스터(TR2a 및 TR2b)를 포함하는 트랜지스터열과, 트랜지스터(TR2c 및 TR2d)를 포함하는 트랜지스터열은 그 배치 위치가 상호 1 개의 불순물 영역만큼 어긋나 있다 [불순물 영역(2d, 2e, 2f)의 사이즈는 동일함]. 따라서, 트랜지스터(TR2a)의 출력 노드에 접속되는 불순물 영역(2e) 및 전원 노드에 접속되는 불순물 영역(2f)은 트랜지스터(TR2c)의 전원 노드에 접속되는 불순물 영역(2d) 및 출력 노드에 접속되는 불순물 영역(2e)에 각각 필드 절연막을 통해 대향하여 배치된다.

마찬가지로, 트랜지스터(TR2b)의 불순물 영역(2e, 2f)은 트랜지스터(TR2d)의 불순물 영역(2d, 2e)에 각각 도시하지 않은 필드 절연막을 통해 대향하여 배치된다. 제2 트랜지스터를 2행 2열로 배치한 경우, 트랜지스터열 내부에서, 특히 필드 트랜지스터를 형성하기 위한 불순물 영역이 설치되지 않는다. 또한, 트랜지스터(TR2a 및 TR2b)와 트랜지스터(TR2c 및 TR2d)는, 전원 노드에 접속되는 불순물 영역이 출력 노드에 접속되는 불순물 영역과 필드 절연막을 통해 대향하도록 배치되기 때문에, 이 트랜지스터열간에 필드 절연막이 기생적으로 형성되어, 필드 트랜지스터 형성을 위한 여분의 불순물 영역을 형성할 필요는 없다. 따라서, 이 도 12에 도시한 배치에서는, 레이아웃 점유 면적을 대폭 저감시킬 수 있다.

또, 이 트랜지스터(TR2a 및 TR2b)의 외측에, 필드 트랜지스터를 형성하기 위한 불순물 영역(16j)이 형성되고, 또한 트랜지스터(TR2c 및 TR2d)의 외측에, 필드 트랜지스터 형성을 위한 불순물 영역(16k)이 배치된다. 이 트랜지스터(TR2a 내지 TR2d)의 평면 레이아웃에서 게이트 전극층이 각각 별개의 제어 신호(φA 내지 φD)를 수신하도록 접속되어 있다. 그러나, 이 출력 노드(ND)의 충방전의 제어 상태에 따라서, 이들 게이트 전극은 적당하게 그 제어 신호에 대한 접속이 정해지면 좋다.

또한, 도 12에서는, 2행 2열로 배열된 제2 트랜지스터를 나타내고 있다. 그러나, 도 10에 도시한 제3 실시예와 마찬가지로 하여, 복수행 복수열로 제2 트랜지스터를, 열 방향에서, 1 개의 불순물 영역만큼 어긋나게 배치한다는 조건을 만족하도록 반복 배치해도 마찬가지의 효과를 얻을 수 있다. 특히, 트랜지스터의 수가 증가할수록, 추가의 필드 트랜지스터 형성을 위한 불순물 영역이 불필요해져서, 레이아웃 면적 저감의 효과가 커진다.

이상과 같이, 본 발명의 실시예 4에 따르면, 양측의 불순물 영역이 전원 노드에 접속되는 제2 트랜지스터를 행 및 열 방향으로 배열하고, 열 방향에서는, 전원 노드에 접속되는 불순물 영역이 출력 노드에 접속되는 불순물 영역과 대향하도록, 1 개의 불순물 영역만큼 어긋나게 배치하고 있기 때문에, 트랜지스터열간에서 필드 트랜지스터를 형성하기 위한 불순물 영역이 불필요해져서, 레이아웃 면적을 대폭 저감시킬 수 있다.

[실시예 5]

도 13은 본 발명의 실시예 5에 따른 반도체 장치 (출력 회로 최종단)의 전기적 등가 회로를 나타낸 도면이다. 도 13에서, 복수의 트랜지스터(TR11 내지 TR1m) 및 트랜지스터(TR21 내지 TR2m)가 출력 노드(ND)와 전원 노드 (접지 노드)간에 상호 병렬로 접속되고 또한 각각의 게이트에 제어 신호(φ1 내지 φ2m)가 제공된다. 트랜지스터(TR11 내지 TR1m)는 도 1a 및 도 1b에 도시한 제1 트랜지스터로 구성되고, 트랜지스터(TR2l 내지 TR2m)는 도 2a 및 도 2b에 도시한 제2 트랜지스터로 구성한다. 제어 신호(φ1 내지 φ2m)는 상호 타이밍을 어긋나게 하여 활성/비활성화된다.

도 14는 본 발명의 실시예 5에 따른 반도체 장치의 평면 레이아웃을 나타낸 도면이다. 도 14에서, 양측의 불순물 영역(2a 및 2c)이 출력 노드에 접속되는 제1 트랜지스터(TR1)와 양측의 불순물 영역이 전원 노드에 접속되는 제2 트랜지스터(TR2)가 도면의 수평 방향 (행 방향)을 따라 일렬로 정렬되어 교대로 배치된다. 각 트랜지스터열에서, 동일한 순서로 제1 트랜지스터 및 제2 트랜지스터가 교대로 배열된다. 그러나, 이들 트랜지스터열은 그 불순물 영역 1 개만큼 어긋나게 트랜지스터가 배열된다. 따라서, 트랜지스터(TR11, TR21, TR13, …, TR2m-1)를 갖는 트랜지스터열(L1)과, 트랜지스터(TR12, TR22, TR14, …, TR2m)를 갖는 트랜지스터열(L2)에서, 전원 노드에 접속되는 불순물 영역과 출력 노드에 접속되는 불순물 영역이 도시되지 않은 필드 절연막을 통해 대향하여 배치된다.

예를 들면, 트랜지스터(TR11)의 전원 노드에 접속되는 불순물 영역(2b) 및 출력 노드에 접속되는 불순물 영역(2c)은, 인접열(L2)의 트랜지스터(TR12)의 출력 노드에 접속되는 불순물 영역(2a) 및 전원 노드에 접속되는 불순물 영역(2b)에 각각 도시하지 않은 필드 절연막을 통해 대향하여 배치된다. 따라서 이 영역에서, 기생 필드 트랜지스터가 형성된다. 이 트랜지스터(TR11, TR21, TR13, …, TR2m-1)의 트랜지스터열(L1)의 외측에, 전원 노드에 접속되는 불순물 영역(26c)이 배치되고, 이들 트랜지스터의 출력 노드에 접속되는 불순물 영역(2a, 2c 및 2e)간에서 필드 트랜지스터를 형성한다. 또한, 트랜지스터(TR12, TR22, TR14, …, TR2m)를 갖는 트랜지스터열(L2)의 외측에, 행 방향을 따라 연장되는, 전원 노드에 접속되는 불순물 영역(26d)이 배치된다. 이들 트랜지스터(TR12, TR22, TR14, TR2m)의 출력 노드에 접속되는 불순물 영역(2a, 2c 및 2e)과 불순물 영역(26d)간에서 필드 트랜지스터가 형성된다. 트랜지스터열(L1 및 L2) 각각에서, 출력 노드에 접속되는 불순물 영역(2a)에 인접하여, 필드 트랜지스터를 형성하기 위한 전원 노드에 접속되는 불순물 영역(26a, 26b)이 배치된다.

이 도 14에 도시한 바와 같이, 트랜지스터열(L1 및 L2) 각각에 있어서, 제1 트랜지스터 및 제2 트랜지스터가 교대로 배열되어 있다. 따라서, 이 트랜지스터열 내부에 있어서, 필드 트랜지스터를 형성하기 위한 불순물 영역이 불필요해진다. 또한, 인접 트랜지스터열에 있어서는, 그 트랜지스터의 배치 영역이 1 개의 불순물 영역만큼 어긋나 있다. 따라서, 트랜지스터열 간에 있어서는, 전원 노드에 접속되는 불순물 영역과 출력 노드에 접속되는 불순물 영역이 도시하지 않은 필드 절연막을 통해 대향하여 배치되고, 이 트랜지스터열간에, 필드 트랜지스터를 형성하기 위한 불순물 영역이 불필요해져서, 레이아웃 면적을 대폭 저감시킬 수 있다. 복수열의 트랜지스터를 배치하는 경우에는, 도 14에 도시한 2열의 트랜지스터열을 그 수직 방향 (열 방향)으로 반복 배치하면 좋다.

또, 도 14에 도시한 구성에 있어서, 트랜지스터(TR11, TR21∼TR2m-1, TR2m)의 게이트 전극층에 각각 제어 신호(φ1 내지 φ2m)가 제공되고 있다. 그러나, 이들 제어 신호는 동일한 제어 신호이어도 좋고, 또한 그 접속 형태로서는, 출력 노드의 충방전의 제어에 따라 트랜지스터의 전류 공급력의 크기로 정해지도록 적당히 각 트랜지스터의 게이트 전극층에 제어 신호가 분산되어 접속되어도 좋다.

[실시예 6]

도 15는 본 발명의 실시예 6에 따른 반도체 장치 (출력 회로 최종단)의 전기적 등가 회로를 나타낸 도면이다. 도 15에 있어서, 이 출력 회로 최종단은, 출력 노드(ND)와 전원 노드 (접지 노드)간에 상호 병렬로 접속되고 또한 각각의 게이트에 제어 신호(φ1 내지 φm)를 수신하는 트랜지스터(TR11 내지 TR1m)를 포함한다. 이들 n 채널 MOS 트랜지스터(TR11 내지 TR1m)로서, 도 1a 및 도 1b에 도시한 제1 트랜지스터(TR1)가 이용된다.

도 16은 본 발명의 실시예 6에 따른 반도체 장치의 평면 레이아웃을 개략적으로 나타낸 도면이다. 도 16에 있어서, 트랜지스터(TR11, TR13, TR15, …, TR1m-1)가 정렬하여 배치되고, 또한 트랜지스터(TR12, TR14, TR16, TR18, …, TR1m)가 1열로 정렬하여 배치된다. 전원 노드에 접속되는 불순물 영역과 출력 노드에 접속되는 불순물 영역이 필드 절연막을 통해 대향하여 배치되도록, 트랜지스터열(L1 및 L2)의 트랜지스터는 어긋나게 배치된다.

트랜지스터열(L1)에 있어서, 출력 노드에 접속되는 불순물 영역(2x)의 외측에, 필드 트랜지스터 형성을 위한 전원 노드에 접속되는 불순물 영역(36a 및 36e)이 배치되고, 트랜지스터열(L2)에 있어서, 그 외측에, 출력 노드에 접속되는 불순물 영역(2x)에 인접하여, 필드 트랜지스터 형성을 위한 불순물 영역(36b 및 36f)이 배치된다. 트랜지스터열(L1)에 평행하게, 그 외측에, 전원 노드에 접속되는 불순물 영역(36c)이 배치되고, 또한 트랜지스터열(L2)의 외측에, 도시하지 않은 필드 절연막을 통해, 전원 노드에 접속되는 불순물 영역(36d)이 배치된다.

트랜지스터열(L1 및 L2)에 있어서는, 트랜지스터가 어긋나게 배치된다. 따라서, 전원 노드에 접속되는 불순물 영역(2b)과 출력 노드에 접속되는 불순물 영역(2x)이 상호 대향하여 배치된다. 따라서, 트랜지스터열(L1 및 L2)간에는, 기생적으로 필드 트랜지스터가 형성되고, 따라서, 필드 트랜지스터를 형성하기 위한 불순물 영역이 불필요해져서, 레이아웃 면적이 저감된다.

또한, 본 발명의 실시예 6에 있어서는, 트랜지스터열(L1 및 L2) 각각에 있어서, 인접하는 트랜지스터는 출력 노드에 접속되는 불순물 영역(2x)을 공유한다. 1 개의 불순물 영역이 2 개의 트랜지스터로 이용되기 때문에, 콘택트홀도 2 개의 트랜지스터에 대해 1 군데에만 설치해도 되므로, 정렬 방향 (행 방향)을 따른 레이아웃 면적이 대폭 저감된다. 또한, 출력 노드에 접속되는 불순물 영역(2x)이 공유되기 때문에, 전체로서의 출력 노드에 접속되는 불순물 영역의 점유 면적도 저감시킬 수 있다. 불순물 영역(2x)이 공유되어도, 트랜지스터의 전류 구동력은 채널의 폭과 길이의 비에 의해 제공되기 때문에, 각 트랜지스터는 각각 원하는 전류 구동력을 가질 수 있다.

이상과 같이, 본 발명의 실시예 6에 따르면, 출력 노드에 접속되는 불순물 영역을 갖는 제1 트랜지스터를 정렬하여 배치하고 또한 그 정렬 방향과 직교하는 방향의 인접 트랜지스터열간에서 그 배치 위치를 어긋나게 배치하여, 전원 노드에 접속되는 불순물 영역과 출력 노드에 접속되는 불순물 영역이 필드 절연막을 통해 대향하여 배치되도록 구성하고 있기 때문에, 필드 트랜지스터 형성을 위한 불순물 영역이 불필요해져서, 레이아웃 면적이 대폭 저감된다. 또한, 출력 노드에 접속되는 불순물 영역을 인접 트랜지스터에서 공유하고 있기 때문에, 이 불순물 영역의 회로 내의 점유 면적을 대폭 저감시킬 수 있다.

[실시예 7]

도 17은 본 발명의 실시예 7에 따른 반도체 장치의 전기적 등가 회로를 나타낸 도면이다. 도 17에 있어서, 본 발명의 실시예 7에 따른 반도체 장치는 출력 노드(ND)와 전원 노드 (접지 노드)간에 상호 병렬로 접속되고 또한 각각의 게이트에 제어 신호(φ1 내지 φm)를 수신하는 n 채널 MOS 트랜지스터(TR21 내지 TR2m)를 포함한다. 이들 트랜지스터(TR21 내지 TR2m) 각각으로서, 도 2a 및 도 2b에 도시한, 양측 불순물 영역이 전원 노드에 접속되는 제2 트랜지스터가 이용된다.

도 18은 본 발명의 실시예 7에 따른 반도체 장치의 평면 레이아웃을 나타낸 도면이다. 도 18에 있어서, 트랜지스터(TR21 내지 TR2m)는 2 열로 배열되어, 트랜지스터열(L3 및 L4)을 형성한다. 트랜지스터열(L3 및 L4)에 포함되는 트랜지스터는, 전원 노드에 접속되는 불순물 영역과 출력 노드에 접속되는 불순물 영역이 도시하지 않은 필드 절연막을 통해 대향하도록, 그 위치가 어긋나 있다.

또한, 이 트랜지스터열(L3 및 L4) 각각에 있어서, 인접 트랜지스터는 불순물 영역(2y)을 공유한다. 이 불순물 영역(2y)은 전원 노드에 접속된다. 출력 노드(ND)에 접속되는 불순물 영역(2z)은 각 트랜지스터에 대해 개개로 설치된다. 이 도 18에 도시한 구성에 있어서도, 각 불순물 영역(2z)에 대해 필드 트랜지스터를 형성하기 위해, 트랜지스터열(L3)의 외측에 도시하지 않은 필드 절연막을 통해, 정렬 방향 (행 방향)을 따라, 전원 노드에 접속되는 불순물 영역(36g)이 배치되고, 또한 트랜지스터열(L4)의 외부에, 도시하지 않은 필드 절연막을 통해 불순물 영역(2z)과 필드 트랜지스터를 형성하도록, 정렬 방향을 따라 전원 노드에 접속되는 불순물 영역(36h)이 배치된다.

이 도 18에 도시한 구성에 있어서도, 트랜지스터열(L3 및 L4)간에, 필드 절연막을 형성하기 위한 불순물 영역은 불필요하다. 전원 노드에 접속되는 불순물 영역(2y)과 출력 노드에 접속되는 불순물 영역(2z)이 필드 절연막을 통해 대향하여 배치되기 때문에, 기생적 필드 트랜지스터가 형성된다. 또한, 트랜지스터열(L3 및 L4 ) 각각에 있어서, 인접 트랜지스터가 불순물 영역을 공유하고 있기 때문에, 2 개의 트랜지스터에 대해 1 개의 불순물 영역을 설치하는 것만으로 족하므로, 각 트랜지스터열의 정렬 방향을 따른 크기를 저감시킬 수 있다.

도 19는, 1 개의 트랜지스터열에서 인접하여 배치되는 트랜지스터의 단면 구조를 개략적으로 나타낸 도면이다. 도 19에 있어서, p형 반도체 기판 영역(PSUB) 위에, 서로 간격을 두고 불순물 영역(2za, 2ya, 2zb, 및 2yb)이 배치된다. 불순물 영역(2za 및 2ya)간의 채널 영역 위에 도시하지 않은 게이트 절연막을 통해 게이트 전극층(Ga)이 배치되고, 불순물 영역(2ya 및 2zb)간의 채널 영역 위에 게이트 절연막을 통해 게이트 전극층(Gb)이 배치되며, 불순물 영역(2zb, 2yb)간의 채널 영역 위에 도시하지 않은 게이트 절연막을 통해 게이트 전극층(Gc)이 배치된다.

불순물 영역(2za, 2zb)은 출력 노드(ND)에 접속되고, 불순물 영역(2ya, 2yb)은 전원 노드(GND)에 접속된다. 게이트 전극층(Ga, Gb, Gc)은 각각 제어 신호(φa, φb, φb)를 수신한다. 이 도 19에 도시한 구성으로부터 명백한 바와 같이, 4 개의 불순물 영역에 의해, 2 개의 트랜지스터(TRa 및 TRb)를 형성할 수 있다. 불순물 영역(2ya및 2yb)은 각각 2 개의 트랜지스터에 의해 공유된다. 트랜지스터의 전류 구동력은 게이트 전극층(Ga, Gb, Gc) 아래에 형성되는 채널의 폭 및 길이의 비에 의해 결정된다. 따라서, 게이트의 채널폭이 충분하면, 각 불순물 영역이 공유되어도, 전류 구동력은 비공유 구성과 마찬가지이며, 아무런 동작 성능을 저하시키지 않고 점유 면적을 저감시킬 수 있다.

이상과 같이, 본 발명의 실시예 7에 따르면, 양측 불순물 영역이 전원 노드에 접속되는 트랜지스터를 정렬하여 복수열로 배열하여 각 열마다 그 트랜지스터의 위치를 어긋나게 하고 있기 때문에, 트랜지스터열간에 있어서, 전원 노드에 접속되는 불순물 영역과 출력 노드에 접속되는 불순물 영역이 대향하여 배치되게 되고, 기생적으로 필드 트랜지스터가 형성되어, 필드 트랜지스터 형성을 위한 불순물 영역이 불필요해져서, 레이아웃 면적이 저감된다. 또한, 각 트랜지스터열에서, 인접 트랜지스터가 인접하는 불순물 영역을 공유하도록 구성하였기 때문에, 불순물 영역의 점유 면적이 저감되며, 따라서 정렬 방향에서의 사이즈를 대폭 저감시킬 수 있다.

또, 도 18에 도시한 구성에서, 트랜지스터가 2 열로 정렬하여 배치되고 있다. 그러나, 더 많은 트랜지스터열을 이용해도 좋다. 트랜지스터열의 수가 증가할수록, 레이아웃 면적 저감의 효과가 커진다.

또, 도 18에 도시한 구성에 있어서도, 트랜지스터의 게이트 전극층은 각각 별도의 제어 신호가 제공되고 있다. 그러나, 제어 신호는, 앞의 실시예에서 설명하고 있듯이, 출력 노드(ND)의 구동 속도에 따라 적당하게 어느 하나의 게이트 전극층에 제어 신호가 제공되는지가 정해지면 좋고, 모든 게이트에 동일한 제어 신호가 제공되어도 좋다.

[다른 적용례]

상술한 설명에 있어서, 출력 노드(ND)를 방전하기 위한 방전 MOS 트랜지스터에 대한 필드 트랜지스터를 설치하고 있다. 그러나, 출력 노드(ND)를 충전하기 위한 MOS 트랜지스터 (p 채널 MOS 트랜지스터이어도 좋고, 또한 n 채널 MOS 트랜지스터여도 좋다)에 대해서도, 마찬가지로 필드 트랜지스터가 설치되는 경우, 마찬가지의 레이아웃을 이용함으로써, 마찬가지의 효과를 얻을 수 있다.

이상과 같이, 본 발명에 따르면, 양측 불순물 영역이 출력 노드에 접속되는 제1 트랜지스터와 양측 불순물 영역이 전원 노드에 접속되는 제2 트랜지스터를 이용하고 있기 때문에, 트랜지스터 배열 시에 있어서, 기생적으로 필드 트랜지스터를 형성할 수 있게 되어, 레이아웃 면적을 대폭 저감시킬 수 있다.

Claims

소정의 전압을 제공하는 기준 전압원에 접속되는 제1 불순물 영역과, 상기 제1 불순물 영역의 제1 방향에 대해 양측에 인접하여 배치되고 소정의 노드에 접속되는 제2 불순물 영역을 포함하는 제1 트랜지스터, 및

상기 제1 트랜지스터와 상기 제1 방향을 따라 정렬하여 배치되고 상기 소정의 노드에 접속되는 제3 불순물 영역과, 상기 제3 불순물 영역의 상기 제1 방향에 대해 양측에 인접하여 배치되고 상기 기준 전압원에 접속되는 제4 불순물 영역을 포함하는 제2 트랜지스터

를 포함하는 반도체 장치.
제1 방향에 정렬하여 배치되고 각각이 제1 노드에 접속되는 제1 불순물 영역과, 제2 노드에 접속되고 상기 제1 방향에서 상기 제1 불순물 영역의 양측에 인접하여 배치되는 제2 불순물 영역을 포함하는 복수의 제1 트랜지스터를 포함하는 제1 트랜지스터열, 및

상기 제1 트랜지스터열과 상기 제1 방향과 직교하는 제2 방향에서 인접하여 배치되고 상기 제1 방향을 따라 정렬하여 배치되는 복수의 제2 트랜지스터를 포함하는 제2 트랜지스터열

을 구비하고,

상기 제2 트랜지스터열의 복수의 제2 트랜지스터 각각은, 상기 제1 노드에 접속되는 제3 불순물 영역과, 상기 제3 불순물 영역의 상기 제1 방향에서 양측에 인접하여 배치되고 상기 제2 노드에 접속되는 제4 불순물 영역을 포함하며, 상기 제2 트랜지스터열의 상기 복수의 제2 트랜지스터는, 상기 제3 불순물 영역이 상기 제1 트랜지스터열의 제1 트랜지스터의 상기 제2 불순물 영역과 상기 제2 방향에서 대향하도록 배치되고,

상기 제1 및 제2 노드의 한 쪽이 기준 전압원에 접속되는 반도체 장치.
제1 방향을 따라 정렬하여 배치되고 각각이 기준 전압원에 접속되는 제1 불순물 영역과, 제1 노드에 접속되고 상기 제1 방향에서 상기 제1 불순물 영역의 양측에 인접하여 배치되는 제2 불순물 영역을 포함하는 복수의 제1 트랜지스터를 구비하는 제1 트랜지스터열,

상기 제1 트랜지스터열의 인접하는 제1 트랜지스터간에 배치되고 상기 기준 전압원에 접속되는 제3 불순물 영역, 및

상기 제1 트랜지스터열과 상기 제1 방향과 직교하는 제2 방향에서 인접하여 배치되고 상기 제1 방향을 따라 정렬하여 배치되는 복수의 제2 트랜지스터를 포함하는 제2 트랜지스터열

을 구비하고,

상기 제2 트랜지스터 각각은, 상기 기준 전압원에 접속되는 제4 불순물 영역과, 상기 제4 불순물 영역의 상기 제1 방향에서 양측에 인접하여 배치되고 상기 제1 노드에 접속되는 제5 불순물 영역을 포함하며, 상기 제2 트랜지스터열의 상기 복수의 제2 트랜지스터는, 상기 제4 불순물 영역이 상기 제1 트랜지스터열의 상기 복수의 제1 트랜지스터의 상기 제2 불순물 영역 및 상기 제3 불순물 영역의 한 쪽과 상기 제2 방향에서 대향하도록 배치되고,

상기 제2 트랜지스터열의 인접하는 제2 트랜지스터간에 배치되고 상기 제1 트랜지스터열의 상기 제2 불순물 영역과 대향하도록 배치되며 상기 기준 전압원에 접속되는 제6 불순물 영역을 더 구비하는 반도체 장치.