JP3050167B2 - 半導体装置の駆動方法及び駆動回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の駆動
方法及び駆動回路の技術に関し、特に、電界を与えて発
光させる方式のＥＬディスプレイやプラズマディスプレ
イといった、容量性負荷を駆動させる半導体装置、及び
該半導体装置に電源を供給する電源制御回路において、
その低消費電力化並びに半導体装置の製造工程を削減さ
せることができるようにした技術に関する。

【０００２】

【従来の技術】従来のＥＬディスプレイの駆動回路の構
成方法を図４及び図５を用いて説明する。 図４はＥＬ
ディスプレイ装置の構成図、図５はＥＬディスプレイパ
ネルの駆動用半導体装置（図４中の２）における出力段
ＣＭＯＳの断面図である。なお、図３ではＥＬディスプ
レイパネルの駆動用半導体装置（図４中２）における関
係部の波形を示している。

【０００３】図４において、ＥＬディスプレイパネル１
は、縦横方向にそれぞれ等間隔で格子状に電極８、９が
構成されている。各交点がそれぞれ画素となり、ＥＬデ
ィスプレイやプラズマディスプレイは縦方向電極８と横
方向電極９との間に高電界を発生させて発光させる原理
上、必然的にそれぞれの画素には大きな容量７が寄生す
る。

【０００４】駆動用半導体装置２には、一個の半導体チ
ップに数十個の高耐圧ＣＭＯＳ１０がアレイ状に配列さ
れている。これらの高耐圧ＣＭＯＳ１０の論理制御は同
じ駆動用半導体装置２に混載されたシフトレジスタ回路
やラッチ回路といった低圧系ＣＭＯＳ制御回路でなされ
るが、本発明に直接関係ないため図示されていない。
尚、高耐圧ＣＭＯＳ１０には構造上寄生バイポーラトラ
ンジスタ４が存在する。この寄生バイポーラトランジス
タ４は、ＥＬディスプレイ装置としての消費電力に大き
く影響するものであり、原理については後述する。

【０００５】駆動用半導体装置２の出力段ＣＭＯＳ１０
において、低電位側電源１１は接地電位、高電位側電源
６は電源電圧制御回路３から給電される。尚、電源電圧
制御回路３も高耐圧ＣＭＯＳ構成であり、その低電位側
電源は接地電位１２、高電位側電源は７０Ｖの定電圧源
５に接続されている。

【０００６】図５は、駆動用半導体装置（図４中の２）
における出力段ＣＭＯＳの断面図である。Ｐ型半導体基
板２０の上にＮ型エピタキシャル層２２が形成され、Ｎ
型エピタキシャル層２２は、Ｐ型絶縁分離層２１によっ
て、高耐圧Ｎチャネル絶縁ゲート型電界効果トランジス
タ３９と、高耐圧Ｐチャネル絶縁ゲート型電界効果トラ
ンジスタ４０に分離される。尚、図中には示していない
が、低圧系制御回路もＰ型絶縁分離層２１によって、同
じ半導体基板中に分離形成されている。

【０００７】高耐圧Ｎチャネル絶縁ゲート型電界効果ト
ランジスタ３９はＶＤＭＯＳ構造になっており、Ｐ型ベ
ース拡散層３５、ゲート電極３２、ソース電極３０、ド
レイン電極２９が図示された様に構成される。尚、ドレ
イン電流は、高濃度Ｎ型埋め込み拡散層２３と高濃度Ｎ
型引き出し拡散層２５によって、引き出される。３３は
酸化膜、３８は表面絶縁膜を示している。

【０００８】高耐圧ＰＭＯＳ４０は高耐圧仕様のＰ型ド
レイン拡散層３４を有する横型構造である。ゲート電極
３１、ソース電極２７、ドレイン電極２６が図示された
様に構成される。一方、図４にも示した寄生バイポーラ
トランジスタ４は、Ｐ型ドレイン拡散層３４の下部に図
示された様に形成される。寄生バイポーラトランジスタ
４の電流増幅率ｈFEを低く抑えるため、高濃度Ｎ型埋め
込み拡散層２３がＰ型ドレイン拡散層３４の下部にも形
成され、電流増幅率ｈFEは０．０５程度まで低く抑えら
れている。尚、電流増幅率ｈFEを低く抑えなければなら
ない理由については後述する。

【０００９】図３は駆動用半導体装置２における関係部
の波形である。出力ＣＭＯＳアレイ高電位側電源端子６
には、制御回路３によって周期的な矩形波５０が印加さ
れる。出力端子１３、１４、１５、１６の第ｉ番目の任
意の出力端子１４において、そのＣＭＯＳの論理状態５
１は画像情報により決定される。第ｉ番出力端子１４の
電圧は、高電位側電源端子６に印加される周期的な矩形
波５０と、第ｉ番出力ＣＭＯＳの論理状態５１および、
容量性の負荷より、図示５２された波形になる。ここ
で、５５は負荷への充電過程、５６は負荷からの放電過
程となる。５３は第ｉ番出力端子１４における電流波形
である。正方向は出力端子から出て行く方向である。５
７は第ｉ番出力端子１４に対応する縦側電極８への充電
電流であり、５８は第ｉ番出力端子１４に対応する縦側
電極８からの放電電流である。

【００１０】充電過程５５での充電電流５７の経路は図
４中に１７で示している。７０Ｖの高圧定電圧電源５か
ら１７の経路で電流が流れ、縦側電極８へ充電される。
一方放電時であるが、放電過程５６での放電電流５８の
経路は図４中に１８で示している。この場合、第ｉ番出
力ＣＭＯＳの論理状態５１が“Ｈ“状態を維持したまま
高電位側電源端子６に印加される電圧５０が７０Ｖから
０Ｖまで急激に落ちるため、その放電電流の経路は図４
中に１９で示した通常のＣＭＯＳ動作（電源電圧一定の
もとでの論理状態を”Ｈ“から”Ｌ“へ推移）での接地
側に流す電流経路はとらずに、寄生バイポーラトランジ
スタ４の存在のため、高圧定電圧電源５へ戻す経路１８
と、寄生バイポーラトランジスタ４の増幅作用のため、
接地側１２へ流れる経路６１との二つに分岐される経路
をとる。

【００１１】高圧定電圧電源５からＥＬディスプレイパ
ネルの対象電極８に充電されるため、放電時、その放電
電流を接地側１２へ流すと負荷の容量成分に蓄積された
電力は回収されないが、放電電流を高圧定電圧電源５へ
戻せれば、負荷の容量成分に蓄積された電力を回収する
ことができ、その分、ＥＬディスプレイ装置の消費電力
を低減させることができる。この、放電電流を高圧定電
圧電源５へ戻せて電力を回収できる電流成分と、放電電
流を高圧定電圧電源５へ戻せず電力を回収できない電流
成分の比は、１ 対 寄生バイポーラトランジスタ４の電
流増幅率ｈFEになる。

【００１２】前述したように、この寄生バイポーラトラ
ンジスタ４の電流増幅率ｈFEは、０．０５程度以下に抑
えられており、負荷の容量成分に蓄積された電力はほと
んど回収できる。尚、この寄生バイポーラの電流増幅率
ｈFEが小さくなくてはならない理由については、“富士
時報 Vol.69 No.8 1996”のｐ４１０〜４１６にも記
載されている。

【００１３】

【発明が解決しようとする課題】第一の問題点は、この
従来のＥＬディスプレイパネルやプラズマディスプレイ
パネルの駆動方式だと、消費電力を抑えるため、パネル
の走査線電極やデータ線電極といった比較的大きな容量
値の容量性負荷に充電された電力を、放電時に回収する
にあたって、その電力回収効率を高くするために、前述
した埋め込み拡散層２３やエピタキシャル層２２が必要
な駆動用半導体装置や、完全な絶縁膜を埋め込ませた絶
縁分離構造を採用した駆動用半導体装置といった、複雑
な製造プロセスを伴う駆動用半導体装置を用いなくては
ならないといった問題点があった。その理由は、容量性
負荷に蓄積された電力を回収するにあたって、その電力
が回収できない経路に流れる電流の割合を可能な限り低
減させることのできる駆動用半導体装置の内部構造にし
なければならないことによる。

【００１４】本発明の目的は、ＥＬディスプレイパネル
装置やプラズマディスプレイパネル装置の消費電力抑制
と、これらディスプレイパネルの電極を駆動させ、ディ
スプレイ装置の構成部品でもある駆動用半導体装置にお
いて、これら駆動用半導体装置が比較的簡単な製造プロ
セスで製造し得るものを採用できることとを両立させる
点にある。

【００１５】

【課題を解決するための手段】請求項１記載の発明の要
旨は、第１導電型の半導体基板の表面に第２導電型のウ
ェル拡散層が形成され、該第２導電型のウェル拡散層内
に、第１導電型のドレイン拡散層を有する第１導電型の
電界効果トランジスタが構成される半導体装置におい
て、前記第１導電型のドレイン拡散層と前記第２導電型
のウェル拡散層との間に順方向の電流が流れる際に、前
記第１導電型の半導体基板を、該第１導電型の半導体基
板に直列接続した第１の半導体スイッチング素子によ
り、電気的に開放させ、前記半導体装置は、容量性負荷
を駆動させる駆動用半導体装置であり、前記第１の半導
体スイッチング素子によって前記第１導電型の半導体基
板を電気的に開放させる期間を、前記容量性負荷からの
放電期間と一致させることを特徴とする、半導体装置の
駆動方法に存する。請求項２記載の発明の要旨は、前記
半導体装置に給電する高圧系の電源を含み、該電源の高
電位側電源が周期的に下降する部分に対応する信号を、
前記第１の半導体スイッチング素子をオフにする論理信
号として利用することを特徴とする、請求項１記載の半
導体装置の駆動方法に存する。請求項３記載の発明の要
旨は、前記第１の半導体スイッチング素子に、絶縁ゲー
ト型電界効果トランジスタを用いることを特徴とする、
請求項１又は２に記載の半導体装置の駆動方法に存す
る。請求項４記載の発明の要旨は、前記第１の半導体ス
イッチング素子を、前記第１導電型の半導体基板上に形
成していることを特徴とする、請求項１〜３記載の半導
体装置の駆動方法に存する。請求項５記載の発明の要旨
は、前記半導体装置は、前記第１導電型の半導体基板の
表面からのみ不純物を導入して製造できる自己分離構造
を有していることを特徴とする、請求項１〜４記載の半
導体装置の駆動方法に存する。請求項６記載の発明の要
旨は、第１導電型の半導体基板の表面に形成された第２
導電型のウェル拡散層と、該第２導電型のウェル拡散層
内に構成された第１導電型のドレイン拡散層を有する第
１導電型の電界効果トランジスタと、前記第１導電型の
半導体基板に直列接続され、前記第１導電型のドレイン
拡散層と前記第２導電型のウェル拡散層との間に順方向
の電流が流れる際に、前記第１導電型の半導体基板を電
気的に開放させる第１の半導体スイッチング素子とを含
む半導体装置の駆動回路であって、前記第２導電型のウ
ェル拡散層にパルス状の電源電圧を給電するための第２
の半導体スイッチング素子を備え、該第２の半導体スイ
ッチング素子と前記第１の半導体スイッチング素子とは
直列接続され、しかも同一半導体基板上に形成されてい
ることを特徴とする、半導体装置の駆動回路に存する。
請求項７記載の発明の要旨は、前記半導体装置に給電す
る電源の低電位側電源端子が、前記第１の半導体スイッ
チング素子を介して接地電位に接続されていることを特
徴とする、請求項６記載の半導体装置の駆動回路に存す
る。請求項８記載の発明の要旨は、前記第１の半導体ス
イッチング素子及び第２の半導体スイッチング素子が、
共に絶縁ゲート型電界効果トランジスタであることを特
徴とする、請求項６又は７記載の半導体装置の駆動回路
に存する。請求項９記載の発明の要旨は、前記半導体装
置が、ＥＬディスプレイやプラズマディスプレイ等の容
量性負荷を駆動させる駆動用半導体装置であることを特
徴とする、請求項６〜８記載の半導体装置の駆動回路に
存する。請求項１０記載の発明の要旨は、前記半導体装
置は、前記第１導電型の半導体基板の表面からのみ不純
物を導入して製造できる自己分離構造を有していること
を特徴とする、請求項６〜９記載の半導体装置の駆動回
路に存する。

【００１６】ＥＬディスプレイパネルやプラズマディス
プレイパネルに充電された電力を放電時に回収する際、
その電流は駆動用半導体装置の出力段トランジスタのド
レインとソース間に形成される寄生ダイオードを順方向
に流れる。この際、製造プロセスの簡単な自己分離方式
を採用する限りにおいては、ウェル中に形成されたトラ
ンジスタのドレインとウェル及び基板で構成される寄生
バイポーラトランジスタ（ドレインとウェルで寄生ダイ
オード）の電流増幅率ｈFEが４程度以上と大きいため、
従来の電源電圧印加方式だと、ウェルと基板間に高圧電
圧が印加されるためバイポーラトランジスタの動作原理
に従い、寄生ダイオード（ドレインとウェル間）に流れ
る電流に寄生バイポーラトランジスタの電流増幅率ｈFE
を乗じた大きさの電流がウェルと半導体基板間に流れて
しまい、ほとんど電力を回収できない。

【００１７】一方、本発明を適用すれば、製造プロセス
の比較的簡単な自己分離構造の駆動用半導体装置を採用
しても、放電過程で寄生ダイオードに電流が流れる際、
半導体基板を電気的に開放させるので、ウェルと半導体
基板の間で電圧が印加されないため、回収されず無効と
なる電流を全く流れなくすることができる。

【００１８】

【発明の実施の形態】本発明の好適な実施の形態につい
て、図１ないし図３を用いてまず概念的に説明する。図
１は本発明を適用したＥＬディスプレイ装置の構成図で
ある。駆動用半導体装置６２は半導体基板の表面からの
み不純物を導入して製造できる自己分離構造をしてお
り、図２がその出力段ＣＭＯＳの断面図である。また高
圧系低電位側電源端子７０は半導体スイッチング素子７
１を介して接地電位１２に接続されている。尚、ＥＬデ
ィスプレイパネルの駆動用半導体装置における関係部の
波形は従来と同じである（図３参照）。

【００１９】今、第ｉ番出力端子６６から負荷電極８か
らの放電電流を取り込む場合（図３の５６の期間）、そ
の電流経路は７２で示された経路を流れる。しかしなが
ら、この期間、半導体スイッチング素子７１で半導体基
板（図２の7５）を電気的に浮かせているため、図４の
７３で示すような、電力回収の対象とならないバイポー
ラトランジスタの動作による電流を流れなくすることが
できる。

【００２０】次に、図１〜図３を用い、これらの図面を
参照してより具体的に説明する。図１は本実施の形態に
よるＥＬディスプレイ装置の構成図、図２は図１に示す
実施の形態で採用する、ＥＬディスプレイパネルの駆動
用半導体装置における出力段ＣＭＯＳの断面図、図３は
ＥＬディスプレイパネルの駆動用半導体装置における関
係部の波形であり、これは従来と同じである。

【００２１】図１において、１はＥＬディスプレイパネ
ルであり、横方向に等間隔で形成される走査線電極９
と、縦方向に等間隔で形成されるデータ線電極８で形成
され、走査線電極９とデータ線電極８は電気的に絶縁さ
れている。走査線電極９とデータ線電極８との交点が画
素となる。ＥＬパネルやプラズマディスプレイの画素の
発光は高電界状態にさせて発光させるため、各画素には
大きな容量７が寄生し、各電極１本（８、９）あたりの
容量値は２〜３ｎＦにもなる。

【００２２】図１において、６２は自己分離構造のＥＬ
ディスプレイパネル駆動用半導体装置である。ここで、
６５〜６８は出力端子であり、一個の半導体チップあた
り４０出力分形成される。高圧系の電源端子として、出
力ＣＭＯＳアレイ高電位側電源端子６９と、出力ＣＭＯ
Ｓアレイ低電位側電源端子７０があり、外部から給電さ
れる。出力ＣＭＯＳアレイ高電位側電源端子６９は、電
源電圧制御回路を構成するスイッチング素子（第２の半
導体スイッチング素子）３Ｓにより７０Ｖと接地電位０
Ｖとの間で周期的に給電される。

【００２３】また出力ＣＭＯＳアレイ低電位側電源端子
７０は、スイッチング素子（第１の半導体スイッチング
素子）７１によって、接地電位１２または開放状態に制
御される。６３は定格８０Ｖの高耐圧ＣＭＯＳアレイで
あり、各出力に対応する。６４は寄生バイポーラトラン
ジスタであり、製造プロセスの簡単な自己分離方式なの
で、その電流増幅率ｈFEは４程度以上と大きなものとな
る。尚、駆動用半導体装置６２中には記載されていない
が、高耐圧ＣＭＯＳアレイ６３を画像情報に従い、個々
の論理状態を制御するため、駆動用半導体装置６２の同
一半導体チップ上にシフトレジスタやラッチ回路といっ
た５Ｖ系のＣＭＯＳ論理回路が搭載されている。

【００２４】図２は自己分離方式のＥＬディスプレイパ
ネルの駆動用半導体装置における出力段ＣＭＯＳの断面
図であり、図１の６３に相当する。抵抗率１５Ωｃｍ2
のＰ型半導体基板（第１導電型の半導体基板）７５内に
深さ１０μｍ以上のＮ型ウェル拡散層（第２導電型のウ
エル拡散層）８６が形成されている。Ｎチャネル絶縁ゲ
ート型電界効果トランジスタ７６は、Ｐ型半導体基板７
５上でＮ型ウェル拡散層８６が無い部分に形成される。

【００２５】Ｐチャネル絶縁ゲート型電界効果トランジ
スタ（第１導電型の電界効果トランジスタ）７７は、Ｐ
型半導体基板７５上でＮ型ウェル拡散層８６の部分に形
成される。７８、７９はそれぞれＮチャネル絶縁ゲート
型電界効果トランジス７６及びＰチャネル絶縁ゲート型
電界効果トランジスタ７７のドレイン拡散層であり、高
耐圧仕様となっている。

【００２６】Ｐチャネル絶縁ゲート型電界効果トランジ
スタ７７のドレイン拡散層７９とＮ型ウェル拡散層８６
及びＰ型半導体基板７５の間にそれぞれエミッタ拡散
層、ベース拡散層、コレクタ拡散層となる寄生バイポー
ラトランジスタ６４が形成される。

【００２７】この寄生バイポーラトランジスタ６４の電
流増幅率ｈFEは、Ｎ型ウェル拡散層８６をＰ型半導体基
板７５の表面からイオン注入し、押し込み拡散するた
め、現実的な製造条件のもとでは、せいぜい１０〜１５
μｍ程度の深さまでしか押し込むことが出来ないこと
と、Ｐチャネル絶縁ゲート型電界効果トランジスタ７７
のドレイン拡散層７９は高耐圧仕様のドレイン拡散層の
ため、浅くするのにも電気的特性上の制約がありせいぜ
い４μｍ程度までであることより、この寄生バイポーラ
トランジスタ６４の電流増幅率ｈFEは低くできても４〜
６程度までである。

【００２８】駆動用半導体装置６２の関係端子の電圧及
び電流は従来と同じであり、図３のとおりである。スイ
ッチング素子３Ｓにより高圧系の高電位側電源端子６９
に印加される波形は５０に示される様な矩形波となる。
一方第ｉ番出力端子６６の論理状態５１は画像情報に従
って決定される。第ｉ番出力端子６６の電圧波形は高電
位側電源端子６９に印加される波形５０と第ｉ番出力端
子６６との論理状態５１及び２〜３ｎＦと比較的大きな
容量性負荷によって５２に示されるような波形となる。

【００２９】負荷への充電過程では、図１において７４
に示すように電流が流れ、負荷電極に充電される。この
場合、図３においては５５、５７に相当する。

【００３０】次に負荷電極を放電させ、その電位を７０
Ｖから０Ｖに落とす過程（この場合、 図３における５
６、５８に相当）であるが、この場合の電流はスイッチ
ング素子７１でＰ型半導体基板を、少なくとも放電期間
のみ開放状態にするため、図１において７３に示す経路
の電流は流れず、放電電流のほとんどを図１において７
２で示す経路で流せる。図１において７３に示す経路の
電流は装置構成上の最低電位に流れ込むため電力を回収
出来ない電流であるが、図１において７２で示す経路で
流れる電流は電力を回収できる電流である。

【００３１】このように、放電過程のみスイッチング素
子７１をオフにすることによって、接地電位１２に流れ
る電流を無くすことができる。このスイッチング素子７
１及びその適切なスイッチング制御によって、製造プロ
セスの簡単な自己分離構造の駆動用半導体装置であって
も、ほとんど負荷容量に蓄積された電力を回収し装置の
消費電力を抑制することができる。

【００３２】一方、スイッチング素子７１であるが、Ｅ
Ｌディスプレイ装置に１〜数個程度でよく、またスイッ
チング素子３ＳのＮチャネル絶縁ゲート型電界効果トラ
ンジスタと同仕様でよく、ソース電位も接地電位１２で
共通とすることができため、従来の構成からも存在する
スイッチング素子３Ｓと同一チップ上に容易に形成でき
る。したがって、ほとんど部品数の増加等の不利益とは
ならない。

【００３３】スイッチング素子７１は高圧系電源の高電
位側電源が７０Ｖから０Ｖへ周期的に下降する部分（図
３内の５０参照）でオフさせればよく、この論理信号は
装置中に存在する論理信号をほとんど加工なく利用でき
るため、特に複雑な制御回路も必要としない。

【００３４】

【発明の効果】ＥＬディスプレイ装置やプラズマディス
プレイ装置においてその消費電力を抑制するため、容量
性負荷であるディスプレイパネルの電極に書き込み時に
充電された電力を消去時には回収する駆動方法が一般に
行われている。そのため、この回収効率が良好となる
様、障害となる寄生素子を抑制した構造である、接合分
離構造や誘電体分離構造の駆動用半導体装置が用いられ
てきた。 しかしながらこれらの構造を実現するには複
雑な製造プロセスが必要である。本発明では、ドレイン
拡散層とウェル拡散層との間に順方向の電流が流れる際
に、 その半導体基板を、半導体スイッチング素子 によ
り電気的に開放させる考え方を採用しているので、製造
プロセスの簡単な自己分離構造の駆動用半導体装置を用
いながらも従来と同程度の電力回収効率を得ることがで
きる。

【図面の簡単な説明】

【図１】本発明によるＥＬディスプレイ装置の構成図で
ある。

【図２】自己分離方式のＥＬディスプレイパネルの駆動
用半導体装置における出力段ＣＭＯＳの断面図である。

【図３】ＥＬディスプレイパネルの駆動用半導体装置に
おける関係部の波形図である。

【図４】従来のＥＬディスプレイ装置の構成図である。

【図５】従来の接合分離方式のＥＬディスプレイパネル
の駆動用半導体装置における出力段ＣＭＯＳの断面図で
ある。

【符号の説明】

１ ＥＬディスプレイパネル ２ 駆動用半導体装置 ３ 高圧電源制御回路 ３Ｓ スイッチング素子（第２のスイッチング素子） ４ 寄生バイポーラトランジスタ ５ 高圧定電圧電源（７０Ｖ） ６ 高電位側電源端子 ７ 画素に寄生する容量 ８ ＥＬディスプレイパネルの縦側電極 ９ ＥＬディスプレイパネルの横側電極 １０ 駆動用半導体装置における出力段ＣＭＯＳ １１ 低電位側電源端子 １２ 接地電位（０Ｖ） １３、１５、１６ 出力端子 １４ 第ｉ番出力端子 １７ 対象電極を充電させる際に流れる電流 １８ 対象電極を放電させる際に流れる電流 １９ 通常の対象電極からの放電電流 ２０ Ｐ型半導体基板 ２１ Ｐ型絶縁拡散層 ２２ Ｎ型エピタキシャル層 ２３ 高濃度Ｎ型埋め込み拡散層 ２５ 高濃度Ｎ型引き出し拡散層 ２６、２９ ドレイン電極 ２７、３０ ソース電極 ３１、３２ ゲート電極 ３３ 酸化膜 ３４ ドレイン拡散層 ３５ ベース拡散層 ３６ Ｐ型拡散層 ３７ Ｎ型拡散層 ３８ 表面絶縁膜 ３９ Ｎチャネル絶縁ゲート型電界効果トランジスタ ４０ Ｐチャネル絶縁ゲート型電界効果トランジスタ ５０ 電圧波形 ５１ 第ｉ番の出力ＣＭＯＳの論理状態 ５２ 第ｉ番出力の出力電圧波形 ５３ 第ｉ番出力の出力電流波形 ５５ 電極線への充電過程 ５６ 電極線からの放電過程 ５７ 電極線への充電電流 ５８ 電極線からの放電電流 ５９ 高電位側電源線 ６０ 低電位側電源線 ６１ 寄生バイポーラトランジスタの動作によって流れ
る電流 ６２ 駆動用半導体装置 ６３ 駆動用半導体装置における出力ＣＭＯＳ ６４ 寄生バイポーラトランジスタ ６５、６７、６８ 出力端子 ６６ 第ｉ番出力端子 ６９ 高電位側電源端子 ７０ 低電位側電源端 子 ７１ スイッチング素子（第１の半導体スイッチング素
子） ７２ 対象電極を放電させる際に流れる電流 ７３ 寄生バイポーラトランジスタが動作したときの
コレクタ電流 ７４ 対象電極を充電させる際に流れる電流 ７５ Ｐ型半導体基板（第１導電型の半導体基板） ７６ Ｎチャネル絶縁ゲート型電界効果トランジスタ ７７ Ｐチャネル絶縁ゲート型電界効果トランジスタ ７８、７９ ドレイン拡散層 ８０、８３ ソース電極 ８１、８４ ドレイン電極 ８２、８５ ゲート電極 ８６ Ｎ型ウェル拡散層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/30 G09G 3/20 G09G 3/282 H01L 27/10 H01S 5/042

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の表面に第２導
   電型のウェル拡散層が形成され、該第２導電型のウェル
   拡散層内に、第１導電型のドレイン拡散層を有する第１
   導電型の電界効果トランジスタが構成される半導体装置
   において、前記第１導電型のドレイン拡散層と前記第２
   導電型のウェル拡散層との間に順方向の電流が流れる際
   に、前記第１導電型の半導体基板を、該第１導電型の半
   導体基板に直列接続した第１の半導体スイッチング素子
   により、電気的に開放させ、 前記半導体装置は、容量性負荷を駆動させる駆動用半導
   体装置であり、前記第１の半導体スイッチング素子によ
   って前記第１導電型の半導体基板を電気的に開放させる
   期間を、前記容量性負荷からの放電期間と一致させるこ
   とを特徴とする、半導体装置の駆動方法。
2. 【請求項２】 前記半導体装置に給電する高圧系の電源
   を含み、該電源の高電位側電源が周期的に下降する部分
   に対応する信号を、前記第１の半導体スイッチング素子
   をオフにする論理信号として利用することを特徴とす
   る、請求項１記載の半導体装置の駆動方法。
3. 【請求項３】 前記第１の半導体スイッチング素子に、
   絶縁ゲート型電界効果トランジスタを用いることを特徴
   とする、請求項１又は２に記載の半導体装置の駆動方
   法。
4. 【請求項４】 前記第１の半導体スイッチング素子を、
   前記第１導電型の半導体基板上に形成していることを特
   徴とする、請求項１〜３記載の半導体装置の駆動方法。
5. 【請求項５】 前記半導体装置は、前記第１導電型の半
   導体基板の表面からのみ不純物を導入して製造できる自
   己分離構造を有していることを特徴とする、請求項１〜
   ４記載の半導体装置の駆動方法。
6. 【請求項６】 第１導電型の半導体基板の表面に形成さ
   れた第２導電型のウェル拡散層と、該第２導電型のウェ
   ル拡散層内に構成された第１導電型のドレイン拡散層を
   有する第１導電型の電界効果トランジスタと、前記第１
   導電型の半導体基板に直列接続され、前記第１導電型の
   ドレイン拡散層と前記第２導電型のウェル拡散層との間
   に順方向の電流が流れる際に、前記第１導電型の半導体
   基板を電気的に開放させる第１の半導体スイッチング素
   子とを含む半導体装置の駆動回路であって、前記第２導
   電型のウェル拡散層にパルス状の電源電圧を給電するた
   めの第２の半導体スイッチング素子を備え、該第２の半
   導体スイッチング素子と前記第１の半導体スイッチング
   素子とは直列接続され、しかも同一半導体基板上に形成
   されていることを特徴とする、半導体装置の駆動回路。
7. 【請求項７】 前記半導体装置に給電する電源の低電位
   側電源端子が、前記第１の半導体スイッチング素子を介
   して接地電位に接続されていることを特徴とする、請求
   項６記載の半導体装置の駆動回路。
8. 【請求項８】 前記第１の半導体スイッチング素子及び
   第２の半導体スイッチング素子が、共に絶縁ゲート型電
   界効果トランジスタであることを特徴とする、請求項６
   又は７記載の半導体装置の駆動回路。
9. 【請求項９】 前記半導体装置が、ＥＬディスプレイや
   プラズマディスプレイ等の容量性負荷を駆動させる駆動
   用半導体装置であることを特徴とする、請求項６〜８記
   載の半導体装置の駆動回路。
10. 【請求項１０】 前記半導体装置は、前記第１導電型の
    半導体基板の表面からのみ不純物を導入して製造できる
    自己分離構造を有していることを特徴とする、請求項６
    〜９記載の半導体装置の駆動回路。