JP2007103646A

JP2007103646A - 半導体装置

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Publication number: JP2007103646A
Application number: JP2005291147A
Authority: JP
Inventors: Teruhiro Fukuchi; 輝洋福知
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-10-04
Filing date: 2005-10-04
Publication date: 2007-04-19
Anticipated expiration: 2025-10-04
Also published as: JP4788276B2

Abstract

【目的】寄生ｐｎｐトランジスタによる有害な寄生電流を低減すると共に、ハイサイド側トランジスタにＩＧＢＴ構造を内在させない構成とすることにより、発熱が少なく、熱破壊が起きにくい半導体装置の提供。
【構成】ｐ形半導体基板１表面に、それぞれ離間する第１ｐ^＋領域２とｎ⁻ウエル領域３と、該ｎ⁻ウエル領域３の表面層にそれぞれ離間する第２ｐ^＋領域１４と第３ｐ^＋領域６とｐ領域４と、該ｐ領域４の表面層に配置される第４ｐ^＋領域７と、前記第２ｐ^＋領域１４と前記第３ｐ^＋領域６に挟まれる第１ｎ^＋領域５を備え、前記第１ｐ^＋領域２表面に接するＧＮＤ８と、前記第３ｐ^＋領域６と前記ｐ領域４に挟まれた前記ｎ⁻ウエル領域３表面に絶縁膜を介して配置されるゲート電極１１と、前記第２ｐ^＋領域１４と前記第３ｐ^＋領域６と前記第１ｎ^＋領域５とに共通に接するＶＤＨ９と、前記第４ｐ^＋領域７表面に接するＤＯ１０とで構成される高電位側ＭＯＳＦＥＴを備える半導体装置とする。
【選択図】図１

Description

本発明は、プラズマディスプレイなどを駆動するプッシュプル型出力回路などが集積されたパワー集積回路などの半導体装置に関する。

図４は、プラズマ表示パネル駆動用ＩＣの一例で、一ドット当たりの出力回路を示す。表示セルである放電管５３の両端にプッシュプル型ドライバＩＣを構成するデータドライバＩＣ５１（鎖線で示す枠内）の出力端子ＤＯとスキャンドライバＩＣ５２（鎖線で示す枠内）の出力端子ＤＯとがそれぞれ接続されている。各ドライバＩＣ５１、５２の出力回路は、ｎチャネルＭＯＳＦＥＴを直列に接続したプッシュプル型となっていて、出力端子ＤＯはこれら直列接続された二つのＭＯＳＦＥＴ（Ｎ１とＮ２、Ｎ３とＮ４）の間からそれぞれ取り出されている。電源５４、５５の高電位端子（電源端子：ＶＤＨ）に接続される素子をハイサイド素子（半導体装置）（ここではＮ２とＤ２およびＮ４とＤ４を指す）、電源５４、５５の低電位端子（グランド端子：ＧＮＤ）側に接続される素子をローサイド素子（ここではＮ１とＤ１およびＮ３とＤ３を指す）とそれぞれ呼ぶ。図４に示すように、データドライバＩＣ５１では、ハイサイドトランジスタＮ２とローサイドトランジスタＮ１に、それぞれハイサイドダイオードＤ２、ローサイドダイオードＤ１が並列接続される構成となっている。スキャンドライバＩＣ５２でも同様に、ハイサイドトランジスタＮ４とローサイドトランジスタＮ３にそれぞれハイサイドダイオードＤ４、ローサイドダイオードＤ３が並列接続されている。前記図４において並列に接続される前記ダイオードＤ２、Ｄ１、Ｄ４、Ｄ３は、素子（半導体装置）としての観点から見ると、それぞれ前記トランジスタ素子に内在する寄生ｐｎダイオードである。

制御回路５６、５７からの信号によりハイサイドトランジスタＮ２、Ｎ４とローサイドトランジスタＮ１、Ｎ３をオン・オフすることにより、出力端子ＤＯの電位を制御して、表示セル５３を充放電し、発光させる方式が一般的である。
図５は前記データドライバＩＣ５１の出力部のハイサイドトランジスタＮ２（ＰＭＯＳ）とローサイドトランジスタＮ１（ＮＭＯＳ）とをＣＭＯＳ構造で構成した場合の半導体基板の概略断面図である。このＣＭＯＳ構造でも寄生ダイオードＤ２とＤ１が含まれる。それらの寄生ダイオードをダイオード記号で図５に示した。なお、以下の説明において、ｎ、ｐを冠した層、領域等はそれぞれ、電子、正孔を多数キャリアとする層、領域を意味することとする。
通常、ＣＭＯＳ構造（ＣｏｍｐｌｉｍｅｎｎｔａｒｙＭＯＳＦＥＴのことで、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴで構成される構造）の形成方法は、ｐ形半導体基板１０１の表面層にｎウェル領域１０２を形成し、ｎウェル領域１０２の表面層にｐ^＋ソース領域１０３とｐ^＋ドレイン領域１０４とを形成し、ｐ^＋ソース領域１０３と接するようにｎ^＋領域１０５を形成し、ｐ^＋ソース領域１０３とｐ^＋ドレイン領域１０４に挟まれたｎウェル領域１０２上にゲート絶縁膜１０６を介してゲート電極１０７が形成され、ｐ^＋ソース領域１０３上とｎ^＋領域１０５上にソース電極１０８が形成され、ｐ^＋ドレイン領域１０４上にドレイン電極１０９が形成され、ｐチャネル型のハイサイドトランジスタＮ２が形成される。一方、ｐ形半導体基板１０１の表面層にｎ^＋ソース領域１１０とｎ^＋ドレイン領域１１１が形成され、ｎ^＋ソース領域１１０に接してｐ^＋領域１１２が形成され、ｎ^＋ソース領域１１０とｎ^＋ドレイン領域１１１とに挟まれたｐ形半導体基板１０１上にゲート絶縁膜１１３を介してゲート電極１１４が形成され、ｎ^＋ソース領域１１０上とｐ^＋領域１１２上にソース電極１１５が形成され、ｐ^＋ドレイン領域１１１上にドレイン電極１１６が形成されて、ｎチャネル型のローサイドトランジスタＮ１が形成される。また、ハイサイドトランジスタＮ２のソース電極１０８は電源（高電位端子）ＶＤＨに接続され、ハイサイドトランジスタＮ２のドレイン電極１０９とローサイドトランジスタＮ１のドレイン電極１１６とは互いに出力端子ＤＯに接続され、ローサイドトランジスタＮ１のソース電極１１５はグランド（低電位）端子ＧＮＤに接続される。

一方、図５に示すように、このＣＭＯＳ構造では、出力端子ＤＯとグランド端子ＧＮＤとの間にｐ形半導体基板１０１とｎ^＋ドレイン領域１１１とで並列ダイオードＤ１が形成され、出力端子ＤＯと電源端子ＶＤＨとの間にｎウェル領域１０２とｐ^＋ドレイン領域１０４とでやはり並列ダイオードＤ２が形成され、グランド端子ＧＮＤと、出力端子ＤＯが接続されるハイサイドトランジスタＮ２との間に、ｐ^＋ドレイン領域１０４、ｎウェル領域１０２、ｐ形半導体基板１０１とにより、有害な寄生効果を伴う、寄生ｐｎｐトランジスタＴ１が形成されるという問題がある。
この寄生効果の問題点について、詳細に説明する。図６は図４の片方のドライバＩＣ回路５１を示し、実際には、ハイサイドダイオードＤ２にさらに寄生ｐｎｐトランジスタＴ１が接続されていることを等価回路により示す。寄生ｐｎｐトランジスタＴ１のエミッタとベースはハイサイドダイオードＤ２と並列に点線で示すように接続される。図４で示すデータドライバＩＣ５１とスキャンドライバＩＣ５２のそれぞれの出力端子ＤＯは放電管５３に接続され、電気的に容量結合されている。そのため、放電管５３の充放電のタイミングによっては、出力端子ＤＯの電位は電源端子ＶＤＨより高電位となる場合もあり、その場合には図６で示すように出力端子ＤＯからハイサイドダイオードＤ２を経由して電源端子ＶＤＨに電流Ｉｄが流れる。

このように、データドライバＩＣ５１では出力端子ＤＯの電位が電源端子ＶＤＨより高くなった場合、出力端子ＤＯから電源端子ＶＤＨにハイサイドダイオードＤ２を介して電流Ｉｄが流れる。ところが、この電流Ｉｄの一部が寄生ｐｎｐトランジスタＴ１のベース電流となり寄生ｐｎｐトランジスタＴ１のコレクタ電流はこのベース電流に寄生ｐｎｐトランジスタＴ１の電流増幅率を乗じた大きな値となり、このコレクタ電流がグランド端子側に寄生電流Ｉｌとなって流出することになる。この寄生電流Ｉｌが大きいと、消費電力が増大して、データドライバＩＣ５１が発熱する。またこの寄生電流Ｉｌが過大になるとデータドライバＩＣ５１が破壊する場合も生じるのである。このことが前述した有害な寄生効果を伴う寄生トランジスタによる問題点の詳細である。以上説明した問題点はスキャンドライバＩＣ５２でも全く同様に見られる。

一方、このような問題点の解消を計った発明として、図７（特許文献１に記載の図３に相当）に示すような構造とすることにより、前記寄生トランジスタＴ１の電流Ｉ１による発熱や、熱破壊を抑制する発明が知られている（特許文献１−要約、００１６欄）。前記図７に示される発明の半導体装置の構造は、前記特許文献１の記載によれば、寄生ｐｎダイオードＤ２と前述の寄生ｐｎｐトランジスタＴ１に対して、特許文献１の発明の特徴部分である、出力端子ＤＯ側に接続されるｐ領域２４の表面に、さらに第２ｎ^＋領域２６を付加することにより、前記寄生ｐｎｐトランジスタＴ１のベースとコレクタを短絡するように、第２ｎ^＋領域２６、ｐ領域２４およびｎ⁻ウェル領域２３で付加ｎｐｎトランジスタＴ２を形成したものである。そのため、プッシュプル型出力回路の電源の高電位端子ＶＤＨより出力端子ＤＯの電位が高い場合、寄生ｐｎｐトランジスタＴ１に寄生電流Ｉ１が流れようとしても、寄生ｐｎｐトランジスタＴ１のベース電流が付加ｎｐｎトランジスタのコレクタ電流として吸い取られ、ベース電流が減少することにより、寄生電流Ｉ１が抑制される効果を有するのである。また、見方を変えると寄生ｐｎｐトランジスタＴ１のエミッタ注入効率を付加ｎｐｎトランジスタＴ２で抑えて、結果として寄生トランジスタＴ１の電流増幅率を低下させて電流を抑制するとも言える。これらのことにより、寄生ｐｎｐトランジスタＴ１を流れる寄生電流Ｉ１は従来の構造に対して１／１０〜１／２０に減少し、シリコンチップの発熱は抑制される。
特開平１０−１７３０６８号公報

しかしながら、前記特許文献１に記載の発明によれば、出力端子ＤＯ側のｐ領域２４に第２ｎ^＋領域２６が設けられるので、ｐ^＋領域２７、ｎ⁻ウエル領域２３、ｐ領域２４、第２ｎ^＋領域２６がハイサイド（高電位側）トランジスタに寄生するＩＧＢＴとして構成される結果、出力電流が大きくなると、トランジスタＴ２の電流の一部はｐ領域２４、ｎ領域２３、ｐ^＋領域２７からなるトランジスタのベース電流として流れ込み増幅されるため、ラッチアップ破壊に至る可能性が生じるという問題のあることが分かった。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、前記問題点を解消して、寄生ｐｎｐトランジスタによる有害な寄生電流を低減すると共に、ハイサイド側トランジスタにＩＧＢＴ構造を内在させない構成とすることにより、発熱が少なく、熱破壊が起きにくい半導体装置を提供することにある。

特許請求の範囲の請求項１記載の本発明によれば、第１導電形半導体基板（ｐ形シリコン基板１）表面に、それぞれ選択的に離間して配置される第１導電形の第１領域（第１ｐ^＋領域２）と第２導電形の第２領域（ｎ⁻ウエル領域３）と、該第２領域の表面層にそれぞれ選択的に離間して配置される第１導電形の第３領域（第２ｐ^＋領域１４）と第１導電形の第４領域（第３ｐ^＋領域６）と第１導電形の第５領域（ｐ領域４）と、該第５領域（４）の表面層に配置される第１導電形の第６領域（第４ｐ^＋領域７）と、前記第３領域（１４）と前記第４領域（６）に挟まれる第２導電形の第７領域（第１ｎ^＋領域５）を備え、前記第１領域（２）に接するグランド端子側電極（８）と、前記第４領域（６）と前記第５領域（４）に挟まれた前記第２領域（３）表面に絶縁膜を介して配置されるゲート電極（１１）と、前記第３領域（１４）と前記第４領域（６）と前記第７領域（５）とに共通に接する高電位端子側電極（９）と、前記第６領域（７）に接する出力端子側電極（１０）とで構成される高電位側ＭＯＳＦＥＴを備える半導体装置とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の本発明によれば、第１導電形半導体基板（１）表面に、それぞれ選択的に離間して配置される第１導電形の第１領域（２）と第２導電形の第２領域（３）と、第２領域の表面層にそれぞれ選択的に離間して配置される第１導電形の第４領域（６）と第１導電形の第５領域（４）と、該第５領域（４）の表面層に配置される第１導電形の第６領域（７）と、前記第４領域（６）に対向する前記第５領域（４）とは反対側の前記第２領域（３）の表面層に第２導電形の第７領域（５）を備え、前記第１領域（２）に接するグランド端子側電極（８）と、前記第４領域（６）と前記第５領域（４）とに挟まれた前記第２領域（３）表面に絶縁膜を介して配置されるゲート電極（１１）と、前記第４領域（６）、前記第７領域（５）に共通に接する高電位端子側電極（９）と、前記第６領域に接する出力端子側電極（１０）とを備え、前記第１領域（２）と前記第７領域（１５）に挟まれた前記第２領域（３）の表面から前記第２領域（３）の下側の前記半導体基板に届くトレンチ（１２）を有し、該トレンチ（１２）が誘電体で充填されている高電位側ＭＯＳＦＥＴを備える半導体装置とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項３記載の本発明によれば、前記トレンチ（１２）と前記第７領域（５）との間の前記第２領域（３）に前記トレンチ（１２）側壁に隣接して配置され、前記高電位端子側電極（９）と接する第８領域（１３）を有する特許請求の範囲の請求項２記載の半導体装置とすることが好ましい。

本発明によれば、前記問題点を解消して、寄生ｐｎｐトランジスタによる有害な寄生電流を低減すると共に、ハイサイド側トランジスタにＩＧＢＴ構造を内在させない構成とすることにより、発熱が少なく、熱破壊が起きにくい半導体装置を提供することができる。
言い換えると、この発明によれば、ハイサイドトランジスタをｐチャネルＭＯＳＦＥＴで形成した場合、このｐチャネルＭＯＳＦＥＴのｐ^＋ドレインはそのままで、ｎ^＋ソース領域に短絡するようにｎ^＋領域を設けてこれら領域に共通に接する電極を形成することで、付加ｐｎｐトランジスタＴ２を形成して、寄生ｐｎｐトランジスタＴ１の寄生電流の減少を図ることにより、寄生ＩＧＢＴを内在させることなく、発熱が少なく、熱破壊の惧れの少ない半導体装置とするものである。

［実施例１］

図１はこの発明の半導体装置にかかる第１実施例の半導体基板の要部断面図である。図１に示す半導体基板から基板上の電極などを除いて上面から見た要部平面図を図８に示す。図８のＡ−Ａ’線で示す部分の断面が図１の断面図に対応する。同一符号は同一相当個所を示す。この図はプッシュプル型出力回路を集積する半導体装置のハイサイドトランジスタ（前記Ｎ２）と並列に形成されるハイサイドダイオード（寄生ダイオードＤ２）部の断面図を示す。ｐ形シリコン基板１の表面層に第１ｐ^＋領域２と第１ｐ^＋領域２と離れてｐ形シリコン基板１の表面層にｎ⁻ウエル領域３を備え、ｎ⁻ウエル領域３の表面層に第２ｐ^＋領域１４と第３ｐ^＋領域６とｐ領域４とをそれぞれ離間して有し、第２ｐ^＋領域１４と第３ｐ^＋領域６の間に第１ｎ^＋領域５が両領域のそれぞれ接して挟まれるように配置される。ｐ領域４の表面層に第４ｐ^＋領域７を有する。第１ｐ^＋領域２上に第１金属配線８を、第３ｐ^＋領域６と第１ｎ^＋領域５と第２ｐ^＋領域１４の表面上に共通の第２金属配線９を、第４ｐ^＋領域７上に第３金属配線１０をそれぞれ備える。さらに第３ｐ^＋領域６上とｐ領域４の間のｎ⁻ウエル領域３の表面層にゲート酸化膜を介してゲート電極１１を備えることにより、ｐ領域４と第４ｐ^＋領域７および前記第１ｎ^＋領域５と第３ｐ^＋領域６と第２ｐ^＋領域１４とをそれぞれドレインまたはソース領域とするｐチャネルＭＯＳＦＥＴ（前記Ｎ２に相当する）を構成する。

プッシュプル型出力回路の電源の低電位端子ＧＮＤと第１金属配線８とが接続され、電源の高電位端子ＶＤＨと第２金属配線９とが接続され、出力端子ＤＯと第３金属配線１０とが接続される。この構造では、図１において、内在するデバイスを等価回路で示したように、ｐ領域４とｎ⁻ウェル領域３とで形成される寄生ｐｎダイオードＤ２（寄生という意味は他の領域を形成される時に同時に形成されることから付けられた。実回路では積極的に電流を流すダイオードで回路的には必須のダイオードである）と同時にｐ領域４とｎ⁻ウェル領域３およびｐ形シリコン基板１で形成される寄生ｐｎｐトランジスタＴ１（このトランジスタは不要のトランジスタで文字通り寄生のダイオードである）が存在し、さらに、この寄生ｐｎｐトランジスタＴ１のベースとコレクタを短絡するように、第２ｐ^＋領域１４、ｐ領域４およびｎ⁻ウェル領域３で付加ｐｎｐトランジスタＴ２が形成される。そのため、プッシュプル型出力回路の電源の高電位端子ＶＤＨより出力端子ＤＯの電位が高くなると、寄生ｐｎｐトランジスタＴ１に寄生電流Ｉｌが流れる。しかし、付加ｐｎｐトランジスタＴ２を形成することで、寄生ｐｎｐトランジスタＴ１のコレクタ電流が付加ｐｎｐトランジスタＴ２に一部流され、寄生ｐｎｐトランジスタＴ１のコレクタ電流が減少する。また、見方を変えると寄生ｐｎｐトランジスタＴ１のベース電流を付加ｎｐｎトランジスタＴ２で抑えて、結果として電流増幅率が低下するともいえる。これらのことにより、寄生ｐｎｐトランジスタＴ１を通って流れる出力端子ＤＯから低電位端子ＧＮＤに流れる寄生電流Ｉｌは従来の構造に対して１／２に減少し、シリコンチップの発熱は抑制される。

また、以上説明した半導体装置によれば、従来のように寄生ＩＧＢＴを構成しないので、出力電流が大きくなった場合でも、ラッチアップ破壊を起こす惧れは小さい。
ここではプッシュプル型出力回路を集積する半導体装置を例にとって説明したが、それ以外のパワーＩＣ（集積回路）を形成する際、同時に作り込まれる寄生ダイオードを有する半導体装置にも当てはまる。
［実施例２］

図２はこの発明の半導体装置にかかる第２実施例の半導体基板の要部断面図である。図１との違いはｐチャネルＭＯＳＦＥＴのソース領域とＧＮＤ端子に接続されている第１ｐ^＋領域２との間に、ｐ型シリコン基板１に達するトレンチ１２を備えていることである。トレンチ１２には絶縁性ポリシリコンまたはＴＥＯＳ酸化膜などが充填される。このようなトレンチ１２を形成することで、前記図１に内在した横方向の寄生ｐｎｐトランジスタＴ１の形成が妨げられるので、前記図６記載の寄生電流Ｉ１を低減することができる。トレンチ１２の深さは図１ではｎ⁻ウエル領域３内とされているが、ｐ型シリコン基板１に達していてもよい。トレンチ１２の深さは浅くなると、加工技術的には容易であるが、前記寄生電流Ｉ１の低減効果は小さくなる。
［実施例３］

図３はこの発明の半導体装置にかかる第３実施例の半導体基板の要部断面図である。図２との違いはトレンチ１２の側壁に第５ｐ^＋領域１３を形成したことである。ｐ^＋領域１３の形成は、トレンチ１２の形成後、トレンチの側壁にボロンのイオン注入を注入角度を傾斜させて行う。ｐ^＋領域（第８領域）１３を形成することにより、さらに寄生トランジスタＴ１のコレクタ電流を付加トランジスタＴ２により引き抜きやすくなるので、寄生電流Ｉ１をさらに低減することができる。

この発明の第１実施例にかかる半導体基板の要部断面図、この発明の第２実施例にかかる半導体基板の要部断面図、この発明の第３実施例にかかる半導体基板の要部断面図、プラズマ表示パネル駆動用ＩＣの例で、一ドット当たりの出力回路を示すプッシュプル回路図、データドライバＩＣ５１をＣＭＯＳ構造で構成した半導体基板の概略断面図、従来構造でハイサイドトランジスタに内在する寄生ダイオードと寄生ｐｎｐトランジスタを示す等価回路図、従来構造の半導体基板の要部断面図である。この発明の第１実施例にかかる半導体基板の要部平面図、

符号の説明

１、２１ｐ形シリコン基板２第１ｐ^＋領域
３、２３ｎ⁻ウェル領域４、２４ｐ領域
５、２５第１ｎ^＋領域６、２７第３ｐ^＋領域
７第４ｐ^＋領域８第１金属配線
９第２金属配線１０第３金属配線
１１ゲート電極１２トレンチ
１３ｐ^＋領域１４第２ｐ^＋領域
５１データドライバＩＣ５２スキャンドライバＩＣ
５３放電管５４電源
５５電源５６制御回路
５７制御回路１０１ｐ形半導体基板
１０２ｎウェル領域１０３ｐ^＋ソース領域
１０４ｐ^＋ドレイン領域１０５ｎ^＋領域
１０６ゲート絶縁膜１０７ゲート電極
１０８ソース電極１０９ドレイン電極
１１０ｎ^＋ソース領域１１１ｎ^＋ドレイン領域
１１２ｐ^＋領域１１３ゲート絶縁膜
１１４ゲート電極１１５ソース電極
１１６ドレイン電極ＧＮＤグランド端子
ＤＯ出力端子ＶＤＨ電源端子
Ｔ１寄生ｐｎｐトランジスタ
Ｔ２付加ｎｐｎトランジスタ
Ｉｌ寄生電流
Ｄ１ローサイドダイオード
Ｄ２ハイサイドダイオード
Ｄ３ローサイドダイオード
Ｄ４ハイサイドダイオード
Ｎ１ローサイドトランジスタ
Ｎ２ハイサイドトランジスタ
Ｎ３ローサイドトランジスタ
Ｎ４ハイサイドトランジスタ。

Claims

第１導電形半導体基板表面に、それぞれ選択的に離間して配置される第１導電形の第１領域と第２導電形の第２領域と、該第２領域の表面層にそれぞれ選択的に離間して配置される第１導電形の第３領域と第１導電形の第４領域と第１導電形の第５領域と、該第５領域の表面層に配置される第１導電形の第６領域と、前記第３領域と前記第４領域に挟まれる第２導電形の第７領域を備え、前記第１領域に接するグランド端子側電極と、前記第４領域と前記第５領域に挟まれた前記第２領域表面に絶縁膜を介して配置されるゲート電極と、前記第３領域と前記第４領域と前記第７領域とに共通に接する高電位端子側電極と、前記第６領域に接する出力端子側電極とで構成される高電位側ＭＯＳＦＥＴを備えることを特徴とする半導体装置。
第１導電形半導体基板表面に、それぞれ選択的に離間して配置される第１導電形の第１領域と第２導電形の第２領域と、第２領域の表面層にそれぞれ選択的に離間して配置される第１導電形の第４領域と第１導電形の第５領域と、該第５領域の表面層に配置される第１導電形の第６領域と、前記第４領域に対向する前記第５領域とは反対側の前記第２領域の表面層に接する第２導電形の第７領域を備え、前記第１領域に接するグランド端子側電極と、前記第４領域と前記第５領域とに挟まれた前記第２領域表面に絶縁膜を介して配置されるゲート電極と、前記第４領域、前記第７領域に共通に接する高電位端子側電極と、前記第６領域に接する出力端子側電極とを備え、前記第１領域と前記第７領域に挟まれた前記第２領域の表面から前記第２領域の下側の前記半導体基板に届くトレンチを有し、該トレンチが誘電体で充填されている高電位側ＭＯＳＦＥＴを備えることを特徴とする半導体装置。
前記トレンチと前記第７領域との間の前記第２領域に前記トレンチ側壁に隣接して配置され、前記高電位端子側電極と接する第８領域を有することを特徴とする請求項２記載の半導体装置。