WO2012176347A1 - 高耐圧集積回路装置 - Google Patents

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将晴 山路
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富士電機株式会社
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    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Definitions

  • the present invention relates to a high voltage integrated circuit device (HVIC) used when an on / off drive signal is transmitted to a gate of a switching power device, for example, in a PWM inverter, a switching power supply or the like. More particularly, the present invention relates to a high voltage integrated circuit device that prevents malfunction caused by an overcurrent that flows when a negative voltage surge is input into the circuit.
  • HVIC high voltage integrated circuit device
  • HVIC As a means for driving a switching power device that constitutes the upper arm of a bridge circuit for reverse power conversion (DC / AC conversion) such as a PWM inverter, an element isolation type HVIC using a high withstand voltage junction is used.
  • HVIC has high function with overcurrent detection and temperature detection means when switching power device is abnormal, or downsizing and cost reduction of power supply system by not performing potential insulation by transformer, photocoupler, etc. Can be achieved.
  • FIG. 9 is an explanatory diagram showing a connection example of a switching power device of a power conversion device such as an inverter and a conventional HVIC that drives the switching power device.
  • FIG. 9 shows an example of a half bridge in which two switching power devices (in this case, IGBTs 114 and 115) are connected in series.
  • the power conversion device shown in FIG. 9 alternately outputs a high potential or a low potential from the Vs terminal, which is the output terminal, by alternately turning on the IGBT 115 of the upper arm and the IGBT 114 of the lower arm, and AC to the L load 118 Electric power is supplied (AC current is flowing).
  • the IGBT 114 and the IGBT 115 are operated so that the IGBT 115 of the upper arm is turned on and the IGBT 114 of the lower arm is turned off. Conversely, when outputting a low potential, the IGBT 114 and the IGBT 115 are operated so that the IGBT 115 of the upper arm is turned off and the IGBT 114 of the lower arm is turned on.
  • the diodes connected in reverse parallel to the IGBTs 114 and 115 are FWD (Free Wheel Diode) 116 and 117.
  • the gate signal to the IGBT 114 of the lower arm outputs a signal on the basis of GND
  • the gate signal to the IGBT 115 of the upper arm outputs a signal on the basis of the Vs terminal.
  • the HVIC 111 needs to have a level shift function.
  • Vss is a high-potential side of a high-voltage power source that is a main circuit power source.
  • GND is a ground (ground).
  • Vs is an intermediate potential that varies from the Vss potential to the GND potential.
  • H-VDD is the high potential side of the second low voltage power supply with Vs as a reference.
  • L-VDD is the high potential side of the first low voltage power supply with respect to GND.
  • the second low voltage power supply is made from the first low voltage power supply (L-VDD).
  • Reference numeral 113 is a high-side power supply
  • reference numeral 112 is a low-side power supply.
  • H-IN is an input signal and an input terminal input to the gate of the low-side C-MOS circuit connected to the level-up circuit.
  • L-IN is an input signal and an input terminal input to the gate of the low-side C-MOS circuit connected to the gate of the IGBT 114 of the lower arm.
  • H-OUT is an output signal and output terminal of the high-side C-MOS circuit that outputs to the gate of the IGBT 115 of the upper arm.
  • L-OUT is an output signal output to the gate of the lower arm IGBT 114 and an output terminal.
  • ALM-IN is an input signal and an input terminal for the detection signal 119 when the temperature or overcurrent of the IGBT 115 of the upper arm is detected.
  • ALM-OUT is an output signal and an output terminal of the detection signal leveled down.
  • FIG. 10 and 11 are circuit diagrams showing the level shift circuit and its peripheral circuits inside the HVIC 111 shown in FIG.
  • FIG. 10 is a circuit diagram including a level-up circuit
  • FIG. 11 is a circuit diagram including a level-down circuit.
  • reference numeral 120 denotes a terminal on the high potential side of the second low voltage power supply with Vs as a reference.
  • p p-type
  • n n-type.
  • a peripheral circuit a low-side C-MOS circuit for transmitting an input signal of the level shift circuit and a high-side C-MOS circuit for transmitting an output signal of the level shift circuit to the IGBT 115 of the upper arm are shown. It was.
  • the level-down circuit is composed of a p-channel MOSFET 43 and a level shift resistor 72.
  • a diode 76 is connected in parallel to the level shift resistor.
  • the ALM-IN signal is input to the gate of the C-MOS circuit of the high side circuit, and the output signal of the C-MOS circuit is input to the gate of the p-channel MOSFET 43 of the level down circuit.
  • a low-side signal is output from the output unit 102 of the level-down circuit, and a signal level-down from the output of the C-MOS circuit of the low-side circuit is detected from the ALM-OUT as a detection signal. Output to the side.
  • Switching power devices are widely used in many fields, such as inverters for motor control, large-capacity PDPs (plasma display panels), power supplies such as liquid crystal panels, and inverters for home appliances such as air conditioners and lighting.
  • the HVIC Vs terminal and H-VDD terminal are affected by the parasitic inductance component and the like due to the wiring on the printed circuit board and the cable up to the load. Due to this parasitic inductance component, the Vs terminal and the H-VDD terminal of the HVIC 111 are on the negative potential side with respect to the ground (GND terminal in FIG. 9) when the upper arm IGBT 115 is turned off or when the lower arm IGBT 114 is turned on. Fluctuate. This variation causes a malfunction of the high-side circuit and element destruction due to latch-up.
  • FIG. 12 is a detailed diagram of a level shift circuit diagram of a conventional HVIC.
  • 12A is a level-up circuit diagram
  • FIG. 12B is a level-down circuit diagram.
  • the level-up circuit shown in FIG. 12A includes a level shift resistor 71 and an n-channel MOSFET 41 to which the level shift resistor 71 and the drain are connected, and the connection between the level shift resistor 71 and the n-channel MOSFET 41 is leveled up.
  • the circuit is configured as an output unit 101.
  • a diode 75 is connected to the resistor 71 in parallel.
  • the diode 75 has a function of preventing an excessive voltage from being applied to the gate of the MOSFET of the C-MOS circuit of the high side circuit.
  • a Zener diode is frequently used as the diode 75.
  • the n-channel MOSFET 41 includes a body diode 42 in antiparallel.
  • the level down circuit shown in FIG. 12B includes a drain of the p-channel MOSFET 43 and a level shift resistor 72 connected to the drain, and the connection between the level shift resistor 72 and the p-channel MOSFET 43 is connected to the level down circuit.
  • the output unit 102 is configured.
  • a diode 76 is connected in parallel to the level shift resistor 72 in order to prevent the level shift resistor 72 from being destroyed when the H-VDD becomes significantly lower than the GND potential. Further, when an overvoltage is applied to H-VDD when the p-channel MOSFET 43 is on, the diode 76 has a function of preventing an overvoltage from being applied to the gate of the MOSFET of the C-MOS circuit of the low side circuit.
  • a body diode 44 is connected to the p-channel MOSFET 43 in antiparallel.
  • FIG. 13 is a cross-sectional view showing a main part of a high-side circuit and a low-side circuit of a conventional self-isolation type high-voltage integrated circuit device 500, a level-up circuit part, and main parts of a high-voltage junction termination region (HVJT). is there.
  • reference symbols a to j in FIG. 13 denote electrodes formed on each region.
  • Reference numeral 21 denotes a p offset region.
  • Reference numerals 22 to 24, 26 to 28, 32 to 34, and 36 to 38 are regions serving as a source, a drain, and a contact.
  • Reference numerals 25, 29, 35 and 39 denote gate electrodes.
  • an n-well region 2 and an n-well region 3 are formed in the surface layer of the p semiconductor substrate 1 connected to the GND potential.
  • a low-side circuit C-MOS circuit or the like is formed in the n-well region 2.
  • a level shift circuit, a C-MOS circuit of a high side circuit, and the like are formed in the n well region 3.
  • the n-channel MOSFET 41 for level shift includes an n ⁇ well region 4, a p region 51 in contact with the n ⁇ well region 4, an n source region 53 and a p contact region 54 formed in the surface layer of the p region 51, n - with the n drain region 52 formed on the surface layer of the well region 4, and a gate electrode 55 formed via a gate oxide film on the n source region 53 and p region 51 sandwiched between the n drain region 52 ing.
  • the drain region 52 of the n-channel MOSFET 41 is connected to H-VDD via a level shift resistor 71 by a surface metal wiring.
  • the connection part between the drain region 52 of the n-channel MOSFET 41 and the level shift resistor 71 is used as the output part 101 of the level-up circuit.
  • the output unit 101 outputs a low potential when the level-up n-channel MOSFET 41 is turned on, and outputs a high potential when the level-up n-channel MOSFET 41 is turned off. Therefore, the high voltage integrated circuit device 500 can perform a level shift operation that is signal transmission between different reference potentials.
  • V S L ⁇ dI / dt (1)
  • V supply is a battery voltage across the high-side power supply 113 or a bootstrap capacitor (not shown), and V f is a forward voltage drop of the parasitic diodes 45 and 46.
  • FIG. 14 is a layout diagram showing the main parts such as the high-side circuit and level shifter of FIG.
  • the n-well region 3 that is a high potential region, an H-VDD pad, an H-OUT pad, a Vs pad, and an intermediate potential region are formed.
  • the intermediate potential region is the p offset region 31 and the p drain region 34.
  • an n-contact region 62 is formed in a band shape. On the n-contact region 62, first pickup electrodes 81 are scattered.
  • An n ⁇ well region 4 is formed surrounding the n well region 3.
  • a p region 61 is formed surrounding the n ⁇ well region 4.
  • a p contact region 56 is formed in a band shape on the surface layer of the p region 61. On the p contact region 56, the second pickup electrodes 82 are scattered.
  • An n well region 2 that is a low potential region is formed surrounding the p region 61. In this n-well region 2, the low side circuit shown in FIG.
  • a level shifter is formed on the surface layer of the p region 51 sandwiched between the n contact region 62 and the p region 61.
  • the n contact region 62 and the p region 61 and the n ⁇ well region 4 and the p region 51 sandwiched between these regions are high breakdown voltage junction termination regions.
  • the p region 51 where the level shifter is formed and the n ⁇ well region 4 are in contact with each other.
  • the location E adjacent to the n contact region 62 is a location where the intermediate potential region and the high breakdown voltage junction termination region face each other, and the intermediate potential region and the high breakdown voltage junction termination region are opposed to each other. This is the place where the distance W is minimized (hereinafter referred to as the facing place E).
  • a high-voltage integrated circuit chip As such a high-voltage integrated circuit, a high-voltage integrated circuit chip, more specifically, a circuit for protecting a high-voltage integrated circuit that drives a half-bridge power transistor, at an output node (point)
  • a high voltage integrated circuit chip having a resistor between a substrate and a ground for limiting a current during a negative voltage spike is disclosed (for example, see Patent Document 1 below), which is intended for a circuit that expects an excessive negative swing. .)
  • a device for reducing the influence of reverse bias by inserting a diode between the drain electrode of the switching element belonging to the level shifter and the gate electrode of the MOS transistor belonging to the amplifier (C-MOS circuit) Is disclosed (for example, see Patent Document 2 below).
  • the drain of the switching element belonging to the level shifter, the level shift resistor, and the current limiting resistor are connected in series, and the level shift resistor and the current limiting resistor are connected to the output unit of the level up circuit.
  • the level shift resistor and the current limiting resistor are connected to the output unit of the level up circuit.
  • a high voltage diode (D3) is provided between the common ground node (COM) and the virtual ground node (VS) in the high voltage control circuit (HVIC) using a common substrate region.
  • the conventional high voltage integrated circuit device described above has the following problems.
  • Vss is about 1200 V and H-VDD is about 15 V higher than Vs will be described.
  • the upper arm IGBT 115 is in operation and the lower arm IGBT 114 is in an off operation, a current flows from the upper arm IGBT 115 to the L load 118.
  • the L load 118 tries to maintain the current, so that the current flows from the GND via the FWD 116 of the lower arm, the potential of the Vs terminal becomes lower than the GND potential, and ⁇ 30V It also becomes a degree.
  • the potential of the Vs terminal becomes about ⁇ 30V
  • the potential of the H-VDD terminal becomes about ⁇ 15V.
  • the p semiconductor substrate 1 and the p region 61 are at the GND potential.
  • a case will be described in which the potential of the Vs terminal is lowered until both the n well region 3 and the n ⁇ well region 4 become lower than the GND potential.
  • the parasitic diode 45 composed of the p semiconductor substrate 1 and the n well region 3 and the parasitic diode 46 composed of the p region 61 and the n ⁇ well region 4 are forward biased and a large current flows. This current flows through the capacitance between the gate and source of the IGBT 115. Since there is no resistance component that limits the current in this path, a very large pulse current is generated. This pulse current destroys the HVIC or causes a malfunction.
  • the holes that have entered the n ⁇ well region 4 pass under the n contact region 62, and the p offset region 31 and the p drain region 36 (the gate electrode 39 has an ON signal) that are negative Vs potential regions. When it flows).
  • the holes flowing into the p offset region 31 are extracted from the p contact region 38 to the Vs terminal.
  • part of this hole also penetrates under the n source region 37 and becomes a gate current of a parasitic npn transistor composed of the n source region 37, the p offset region 31, and the n well region 3, and this parasitic npn transistor May turn on and cause the logic part of the high side circuit to malfunction.
  • the holes that have also penetrated under the n source region 37 turn on (latched up) a parasitic thyristor composed of the n source region 37, the p offset region 31, the n well region 3 and the p semiconductor substrate 1, thereby causing a high side circuit. May be destroyed. Further, if some of the holes flow through the n-well region 3 to the p drain region 34, the logic part of the high side circuit may also malfunction.
  • the resistor for limiting the current is connected between the GND (ground) terminal and the substrate, and the connection at other points is not mentioned. Since this resistor is formed of a polysilicon layer, when a pulse current having a large negative voltage (several A to several tens of A) flows transiently to a parasitic diode between the Vs terminal and the GND terminal, the polysilicon layer However, there is a risk of overmelting due to overcurrent and destruction.
  • a current limiting resistor is connected to the path between the high potential side (H-VDD) and the low potential side (ground) of the Vs reference low voltage power supply of the level shift circuit.
  • the present invention provides a high voltage integrated circuit device capable of preventing malfunction and destruction of a high side circuit when a negative voltage surge is applied to an H-VDD terminal or a Vs terminal in order to eliminate the above-mentioned problems caused by the prior art.
  • the purpose is to do.
  • a high voltage integrated circuit device is a high voltage semiconductor integrated circuit that drives a high potential side power transistor of two power transistors connected in series.
  • the apparatus has the following characteristics.
  • a second conductivity type high potential region formed in the surface layer of the first conductivity type semiconductor substrate, and a surface layer of the semiconductor substrate formed in contact with the high potential region and along the outer periphery of the high potential region A breakdown voltage region of a second conductivity type having an impurity concentration lower than that of the high potential region, and a ground layer formed on the surface layer of the semiconductor substrate in contact with the breakdown voltage region and along an outer periphery of the breakdown voltage region
  • An intermediate potential region of the first conductivity type that is separated from the high potential region, a first contact region of the second conductivity type formed along the high potential region side end of the breakdown voltage region, and the ground The first contact is formed on the surface layer of the potential region.
  • the intermediate potential region is a region to which an intermediate potential between the high potential side potential of the high voltage power source that is the main circuit power source of the two power transistors connected in series and the ground potential is applied.
  • the low potential region is a region to which a high potential side potential of a first low voltage power supply with the ground potential as a reference is applied.
  • the high potential region is a region to which a high potential side potential of a second low voltage power supply with the intermediate potential as a reference is applied.
  • a high breakdown voltage junction termination region composed of the breakdown voltage region, the ground potential region, the first contact region, and the second contact region is formed.
  • the resistance of the current path between the first pickup electrode and the second pickup electrode at the location of the high voltage junction termination region where the facing distance to the intermediate potential region is shorter than the other location is higher than at other locations.
  • FIG. 15 is a diagram illustrating the relationship between the negative voltage surge and the distance from the contact region to the intermediate potential region.
  • FIG. 15 shows the distance between the contact region 62 and the p-offset region 31 that is the intermediate potential region with respect to the guaranteed voltage when a negative voltage surge is applied in the configuration of the high voltage integrated circuit device shown in FIGS.
  • the distance between the contact region 62 and the p offset region 31 needs to be 100 ⁇ m or more.
  • a high voltage integrated circuit device is a high-voltage power transistor for driving a high-potential side power transistor of two power transistors connected in series.
  • a breakdown voltage semiconductor integrated circuit device having the following characteristics.
  • a second conductivity type high potential region formed in a surface layer of the first conductivity type semiconductor substrate; a first conductivity type isolation region that separates a part of the outer periphery of the high potential region; and a surface of the semiconductor substrate
  • a second conductive type withstand voltage region having an impurity concentration lower than that of the high potential region formed in contact with the high potential region and along an outer periphery of the high potential region; and a surface layer of the semiconductor substrate.
  • the second conductivity type low potential region, the first conductivity type intermediate potential region formed in the high potential region and separated from the high potential region, and the end portion of the breakdown voltage region on the high potential region side A first contact region formed along the line, and Comprising a second contact region formed on the surface layer of the land potential region, and a first pickup electrode in contact with the first contact region, and a second pickup electrode in contact with the second contact region.
  • the intermediate potential region is a region to which an intermediate potential between the high potential side potential of the high voltage power source that is the main circuit power source of the two power transistors connected in series and the ground potential is applied.
  • the low potential region is a region to which a high potential side potential of a first low voltage power supply with the ground potential as a reference is applied.
  • the high potential region is a region to which a high potential side potential of a second low voltage power supply with the intermediate potential as a reference is applied.
  • a high breakdown voltage junction termination region composed of the breakdown voltage region, the ground potential region, the first contact region, and the second contact region is formed. The resistance of the current path between the first pickup electrode and the second pickup electrode at the location of the high voltage junction termination region where the facing distance to the intermediate potential region is shorter than the other location is higher than at other locations.
  • the first pickup electrode is formed except for the portion of the high voltage junction termination region in which the facing distance to the intermediate potential region is shorter than other portions.
  • the resistance is higher than other portions.
  • the second pickup electrode is formed except for the portion of the high voltage junction termination region where the facing distance to the intermediate potential region is shorter than other portions. By forming, the resistance is higher than other portions.
  • the first contact region and the above in the location of the high voltage junction termination region where the facing distance to the intermediate potential region is shorter than other locations.
  • Any one of the first pickup electrode or the second contact region and the second pickup electrode is electrically insulated so that the resistance is higher than that of other portions.
  • the surface of the high voltage junction termination region is located at a location of the high voltage junction termination region where the facing distance to the intermediate potential region is shorter than other locations.
  • the high voltage junction region is located in the low voltage region at the location of the high voltage junction termination region where the facing distance to the intermediate potential region is shorter than other locations. It is characterized in that the resistance is higher than the other parts by extending to the side.
  • the high-voltage junction termination region having a short opposing distance with respect to the intermediate potential region is made to have a higher resistance than other portions, so that the injection of holes is locally reduced when a negative voltage surge is input. can do.
  • the high voltage integrated circuit device of the present invention it is possible to prevent malfunction and destruction of the logic part of the high side circuit.
  • FIG. 1 is a plan view showing a main part of a high voltage integrated circuit device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the main part of the whole when cut in a direction parallel to the cutting line AA in FIG.
  • FIG. 3 is a plan view of the main part showing the flow of holes and electrons in the enlarged view of the F part in FIG.
  • FIG. 4 is a cross-sectional view of the main part of the high voltage junction termination structure of FIG. 1 and its periphery.
  • FIG. 5 is a plan view showing a main part of a high voltage integrated circuit device according to Embodiment 2 of the present invention.
  • FIG. 6 is a cross-sectional view showing the main part of the high voltage integrated circuit device according to Embodiment 2 of the present invention.
  • FIG. 7 is a plan view showing the main part of the high voltage integrated circuit device according to Embodiment 3 of the present invention.
  • FIG. 8 is a cross-sectional view showing a main part of the high voltage integrated circuit device according to Embodiment 3 of the present invention.
  • FIG. 9 is an explanatory diagram showing a connection example of a switching power device of a power conversion device such as an inverter and a conventional HVIC that drives the switching power device.
  • FIG. 10 is a circuit diagram showing the level-up circuit and its peripheral circuits.
  • FIG. 11 is a circuit diagram showing a level-down circuit and its peripheral circuits.
  • FIG. 10 is a circuit diagram showing the level-up circuit and its peripheral circuits.
  • FIG. 12 is a detailed diagram of a level shift circuit diagram of a conventional HVIC.
  • FIG. 13 is a cross-sectional view showing a main part of a high-side circuit and a low-side circuit of a conventional self-isolation type high-voltage integrated circuit device, a logic part, a level-up circuit part, and a high-voltage junction termination region (HVJT). .
  • FIG. 14 is a layout diagram showing the main parts such as the high-side circuit and level shifter of FIG.
  • FIG. 15 is a diagram illustrating the relationship between the negative voltage surge and the distance from the contact region to the intermediate potential region.
  • FIG. 16 is a plan view showing a main part of a high voltage integrated circuit device according to Embodiment 4 of the present invention.
  • FIG. 17 is a cross-sectional view showing the main parts of the high voltage integrated circuit device according to Embodiment 4 of the present invention.
  • FIG. 1 is a plan view showing a main part of a high voltage integrated circuit device 100 according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the main part of the whole when cut in a direction parallel to the cutting line AA in FIG. 1 and 2, the same reference numerals are given to the components corresponding to those shown in FIGS. 9 to 13.
  • FIG. 3 is a plan view of the main part showing the flow of holes and electrons in the enlarged view of the F part in FIG. Note that a region indicated by an oblique dotted line is a portion (opposing portion) E in which a part of the intermediate potential region is disposed close to the n contact region 62, and a facing distance W to the intermediate potential region is larger than that of other portions. This is a short high-voltage junction termination region.
  • FIG. 4 is a cross-sectional view of the main part of the high withstand voltage junction termination region in FIG. 1 and its periphery.
  • FIG. 4A is a cross-sectional view of the main part showing the cross-sectional structure taken along the line AA in FIG.
  • FIG. 4B is a cross-sectional view of the main part showing the cross-sectional structure taken along the line BB in FIG. 2 is the same as the cross-sectional view of FIG.
  • the high side shown in FIG. 2 includes a high potential region to which a potential (H-VDD potential) on which the L-VDD potential is superimposed with the Vs potential as a reference potential is applied, and an intermediate potential region to which the Vs potential is applied. It is an area to include.
  • the low side is a region including a low potential region to which the L-VDD potential is applied with GND as a reference potential and a ground potential region to which the GND potential is applied.
  • the n-well region 3 is on the high side, and an H-VDD pad, an H-OUT pad, a Vs pad, and an intermediate potential region are formed on the n-well region 3. These pads serve as terminals in FIG.
  • the intermediate potential region is the p offset region 31 and the p drain region 34.
  • the p drain region 34 becomes a Vs potential when the nMOSFET 85 configured by the n source region 37 and the n drain region 36 shown in FIG. 2 is turned on, so that the p drain region 34 becomes an intermediate potential region.
  • the pMOSFET 86 constituted by the p source region 33 and the p drain region 34 is turned on, so that it becomes a high potential region. That is, the p drain region 34 is either an intermediate potential region or a high potential region. In the present embodiment, the intermediate potential region is the p offset region 31 and the p drain region 34, but is not limited to these regions.
  • the low potential regions are the p region 61, the p region 51 constituting the level shifter (NchMOSFET 41 shown in FIG. 2), and the p semiconductor substrate 1 shown in FIG.
  • the n source region 53 of the Nch MOSFET 41 is formed in the surface layer of the p region 51.
  • the n drain region of the Nch MOSFET 41 is the n ⁇ well region 4.
  • the high withstand voltage junction termination region is the n ⁇ well region 4 and the p region 61 between the high concentration n contact region 62 and the high concentration p contact region 56.
  • the n ⁇ well region 4 is a region that mainly extends the depletion layer when a reverse bias is applied to the pn junction with the p region 61, and is a breakdown voltage region.
  • the n well region 2 is a low potential region. In the n-well region 2, an L-VDD terminal and an L-OUT terminal are formed.
  • the ground potential region is a p region 61, and a GND terminal is formed in the p region 61.
  • a strip-like n contact region 62 is formed on the surface layer so as to surround the n well region 3 and to straddle the n ⁇ well region 4 and the n well region 3.
  • a strip-shaped first pickup electrode 81 is formed on the strip-shaped n contact region 62.
  • the contact portions 81a between the first pickup electrodes 81 and the n contact regions 62 are scattered in ohmic contact.
  • the contact part 81a may be strip-shaped.
  • n ⁇ well region 4 surrounding the n well region 3 and connected to the n well region 3 is formed, and a p region 61 is formed surrounding the n ⁇ well region 4.
  • the p region 61 is formed in a band shape, and a p contact region 56 is formed in a band shape on the surface layer of the p region 61.
  • a band-shaped second pickup electrode 82 is formed on the band-shaped p contact region 56. Contact portions 82a between the second pickup electrodes 82 and the p contact regions 56 are scattered in ohmic contact.
  • the contact part 82a may have a belt shape.
  • n well region 2 which is a low potential region is formed in contact with the p region 61, and a low side circuit (low side shown in FIG. 2) is formed in the n well region 2.
  • the p region 51 is a region where a level shifter is formed.
  • the p region 51 is formed in the surface layer of the p semiconductor substrate 1 in contact with the n ⁇ well region 4 and overhanging the p region 61. However, in FIG. 1, it has shown so that the location overhanging may be touched.
  • a first pickup electrode 81 connected to the H-VDD terminal and a second pickup electrode 82 connected to the GND terminal are formed on the n contact region 62 and the p contact region 56, respectively.
  • the contact portions 81a and 82a of the first and second pickup electrodes 81 and 82 and the contact regions 62 and 56 are formed in a scattered manner as described above.
  • the contact portions 81a and 82a may be formed in a band shape.
  • the facing portion E of the high breakdown voltage junction termination region where the facing distance W to the intermediate potential region (here, the p offset region 31) is shorter than the other portions it is on the n contact region 62 and the p contact region 56.
  • the first pickup electrode 81 and the second pickup electrode 82 are not arranged, respectively.
  • the first and second pickup electrodes 81 and 82 may be disposed and the contact portions 81a and 82a may not be provided.
  • an insulating film is sandwiched between the contact regions 56 and 62 and the first and second pickup electrodes 81 and 82 to eliminate the contact portions 81a and 82a.
  • the end of the intermediate potential region (the end of the p offset region 31) and the end of the n contact region 62 are parallel to each other.
  • the resistance between the first pickup electrode 81 and the second pickup electrode 82 is reduced at the opposing portion E of the high-voltage junction termination region where the opposing distance W to the intermediate potential region is shorter than the other locations. Can be higher than other places.
  • the region between the intermediate potential region and the high withstand voltage junction termination region is shown in FIG.
  • a region where no malfunction occurs due to a negative voltage such as the level shift resistor 71 and the diode 75 is formed. For this reason, holes that have entered the n ⁇ well region 4 when a negative voltage surge is input flow predominantly to regions other than the E region through the high withstand voltage junction termination region (other portions) having a low resistance value.
  • the middle point between the opposing contact portions 82a of the n contact region 62 where the first pickup electrode 81 (contact portion 81a) is not formed is Z1, and the second pickup electrode 82 (contact portion 82a) is formed.
  • Z2 be the midpoint between the contact portions 82a of the p contact region 56 that are not facing each other.
  • the end where the first pickup electrode 81 is interrupted is Z3 (there are two locations on the left and right)
  • the end where the second pickup electrode 82 is interrupted (the end of the connection portion 82a where the interruption occurs) Is Z4 (there are two places on the left and right).
  • the electrons 84 flowing from Z1 to Z2 and the holes 83 flowing from Z2 to Z1 when a negative voltage surge is input will be described.
  • the electrons 84 enter the n contact region 62 from the end Z3 where the first pickup electrode 81 (contact portion 81a) in FIG. 3 is interrupted. After flowing through the band-shaped n contact region 62 to Z1, the n ⁇ The well region 4 is entered. In the figure, only one path (solid line) is shown. Thereafter, the electrons 84 flow through the n ⁇ well region 4 toward Z2.
  • the electrons 84 entering the n ⁇ well region 4 from the point Z1 flow through a long path along the band-shaped n contact region 62, so that the resistance increases and the amount of electrons 84 is greatly reduced.
  • the second pickup electrode 81 at the opposite location E is in contact with the amount of electrons 84 entering the n ⁇ well region 4 from the n contact region 62 at locations other than the opposite location E where the first pickup electrode 81 is in contact.
  • the amount of electrons 84 that enter the n ⁇ well region 4 from the n contact region 62 that is not present decreases.
  • the hole 83 enters the p contact region 56 from the end Z4 where the second pickup electrode 82 (contact portion 82a) in FIG. 3 is interrupted, and flows through the band-shaped p contact region 61 to Z2, and then the p contact region 56. Enters n - well region 4. Only one path (dotted line) is shown in the figure. Thereafter, it flows through the n ⁇ well region 4 toward Z1.
  • the resistance increases and the amount of the holes 83 decreases.
  • both the amount of electrons 84 and the amount of holes 83 are decreased. That is, in this facing portion E, the resistance (electric resistance) of the current path between the first pickup electrode 81 and the second pickup electrode 82 is equivalent to the amount that the holes 83 and the electrons 84 flow along the band-shaped contact regions 56 and 62. Get higher. This is because the resistance of the current path between the first pick-up electrode 81 and the second pick-up electrode 82 is higher than that of the other part in the opposite part E of the high voltage junction termination region where the opposing distance W to the intermediate potential region is short. It means to become.
  • the applied voltage of the negative voltage surge can be changed to another location.
  • the depletion layer spreads in the band-shaped n contact region 62 or the band-shaped p contact region 56 at the opposite location E the applied voltage in the n ⁇ well region 4 is lowered, and the amount of injected holes 83 and electrons 84 are reduced. The amount decreases.
  • the amount of electrons 84 flowing toward the p region 61 or the amount of holes 83 flowing toward the n contact region 62 at the opposite location E is increased. Decrease. This also reduces the amount of holes 83 or 84 that attempts to neutralize the electrons 84 or holes 83 based on the neutral principle of charge. That is, by disposing the first pickup electrode 81 or the second pickup electrode 82, the amount of holes 83 flowing into the n-well region 3 via the n ⁇ well region 4 or the amount of electrons 84 flowing into the p-region 61 is reduced. .
  • the n well region 3 and the n ⁇ well region 4 which are high potential regions formed on the p semiconductor substrate 1 have, for example, phosphorus (P) with a dose amount of 1 ⁇ 10 13 / cm 2 to 2 ⁇ 10 13 / Ions are implanted at an impurity concentration of cm 2 , 1 ⁇ 10 12 / cm 2 to 2 ⁇ 10 12 / cm 2 , and then diffused to a predetermined diffusion depth by a diffusion process at a high temperature (about 1100 ° C. to 1200 ° C.). . Thereby, an n well region 3 and an n ⁇ well region 4 are formed.
  • P phosphorus
  • boron (B) is ion-implanted, it is diffused to a predetermined diffusion depth by a diffusion process at a high temperature (about 1100 to 1200 ° C.).
  • a high-concentration n-contact region 62 for making ohmic contact with the H-VDD terminal is ion-implanted to a surface concentration of about 1 ⁇ 10 20 / cm 3 , for example, and then 750 ° C. to 900 ° C.
  • the p region 61 is formed with a predetermined depth by an annealing process of about 0 ° C.
  • a high concentration p contact region 56 for making ohmic contact with the GND terminal is ion-implanted with, for example, boron fluoride (BF 2 ) so as to have a surface concentration of about 1 ⁇ 10 20 / cm 3 .
  • the p contact region 56 is formed at a predetermined depth by the subsequent annealing process at about 750 ° C. to 900 ° C.
  • each electrode and each terminal are formed on the first and second pickup electrodes 81 and 82 and each region. Thereafter, the surface of the p semiconductor substrate 1 on which electrodes and terminals are formed is covered with a protective film (not shown).
  • a pMOSFET 86 composed of a p source region 33 and a p drain region 34, an intermediate potential region and an n contact region 62 are arranged on the surface layer of the n well region 3 which is a high potential region. Is done.
  • This intermediate potential region is a p offset region 31 and a p drain region 34.
  • an nMOSFET 85 including an n source region 37 and an n drain region 36 is disposed on the surface layer of the p offset region 31, an nMOSFET 85 including an n source region 37 and an n drain region 36 is disposed.
  • the p drain region 34 becomes an intermediate potential region.
  • a C-MOS circuit composed of a pMOSFET 86 and an nMOSFET 85 is formed in the n-well region 3 and becomes a high-side logic unit.
  • the first region is located on the n contact region 62 and the p contact region 56 in the high breakdown voltage junction termination region at the facing portion E where the facing distance W is short.
  • the facing portion E can have a higher resistance than other portions.
  • the p region 61 and the n ⁇ well region 4 are continuous even at a location where the first pickup electrode 81 and the second pickup electrode 82 are not disposed (or an insulating film is formed and the contact portions 81a and 82a are not provided). It is connected to. For this reason, the influence on the breakdown voltage characteristic is small, and the breakdown voltage characteristic comparable to that of the place where the first pickup electrode 81 and the second pickup electrode 82 are disposed can be obtained.
  • the same effect can be obtained even if at least one of the first pickup electrode 81 and the second pickup electrode 82 is removed. In particular, the removal of the second pickup electrode 82 is effective.
  • an insulating film such as an interlayer insulating film is sandwiched between at least one of the contact regions 62 and 56 and the first and second pickup electrodes 81 and 82. The same effect can be obtained even if the contact regions 62 and 56 are electrically insulated.
  • FIG. 5 is a plan view showing a main part of the high voltage integrated circuit device 200 according to the second embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing a main part of the high voltage integrated circuit device 200 according to the second embodiment of the present invention.
  • FIG. 6A is a cross-sectional view of the main part showing the cross-sectional structure taken along the line AA in FIG.
  • FIG. 6B is a cross-sectional view of the main part showing the cross-sectional structure taken along the line BB in FIG.
  • the difference between the high voltage integrated circuit device 200 of FIG. 5 and the high voltage integrated circuit device 100 of FIG. 1 is that the first pickup electrode 81 and the second pickup electrode 82 (or the contact portions 81a and 82a) are not removed and the intermediate potential is reduced.
  • the double resurf structure 87 is formed in the high voltage junction termination region of the facing portion E where the facing distance W to the region is short.
  • the p region 61 and the n contact region 62 are formed on the surface layer of the n ⁇ well region 4, which is the high breakdown voltage junction termination region at the facing portion E where the facing distance is short with respect to the intermediate potential region.
  • a p ⁇ top layer 63 is formed away from the structure to form a double RESURF structure.
  • the n ⁇ well region 4 is narrowed in the vertical direction (depth direction of the p semiconductor substrate 1) at the facing portion E, and thus the current path between the first pickup electrode 81 and the second pickup electrode 82.
  • the resistance can be increased.
  • the portion other than the facing portion E has a single resurf structure and the n ⁇ well region 4 is not narrowed in the vertical direction.
  • Increasing the resistance of the facing portion E increases the cathode resistance 88 of the parasitic diode 46 composed of the p region 61 and the n ⁇ well region 4. As a result, when a negative voltage surge is input, the injection of holes at the opposite location E can be locally reduced.
  • the double resurf structure 87 is a structure in which a p ⁇ top layer 63 that is an electric field relaxation region is provided on the surface of the n ⁇ well region 4 constituting the high breakdown voltage junction termination region. Since the n ⁇ well region 4 is sandwiched between the p semiconductor substrate 1 and the p ⁇ top layer 63, depletion of the n ⁇ well region 4 is promoted, and the electric field at the facing portion E is relaxed.
  • the facing portion E where the double resurf structure 87 is formed is a portion where the surface electric field is relaxed compared to the portion where the single resurf structure is formed, so that the p ⁇ top layer 63 and the n ⁇ well region 4
  • the breakdown voltage characteristics can be realized without any problem.
  • the double resurf structure 87 in which the p ⁇ top layer 63 is formed on the surface layer of the high breakdown voltage junction termination region (n ⁇ well region 4) in the facing portion E where the facing distance W to the Vs potential region is short is used.
  • a high resistance region cathode resistance 88 in which hole injection is suppressed when a negative voltage surge is input.
  • FIG. 7 is a plan view showing a main part of the high voltage integrated circuit device 300 according to the third embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a main part of the high voltage integrated circuit device 300 according to the third embodiment of the present invention.
  • FIG. 8A is a cross-sectional view of the main part showing the cross-sectional structure taken along the line AA in FIG.
  • FIG. 8B is a cross-sectional view of the main part showing the cross-sectional structure taken along the line CC in FIG.
  • the high withstand voltage integrated circuit device 300 in FIG. 7 is different from the high withstand voltage integrated circuit device 200 in FIG. 5 in that instead of forming the p ⁇ top layer 63 in the facing portion E where the facing distance W to the Vs potential region is short. This is the point that the width of the n ⁇ well region 4 which is a high voltage junction termination region is wider than other portions. By doing so, the resistance of the current path between the first pickup electrode 81 and the second pickup electrode 82 can be made higher at the opposite location E of the high breakdown voltage junction termination region than at other locations.
  • the expanded portion 90 of the n ⁇ well region 89 whose width is expanded as compared with other portions may be a distance that satisfies the negative voltage surge resistance required for the HVIC.
  • the n-type impurity concentration of the n ⁇ well region 4 is an order of magnitude thinner than that of the n well region 3, it may be about several ⁇ m. Therefore, there is no increase in chip area.
  • the cathode resistance 91 of the parasitic diode 46 composed of the p region 61 and the n ⁇ well region 4 can be increased. As a result, a region where the injection of holes is locally small when a negative voltage surge is input can be formed in the breakdown voltage region.
  • the case where the p offset region 31 constituting the intermediate potential region is adjacent to the high withstand voltage junction termination region has been described.
  • the n drain region 34 constituting the intermediate potential region has the high withstand voltage. The same applies to the case adjacent to the junction termination region. Further, the configurations shown in Embodiments 1 to 3 can be combined.
  • FIG. 16 is a plan view showing a main part of a high voltage integrated circuit device 400 according to the fourth embodiment of the present invention.
  • FIG. 17 is a cross-sectional view showing a main part of the high voltage integrated circuit device 400 according to the fourth embodiment of the present invention.
  • FIG. 17A is a main part sectional view showing a sectional structure taken along the line GG in FIG.
  • FIG. 17B is a main part sectional view showing another example of the sectional structure taken along the cutting line GG of FIG. 16, and is a modification of FIG. 17A.
  • a high voltage integrated circuit device 400 of FIG. 16 is a modification of the high voltage integrated circuit device 100 of FIG.
  • the high voltage integrated circuit device 400 of FIG. 16 is different from the high voltage integrated circuit device 100 of FIG. 1 in that the n well region 3 is separated into an n well region 301 and an n well region 302 by a p-type isolation region 611. And the n ⁇ well region 4 is separated into the n ⁇ well region 401 and the n ⁇ well region 402 by the p-type isolation region 611.
  • the p-type isolation region 611 is configured by the p semiconductor substrate 1 that is in contact with the LOCOS oxide film between the n-well region 301 and the n-well region 302.
  • the p-type diffusion region reaches the p semiconductor substrate 1 from the surface of the well region 3. Even in such a configuration, the same effect as in the first embodiment can be obtained.
  • the p-type isolation region 611 can be formed similarly to the high voltage integrated circuit device 400.
  • the effects of the present invention can be achieved.
  • the high voltage integrated circuit device is a high voltage integrated circuit used for transmitting an on / off drive signal to the gate of a switching power device in a PWM inverter, a switching power supply or the like. Useful for equipment.

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Abstract

　高耐圧集積回路装置には、ｎ-ウェル領域（４）からなる耐圧領域、ｐ領域（６１）からなるグランド電位領域、第１コンタクト領域（６１）および第２コンタクト領域（６２）から構成される高耐圧接合終端領域が形成されている。そして、ｐドレイン領域（３４）からなる中間電位領域に対し、対向距離（Ｗ）が短い対向箇所（Ｅ）の高耐圧接合終端領域を他の箇所より高い抵抗にする。これにより、ｐ領域（６１）とｎ-ウェル領域（４）とからなる寄生ダイオード（４６）のカソード抵抗が増大して、負電圧サージ入力時に正孔の注入を局部的に少なくすることができる。その結果、Ｈ－ＶＤＤ端子またはＶｓ端子に負電圧サージが印加された場合に、ハイサイド回路のロジック部の誤動作や破壊を防止することができる。

Description

高耐圧集積回路装置
　この発明は、例えばＰＷＭインバータ、スイッチング電源等における、スイッチングパワーデバイスのゲートに、オン・オフの駆動信号を伝達する場合などに使用される高耐圧集積回路装置（ＨＶＩＣ）に関する。特に、回路内に負電圧サージが入力されたときに流れる過電流で誤動作が起こることを防止した高耐圧集積回路装置に関する。
　ＰＷＭインバータ等の電力逆変換（直流交流変換）用ブリッジ回路の上側アームを構成するスイッチングパワーデバイスを駆動する手段としては、高耐圧接合を利用した素子分離方式のＨＶＩＣが使用されている。ＨＶＩＣは、スイッチングパワーデバイスの異常時の過電流検出や温度検出手段を備えた高機能化や、または、トランスやフォトカプラ等による電位絶縁を行わないことでの電源システムの小型化・低コスト化を図ることができる。
　図９は、インバータなどの電力変換装置のスイッチングパワーデバイスとそれを駆動する従来のＨＶＩＣの接続例を示す説明図である。図９には、２つのスイッチングパワーデバイス（ここではＩＧＢＴ１１４、１１５）が直列に接続された半ブリッジの例が示されている。図９に示す電力変換装置は、この上アームのＩＧＢＴ１１５と下アームのＩＧＢＴ１１４を交互にオンさせることで出力端子であるＶｓ端子から高電位あるいは低電位を交互に出力して、Ｌ負荷１１８に交流電力を供給している（交流電流を流している）。
　すなわち、高電位を出力する場合には、上アームのＩＧＢＴ１１５がオンし、下アームのＩＧＢＴ１１４がオフするようにＩＧＢＴ１１４とＩＧＢＴ１１５を動作させる。また、逆に低電位を出力する場合には上アームのＩＧＢＴ１１５がオフし下アームのＩＧＢＴ１１４がオンするようにＩＧＢＴ１１４とＩＧＢＴ１１５を動作させる。尚、ＩＧＢＴ１１４、１１５に逆並列に接続されたダイオードはＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）１１６、１１７である。この間、駆動素子であるＨＶＩＣ１１１では、下アームのＩＧＢＴ１１４へのゲート信号はＧＮＤ基準にて信号を出力し、上アームのＩＧＢＴ１１５へのゲート信号はＶｓ端子基準にて信号を出力することになる。このためＨＶＩＣ１１１はレベルシフト機能を備えている必要がある。
　尚、図９中の符号で、Ｖｓｓは、主回路電源である高電圧電源の高電位側である。ＧＮＤは、グランド（接地）である。Ｖｓは、Ｖｓｓ電位からＧＮＤ電位まで変動する中間電位である。Ｈ－ＶＤＤは、Ｖｓを基準とする第２低電圧電源の高電位側である。Ｌ－ＶＤＤは、ＧＮＤを基準とする第１低電圧電源の高電位側である。ブートストラップダイオード（図２のダイオード７５）回路において第２低電圧電源は第１低電圧電源（Ｌ－ＶＤＤ）から作られる。符号１１３は、ハイサイド電源であり、符号１１２は、ローサイド電源である。
　また、Ｈ－ＩＮは、レベルアップ回路と接続するローサイド側のＣ－ＭＯＳ回路のゲートに入力される入力信号および入力端子である。Ｌ－ＩＮは、下アームのＩＧＢＴ１１４のゲートと接続するローサイド側のＣ－ＭＯＳ回路のゲートに入力される入力信号および入力端子である。また、Ｈ－ＯＵＴは、上アームのＩＧＢＴ１１５のゲートへ出力するハイサイド側のＣ－ＭＯＳ回路の出力信号および出力端子である。Ｌ－ＯＵＴは、下アームのＩＧＢＴ１１４のゲートへ出力する出力信号および出力端子である。また、ＡＬＭ－ＩＮは、上アームのＩＧＢＴ１１５の温度や過電流を検出したときの検出信号１１９の入力信号および入力端子である。ＡＬＭ－ＯＵＴは、レベルダウンされた検出信号の出力信号および出力端子である。
　図１０および図１１は、図９に示したＨＶＩＣ１１１の内部のレベルシフト回路とその周辺回路を示す回路図である。図１０はレベルアップ回路を含む回路図であり、図１１はレベルダウン回路を含む回路図である。図１０，１１において、符号１２０は、Ｖｓを基準とする第２低電圧電源の高電位側の端子である。
　尚、以下の説明でｐはｐ型、ｎはｎ型を示す。ここでは、周辺回路として、レベルシフト回路の入力信号を伝達するローサイド側のＣ－ＭＯＳ回路と、レベルシフト回路の出力信号を上アームのＩＧＢＴ１１５に伝達するハイサイド側のＣ－ＭＯＳ回路とを示した。
　図１０において、ローサイド回路の入力信号（Ｈ－ＩＮ）が入力されると、その信号はローサイド回路のＣ－ＭＯＳ回路を経由してレベルアップ回路のｎチャネルＭＯＳＦＥＴ４１のゲートに入力される。この信号でｎチャネルＭＯＳＦＥＴ４１はオン・オフし、レベルアップ回路の出力信号が出力部１０１から出力され、その信号によりハイサイド回路のＣ－ＭＯＳ回路がオン・オフして出力信号（Ｈ－ＯＵＴ）が出力される。この出力信号はＶｓを基準とした信号に変換される。この出力信号が上アームのＩＧＢＴ１１５のゲートに入力されて、上アームのＩＧＢＴ１１５をオン・オフさせる。図１０のレベルアップ回路は、上アームのＩＧＢＴ１１５がｎチャネル型の場合に必要となる。
　図１１において、レベルダウン回路はｐチャネルＭＯＳＦＥＴ４３とレベルシフト抵抗７２で構成される。レベルシフト抵抗には、ダイオード７６が並列接続している。ＡＬＭ－ＩＮの信号がハイサイド回路のＣ－ＭＯＳ回路のゲートに入力され、Ｃ－ＭＯＳ回路の出力信号がレベルダウン回路のｐチャネルＭＯＳＦＥＴ４３のゲートに入力される。ｐチャネルＭＯＳＦＥＴ４３をオン・オフすることで、レベルダウン回路の出力部１０２からローサイド側の信号が出力され、ローサイド回路のＣ－ＭＯＳ回路の出力からレベルダウンした信号がＡＬＭ－ＯＵＴから検出信号としてローサイド側に出力される。
　スイッチングパワーデバイスは、モーター制御用のインバータのほか、大容量のＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。
　これらモーターや照明などは図９に示したようなインダクタンス負荷となる。そのため、プリント基板上の配線や負荷までのケーブル等による寄生インダクタンス成分等の影響をＨＶＩＣのＶｓ端子やＨ－ＶＤＤ端子は受ける。この寄生インダクタンス成分により、上アームのＩＧＢＴ１１５がオフする時や、下アームのＩＧＢＴ１１４がオンとなるスイッチング時にＨＶＩＣ１１１のＶｓ端子やＨ－ＶＤＤ端子がグランド（図９のＧＮＤ端子）に対してマイナス電位側へ変動する。この変動がハイサイド回路の誤動作やラッチアップによる素子破壊の原因になる。
　図１２は、従来のＨＶＩＣのレベルシフト回路図の詳細図である。図１２（ａ）はレベルアップ回路図であり、図１２（ｂ）はレベルダウン回路図である。図１２（ａ）に示すレベルアップ回路は、レベルシフト抵抗７１と、このレベルシフト抵抗７１とドレインが接続するｎチャネルＭＯＳＦＥＴ４１とを備え、レベルシフト抵抗７１とｎチャネルＭＯＳＦＥＴ４１との接続部をレベルアップ回路の出力部１０１とする構成となっている。
　上記のようにＨ－ＶＤＤがＧＮＤ電位より大幅に低電位になったときに（過大な負電圧サージが印加されたとき）、レベルシフト抵抗７１が破壊されるのを防止するために、レベルシフト抵抗７１にはダイオード７５が並列に接続される。また、Ｈ－ＶＤＤに過電圧が印加された場合、ダイオード７５は、ハイサイド回路のＣ－ＭＯＳ回路のＭＯＳＦＥＴのゲートに過大な電圧が印加されるのを防止する機能を有する。このダイオード７５には、通常はツェナーダイオードが多用される。また、ｎチャネルＭＯＳＦＥＴ４１には、逆並列にボディーダイオード４２が内蔵されている。
　一方、図１２（ｂ）に示すレベルダウン回路は、ｐチャネルＭＯＳＦＥＴ４３のドレインと、このドレインと接続するレベルシフト抵抗７２を備え、レベルシフト抵抗７２とｐチャネルＭＯＳＦＥＴ４３との接続部をレベルダウン回路の出力部１０２とする構成となっている。
　Ｈ－ＶＤＤがＧＮＤ電位より大幅に低電位になったときに、レベルシフト抵抗７２が破壊されるのを防止するために、レベルシフト抵抗７２にはダイオード７６が並列に接続される。また、ｐチャネルＭＯＳＦＥＴ４３がオン動作時にＨ－ＶＤＤに過電圧が印加された場合、ダイオード７６は、ローサイド回路のＣ－ＭＯＳ回路のＭＯＳＦＥＴのゲートに過電圧が印加されるのを防止する機能を有する。また、ｐチャネルＭＯＳＦＥＴ４３には、逆並列にボディーダイオード４４が接続されている。
　図１３は、従来の自己分離型の高耐圧集積回路装置５００のハイサイド回路、ローサイド回路のそれぞれのロジック部とレベルアップ回路部および高耐圧接合終端領域（ＨＶＪＴ）の要部を示す断面図である。尚、図１３中の符号ａ～ｊは各領域上に形成した電極である。符号２１はｐオフセット領域である。符号２２～２４，２６～２８，３２～３４，３６～３８はソース、ドレインおよびコンタクトとなる領域である。また、符号２５，２９，３５，３９はゲート電極である。
　図１３において、ＧＮＤ電位に接続されたｐ半導体基板１の表面層には、ｎウェル領域２およびｎウェル領域３が形成される。ｎウェル領域２内には、例えば、ローサイド回路のＣ－ＭＯＳ回路などが形成される。ｎウェル領域３には、例えば、レベルシフト回路やハイサイド回路のＣ－ＭＯＳ回路などが形成される。
　レベルシフト用のｎチャネルＭＯＳＦＥＴ４１は、ｎ-ウェル領域４と、ｎ-ウェル領域４と接するｐ領域５１と、ｐ領域５１の表面層に形成されるｎソース領域５３およびｐコンタクト領域５４と、ｎ-ウェル領域４の表面層に形成されるｎドレイン領域５２と、ｎソース領域５３とｎドレイン領域５２に挟まれたｐ領域５１上にゲート酸化膜を介して形成されるゲート電極５５とを備えている。
　このｎチャネルＭＯＳＦＥＴ４１のドレイン領域５２は、表面金属配線によってレベルシフト抵抗７１を介してＨ－ＶＤＤに接続されている。高耐圧集積回路装置５００は、ｎチャネルＭＯＳＦＥＴ４１のドレイン領域５２とレベルシフト抵抗７１との接続部をレベルアップ回路の出力部１０１としている。
　出力部１０１は、このレベルアップ用のｎチャネルＭＯＳＦＥＴ４１がオンされると低電位を出力し、オフされると高電位を出力する。このため、高耐圧集積回路装置５００は、異なる基準電位間の信号伝達であるレベルシフト動作を行うことができる。
　上述のように、上アームＩＧＢＴ１１５をオフするタイミングでＶｓ端子には、ＧＮＤ電位に対しマイナス電位となるサージが入る。この電圧ＶSは、以下の式（１）を使用して計算することができる。
　ＶS＝Ｌ×ｄＩ／ｄｔ・・・（１）
　電圧ＶSがＧＮＤ電位－（Ｖsupply＋Ｖf）よりも低くなると、半導体チップの内部寄生ダイオードが導通し始める。尚、Ｖsupplyはハイサイド電源１１３もしくは図示しないブートストラップコンデンサの両端間のバッテリ電圧であり、Ｖfは寄生ダイオード４５，４６の順方向電圧降下である。
　電圧ＶSが大きくマイナス方向に引かれた場合には過電流がチップを流れ、その結果、ハイサイド回路が誤動作したり、チップが故障する虞がある。マイナス電圧に引かれている期間は、プリント基板上の配線や負荷までのケーブル等による寄生インダクタンス成分（Ｌ１）とＩＧＢＴ１１５で流していたオン電流Ｉ１のオフする期間によるｄＩ１／ｄｔの積に比例して、スパイク状のマイナスサージがＶｓ端子に、－３０Ｖ程度およそ数百ｎｓから５００ｎｓ程度の期間かかる。
　図１４は、図１３のハイサイド回路およびレベルシフタなどの要部を示す配置図である。高電位領域であるｎウェル領域３には、Ｈ－ＶＤＤパッド、Ｈ－ＯＵＴパッド、Ｖｓパッドおよび中間電位領域が形成される。中間電位領域とは、ｐオフセット領域３１およびｐドレイン領域３４である。ｎウェル領域３の外周の表面層には、帯状にｎコンタクト領域６２が形成される。ｎコンタクト領域６２上には、第１ピックアップ電極８１が点在している。このｎウェル領域３を取り囲んでｎ-ウェル領域４が形成される。このｎ-ウェル領域４を取り囲んでｐ領域６１が形成される。
　ｐ領域６１の表面層には、帯状にｐコンタクト領域５６が形成される。このｐコンタクト領域５６上には、第２ピックアップ電極８２が点在している。ｐ領域６１を取り囲んで低電位領域であるｎウェル領域２が形成される。このｎウェル領域２に図１３に示すローサイド回路が形成される。ｎコンタクト領域６２とｐ領域６１に挟まれたｐ領域５１の表面層にはレベルシフタが形成される。また、ｎコンタクト領域６２とｐ領域６１およびこれらの領域に挟まれたｎ-ウェル領域４およびｐ領域５１は高耐圧接合終端領域である。レベルシフタが形成されるｐ領域５１とｎ-ウェル領域４とは接している。
　前記の各領域を無駄なく効率よく配置してチップサイズの縮小化を図る場合、中間電位領域の一部は、ｎコンタクト領域６２に近接した配置となる。この近接した箇所を符号Ｅとすると、このｎコンタクト領域６２に近接した箇所Ｅが中間電位領域と高耐圧接合終端領域とが対向する箇所であり、中間電位領域と高耐圧接合終端領域との対向距離Ｗが最小となる箇所である（以下、対向箇所Ｅとする）。
　このような高耐圧集積回路として、高電圧集積回路チップに関し、より詳しくは、半ブリッジ構成のパワートランジスタを駆動する高電圧集積回路を保護するための回路であって、出力ノード（点）での過大な負のスイングを見込んだ回路を対象とし、負電圧スパイク中の電流を制限する抵抗器を基板と接地の間に有する高電圧集積回路チップが開示されている（例えば、下記特許文献１参照。）。
　また、高耐圧集積回路装置として、レベルシフタに属するスイッチング素子のドレイン電極と増幅器（Ｃ－ＭＯＳ回路）に属するＭＯＳトランジスタのゲート電極との間にダイオードを挿入することで逆バイアスの影響を減殺する装置が開示されている（例えば、下記特許文献２参照。）。
　また、別の高耐圧集積回路装置として、レベルシフタに属するスイッチング素子のドレインとレベルシフト抵抗と電流制限抵抗とが直列接続され、レベルシフト抵抗と電流制限抵抗との間をレベルアップ回路の出力部とすることが開示されている（例えば、下記特許文献３参照。）。
　また、別の高耐圧集積回路装置として、次の装置が開示されている。共通接地ノード（ＣＯＭ）と仮想接地ノード（ＶＳ）との間に高耐圧ダイオード（Ｄ３）を高電圧制御回路（ＨＶＩＣ）内部に共通の基板領域を利用して設ける。それによって、パワーデバイス駆動回路において、高電位側基準電位（仮想接地ＶＳ）に発生する負電圧のアンダーシュートによる高電位側電源電圧の低下を確実に抑制する（例えば、下記特許文献４参照。）。
特許第３３４６７６３号公報 特開２００１－２５２３５号公報 特開２００８－３０１１６０号公報 特開２０１０－２６３１１６号公報
　しかしながら、上述した従来の高耐圧集積回路装置には、次のような問題がある。図９に示すスイッチングパワーデバイスとＨＶＩＣとの接続において、Ｖｓｓが１２００Ｖ程度であり、Ｈ－ＶＤＤがＶｓに対して１５Ｖ程度高い電位である場合について説明する。上アームのＩＧＢＴ１１５が動作し、下アームのＩＧＢＴ１１４がオフ動作をしている際は、上アームＩＧＢＴ１１５からＬ負荷１１８に対して電流が流れる。
　この状態から上アームのＩＧＢＴ１１５がオフ動作するとＬ負荷１１８が電流を維持しようとするため、下アームのＦＷＤ１１６を介してＧＮＤより電流が流れ、Ｖｓ端子の電位がＧＮＤ電位よりも低くなり、－３０Ｖ程度にもなる。Ｖｓ端子の電位が－３０Ｖ程度となった場合、Ｈ－ＶＤＤ端子の電位は－１５Ｖ程度になる。
　図１３に示す高耐圧集積回路装置の構造では、ｐ半導体基板１およびｐ領域６１がＧＮＤ電位にある。ｎウェル領域３、ｎ-ウェル領域４がともにＧＮＤ電位より低くなるまでＶｓ端子の電位が低下した場合について説明する。
　ｐ半導体基板１およびｎウェル領域３からなる寄生ダイオード４５と、ｐ領域６１およびｎ-ウェル領域４からなる寄生ダイオード４６とが順方向バイアスになり大きな電流が流れる。この電流はＩＧＢＴ１１５のゲート・ソース間の容量を介して流れる。このパスには電流を制限する抵抗成分がないので極めて大きなパルス電流となる。このパルス電流によってＨＶＩＣが破壊されたり、誤動作を起こしたりする。
　また、図１３および図１４において、Ｖｓパッド（端子）またはＨ－ＶＤＤパッド（端子）に負電圧サージが印加されると、寄生ダイオード４６を構成するｐ領域６１からｎ-ウェル領域４へ正孔が注入される。特に、中間電位領域に対して対向距離Ｗが短い対向箇所Ｅの高耐圧接合終端領域では他の箇所に比べて、中間電位領域とｐ領域６１との間のｎ-ウェル領域４の抵抗（寄生ダイオード４６のカソード抵抗）が小さくなるため、他の箇所よりｐ領域６１からｎ-ウェル領域４への正孔量は多くなる。
　このｎ-ウェル領域４に入った正孔は、ｎコンタクト領域６２下を通って、マイナス電位のＶｓ電位領域であるｐオフセット領域３１およびｐドレイン領域３６（ゲート電極３９にオン信号が入っているとき）に流れて行く。ｐオフセット領域３１に流入した正孔はｐコンタクト領域３８からＶｓ端子へ引き抜かれる。
　しかし、この正孔の一部は、ｎソース領域３７下にも侵入し、ｎソース領域３７、ｐオフセット領域３１およびｎウェル領域３で構成される寄生ｎｐｎトランジスタのゲート電流となり、この寄生ｎｐｎトランジスタがオンしてハイサイド回路のロジック部を誤動作させる場合がある。
　さらに、ｎソース領域３７下にも侵入した正孔がｎソース領域３７、ｐオフセット領域３１、ｎウェル領域３およびｐ半導体基板１で構成される寄生サイリスタをオン（ラッチアップ）させてハイサイド回路を破壊させる場合がある。また、この正孔の一部がｎウェル領域３を通ってｐドレイン領域３４に流れて行くと、やはりハイサイド回路のロジック部を誤動作させる場合がある。
　また、上述した特許文献１に記載の技術では、電流を制限する抵抗器はＧＮＤ（接地）端子と基板との間に接続されており、それ以外の箇所での接続に関しては触れられていない。この抵抗器はポリシリコン層で形成されているため、負電圧の大きなパルス電流（数Ａ～数十Ａ）が過渡的にＶｓ端子とＧＮＤ端子間の寄生ダイオードに流れた際に、ポリシリコン層が過電流により熱溶解し破壊に至る虞がある。
　また、上述した特許文献２に記載の技術では、逆バイアスの影響を減殺するためにダイオードを接続しており、Ｌ負荷によりＨ－ＶＤＤが負電位になった場合、ボディーダイオードや寄生ダイオードの電流を制限する抵抗やレイアウト方法に関しては触れられていない。
　また、上述した特許文献３に記載の技術では、レベルシフト回路のＶｓ基準の低電圧電源の高電位側（Ｈ－ＶＤＤ）と低電位側（グランド）との間の経路に電流制限抵抗を接続することで、ｎチャネルＭＯＳＦＥＴのボディーダイオードや寄生ダイオード自体が過電流破壊することや、レベルシフト回路の電流容量の小さい箇所が過電流破壊するのを防止することができることについては述べられている。しかしながら、Ｖｓ基準のハイサイド回路の寄生誤動作（誤反転）の防止については触れられていない。
　また、上述した特許文献４に記載の技術では、高耐圧ダイオード（Ｄ３）をＶｓ端子とＧＮＤ電位にある高電圧制御回路（ＨＶＩＣ）の基板との間に設けることについて記載されているが、ブートストラップ電源ノードであるＶＢ端子とＧＮＤ電位にある高電圧制御回路（ＨＶＩＣ）の基板との間に設けることについては記載されていない。
　この発明は、上述した従来技術による問題点を解消するため、Ｈ－ＶＤＤ端子またはＶｓ端子に負電圧サージが印加された場合にハイサイド回路の誤動作や破壊を防止できる高耐圧集積回路装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、直列に接続された２つのパワートランジスタの高電位側パワートランジスタを駆動する高耐圧半導体集積回路装置であって、次の特徴を有する。第１導電型の半導体基板の表面層に形成された第２導電型の高電位領域と、前記半導体基板の表面層に、前記高電位領域と接し、かつ前記高電位領域の外周に沿って形成された、前記高電位領域よりも不純物濃度の低い第２導電型の耐圧領域と、前記半導体基板の表面層に、前記耐圧領域と接し、かつ前記耐圧領域の外周に沿って形成された、接地電位が印加される第１導電型のグランド電位領域と、前記半導体基板の表面層の、前記グランド電位領域の外側に形成された第２導電型の低電位領域と、前記高電位領域内に形成され前記高電位領域と接合分離された第１導電型の中間電位領域と、前記耐圧領域の前記高電位領域側端部に沿って形成された第２導電型の第１コンタクト領域と、前記グランド電位領域の表面層に前記第１コンタクト領域に対向して形成された第１導電型の第２コンタクト領域と、前記第１コンタクト領域に接する第１ピックアップ電極と、前記第２コンタクト領域に接する第２ピックアップ電極と、を備える。そして、前記中間電位領域は、直列に接続された２つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位からグランド電位までの間の中間電位が印加される領域である。前記低電位領域は前記グランド電位を基準とする第１低電圧電源の高電位側電位が印加される領域である。前記高電位領域は、前記中間電位を基準とする第２低電圧電源の高電位側電位が印加される領域である。前記耐圧領域、前記グランド電位領域、前記第１コンタクト領域および前記第２コンタクト領域から構成される高耐圧接合終端領域が形成されている。前記中間電位領域との対向距離が他の箇所より短い高耐圧接合終端領域の箇所における、前記第１ピックアップ電極と前記第２ピックアップ電極との間の電流通路の抵抗は他の箇所より高い。
　この発明によれば、次の効果を奏する。図１５は、負電圧サージとコンタクト領域から中間電位領域までの距離との関係を示す図である。図１５には、図１３，１４に示す高耐圧集積回路装置の構成における、負電圧サージ印加時の保証電圧に対するコンタクト領域６２と中間電位領域であるｐオフセット領域３１との距離を示す。
　図１５に示すように誤動作を抑制する保証電圧が－３０Ｖ（パルス幅５００ｎｓ）とした場合、コンタクト領域６２とｐオフセット領域３１との距離は１００μｍ以上必要となる。しかしながら、レイアウトの都合上、コンタクト領域と中間電位領域との距離を全ての領域において１００μｍ以上空けることは、無効領域が多くなり、面積効率において好ましくない。したがって、コンタクト領域と中間電位領域との距離を１００μｍより短くし、当該距離を短くした代わりに、第１ピックアップ電極と第２ピックアップ電極との間の電流通路の抵抗を高くする。これにより中間電位領域に流れ込む正孔を少なくすることができ、誤動作を抑制することができる。
　また、高耐圧接合終端領域と対向する中間電位領域以外の領域においては、図１０で示したレベルシフト抵抗７１やダイオード７５など負電圧により誤動作が起きない領域が形成される。このため、正孔は抵抗値が低い高耐圧接合終端領域（他の箇所）を通って中間電位領域以外の領域に支配的に流れる。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、直列に接続された２つのパワートランジスタの高電位側パワートランジスタを駆動するための高耐圧半導体集積回路装置であって、次の特徴を有する。第１導電型の半導体基板の表面層に形成された第２導電型の高電位領域と、前記高電位領域の外周の一部を分離する第１導電型の分離領域と、前記半導体基板の表面層に、前記高電位領域と接し、かつ前記高電位領域の外周に沿って形成された、前記高電位領域よりも不純物濃度の低い第２導電型の耐圧領域と、前記半導体基板の表面層に、前記分離領域と接し、かつ前記耐圧領域の外周に形成された、接地電位が印加される第１導電型のグランド電位領域と、前記半導体基板の表面層の、前記グランド電位領域の外側に形成された第２導電型の低電位領域と、前記高電位領域内に形成され前記高電位領域と接合分離された第１導電型の中間電位領域と、前記耐圧領域の前記高電位領域側端部に沿って形成された第１コンタクト領域と、前記グランド電位領域の表面層に形成された第２コンタクト領域と、前記第１コンタクト領域に接する第１ピックアップ電極と、前記第２コンタクト領域に接する第２ピックアップ電極と、を備える。そして、前記中間電位領域は、直列に接続された２つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位からグランド電位までの間の中間電位が印加される領域である。前記低電位領域は前記グランド電位を基準とする第１低電圧電源の高電位側電位が印加される領域である。前記高電位領域は、前記中間電位を基準とする第２低電圧電源の高電位側電位が印加される領域である。前記耐圧領域、前記グランド電位領域、前記第１コンタクト領域および前記第２コンタクト領域から構成される高耐圧接合終端領域が形成されている。前記中間電位領域との対向距離が他の箇所より短い高耐圧接合終端領域の箇所における、前記第１ピックアップ電極と前記第２ピックアップ電極との間の電流通路の抵抗は他の箇所より高い。
　また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所を除いて、前記第１ピックアップ電極を形成することで前記抵抗が他の箇所より高くなっていることを特徴とする。
　また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所を除いて、前記第２ピックアップ電極を形成することで前記抵抗が他の箇所より高くなっていることを特徴とする。
　また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、少なくとも前記第１コンタクト領域と前記第１ピックアップ電極または第２コンタクト領域と第２ピックアップ電極のいずれかを電気的に絶縁することで前記抵抗が他の箇所より高くなっていることを特徴とする。
　また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、前記高耐圧接合終端領域の表面層に前記高電位領域と前記グランド電位領域とのそれぞれから離して前記グランド電位領域と同一の導電型の半導体領域を形成しダブルリサーフ構造とすることで前記抵抗が他の箇所より高くなっていることを特徴とする。
　また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、前記耐圧領域を前記低電位領域側に伸ばすことで前記抵抗が他の箇所より高くなっていることを特徴とする。
　上述した発明によれば、中間電位領域に対し、対向距離が短い箇所の高耐圧接合終端領域を他の箇所より高い抵抗にすることで、負電圧サージ入力時に正孔の注入を局部的に少なくすることができる。
　本発明にかかる高耐圧集積回路装置によれば、ハイサイド回路のロジック部の誤動作や破壊を防止することができるという効果を奏する。
図１は、この発明の実施の形態１にかかる高耐圧集積回路装置の要部を示す平面図である。 図２は、図１の切断線Ａ－Ａ線に平行な方向で切断した場合の全体の要部を示す断面図である。 図３は、図１のＦ部の拡大図で正孔と電子の流れを示した要部平面図である。 図４は、図１の高耐圧接合終端構造とその周辺の要部断面図である。 図５は、この発明の実施の形態２にかかる高耐圧集積回路装置の要部を示す平面図である。 図６は、この発明の実施の形態２にかかる高耐圧集積回路装置の要部を示す断面図である。 図７は、この発明の実施の形態３にかかる高耐圧集積回路装置の要部を示す平面図である。 図８は、この発明の実施の形態３にかかる高耐圧集積回路装置の要部を示す断面図である。 図９は、インバータなどの電力変換装置のスイッチングパワーデバイスとそれを駆動する従来のＨＶＩＣの接続例を示す説明図である。 図１０は、レベルアップ回路とその周辺回路を示す回路図である。 図１１は、レベルダウン回路とその周辺回路を示す回路図である。 図１２は、従来のＨＶＩＣのレベルシフト回路図の詳細図である。 図１３は、従来の自己分離型の高耐圧集積回路装置のハイサイド回路、ローサイド回路のそれぞれのロジック部とレベルアップ回路部および高耐圧接合終端領域（ＨＶＪＴ）の要部を示す断面図である。 図１４は、図１３のハイサイド回路およびレベルシフタなどの要部を示す配置図である。 図１５は、負電圧サージとコンタクト領域から中間電位領域までの距離との関係を示す図である。 図１６は、この発明の実施の形態４にかかる高耐圧集積回路装置の要部を示す平面図である。 図１７は、この発明の実施の形態４にかかる高耐圧集積回路装置の要部を示す断面図である。
　以下に添付図面を参照して、この発明にかかる高耐圧集積回路装置の好適な実施の形態を詳細に説明する。従来構造と同一部位には同一の符号を付した。また、文中においてｐはｐ型、ｎはｎ型を示す。以下の実施の形態では、レベルシフタとしてレベルアップＮＭＯＳのみを記載しているが、レベルダウンＰＭＯＳを形成しても同様に効果を奏することができる。
　図９～図１２の回路は、以下の実施の形態において対応する。
（実施の形態１）
　図１は、この発明の実施の形態１にかかる高耐圧集積回路装置１００の要部を示す平面図である。また、図２は、図１の切断線Ａ－Ａに平行な方向で切断した場合の全体の要部を示す断面図である。図１，２において、図９～図１３に示した構成に対応する構成には同一の符号を付した。
　図３は、図１のＦ部の拡大図で正孔と電子の流れを示した要部平面図である。尚、斜めの点線で示した領域は、中間電位領域の一部がｎコンタクト領域６２に近接した配置となる箇所（対向箇所）Ｅであり、中間電位領域との対向距離Ｗが他の箇所より短い高耐圧接合終端領域の箇所である。
　図４は、図１の高耐圧接合終端領域とその周辺の要部断面図である。図４（ａ）は、図１の切断線Ａ－Ａの断面構造について示す要部断面図である。図４（ｂ）は、図１のＢ－Ｂの断面構造について示す要部断面図である。尚、図２の断面図は、図１３の断面図と同じである。図２に示すハイサイドとは、Ｖｓ電位を基準電位としてＬ－ＶＤＤ電位が重畳された電位（Ｈ－ＶＤＤ電位）が印加される高電位領域と、Ｖｓ電位が印加される中間電位領域とを含む領域である。また、ローサイドとは、ＧＮＤを基準電位としてＬ－ＶＤＤ電位が印加される低電位領域と、ＧＮＤ電位が印加されるグランド電位領域とを含む領域である。
　図１～図４において、ｎウェル領域３はハイサイドであり、このｎウェル領域３上にＨ－ＶＤＤパッド、Ｈ－ＯＵＴパッド、Ｖｓパッドおよび中間電位領域を形成する。これらのパッドは図２の各端子となる。
　中間電位領域は、ｐオフセット領域３１およびｐドレイン領域３４である。ｐドレイン領域３４は、図２に示すｎソース領域３７とｎドレイン領域３６とで構成されるｎＭＯＳＦＥＴ８５がオンしたときにＶｓ電位となるので、ｐドレイン領域３４は中間電位領域になる。
　一方、ｎＭＯＳＦＥＴ８５がオフのときは、ｐソース領域３３およびｐドレイン領域３４で構成されるｐＭＯＳＦＥＴ８６がオンするので高電位領域となる。すなわち、ｐドレイン領域３４は、中間電位領域または高電位領域のどちらかになる。尚、本実施の形態の場合は、中間電位領域はｐオフセット領域３１とｐドレイン領域３４とであるがこれらの領域に限るものではない。
　低電位領域は、ｐ領域６１、レベルシフタ（図２に示すＮｃｈＭＯＳＦＥＴ４１）を構成するｐ領域５１および図２に示すｐ半導体基板１である。ＮｃｈＭＯＳＦＥＴ４１のｎソース領域５３は、ｐ領域５１の表面層に形成される。ＮｃｈＭＯＳＦＥＴ４１のｎドレイン領域はｎ-ウェル領域４である。
　高耐圧接合終端領域は、高濃度のｎコンタクト領域６２と高濃度のｐコンタクト領域５６とを含むこれらの間にあるｎ-ウェル領域４とｐ領域６１である。また、ｎ-ウェル領域４は、ｐ領域６１とのｐｎ接合に逆バイアスが印加された際に、空乏層を主として広げる領域であり、耐圧領域とする。ｎウェル領域２は低電位領域である。ｎウェル領域２には、Ｌ－ＶＤＤ端子、Ｌ－ＯＵＴ端子が形成される。グランド電位領域はｐ領域６１であり、ｐ領域６１には、ＧＮＤ端子が形成される。
　図１において、ｎウェル領域３を取り囲みｎ-ウェル領域４とｎウェル領域３とに跨るようにそれらの表面層に帯状のｎコンタクト領域６２が形成される。この帯状のｎコンタクト領域６２上に帯状の第１ピックアップ電極８１が形成される。この第１ピックアップ電極８１とｎコンタクト領域６２との接触部８１ａはオーミック接触して点在する。接触部８１ａは帯状であってもよい。
　ｎウェル領域３を取り囲みｎウェル領域３に繋がるｎ-ウェル領域４が形成され、このｎ-ウェル領域４を取り囲んでｐ領域６１が形成される。ｐ領域６１は帯状に形成され、このｐ領域６１の表面層に帯状にｐコンタクト領域５６が形成される。この帯状のｐコンタクト領域５６上に帯状の第２ピックアップ電極８２が形成される。この第２ピックアップ電極８２とｐコンタクト領域５６との接触部８２ａはオーミック接触して点在する。接触部８２ａは帯状であってもよい。
　ｐ領域６１と接して低電位領域であるｎウェル領域２が形成され、このｎウェル領域２にローサイド回路（図２に示すローサイド）が形成される。また、ｐ領域５１は、レベルシフタが形成される領域である。ｐ領域５１は、ｎ-ウェル領域４に接しｐ領域６１に張り出して、ｐ半導体基板１の表面層に形成される。但し、図１では便宜的に張り出す箇所を接するように示した。
　ｎコンタクト領域６２上およびｐコンタクト領域５６上には、それぞれＨ－ＶＤＤ端子に接続する第１ピックアップ電極８１およびＧＮＤ端子に接続する第２ピックアップ電極８２が形成される。これらの第１，２ピックアップ電極８１，８２とコンタクト領域６２，５６とのそれぞれの接触部８１ａ，８２ａは、前記したように共に点在して形成される。この接触部８１ａ，８２ａは帯状に形成されても良い。
　本実施の形態１において、中間電位領域（ここではｐオフセット領域３１）との対向距離Ｗが他の箇所より短い高耐圧接合終端領域の対向箇所Ｅでは、ｎコンタクト領域６２上およびｐコンタクト領域５６上に、それぞれ第１ピックアップ電極８１および第２ピックアップ電極８２は配置されない。または、第１，２ピックアップ電極８１，８２を配置しない代わりに、第１，２ピックアップ電極８１，８２は配置して接触部８１ａ，８２ａを設けなくてもよい。例えば、コンタクト領域５６，６２と第１，２ピックアップ電極８１，８２との間に絶縁膜を挟んで接触部８１ａ，８２ａをなくするなどである。
　尚、図１および図２では、対向箇所Ｅでは、中間電位領域の端部（ｐオフセット領域３１の端部）とｎコンタクト領域６２の端部とは互いに平行である。前記のようにすることで、中間電位領域との対向距離Ｗが他の箇所より短い高耐圧接合終端領域の対向箇所Ｅで、第１ピックアップ電極８１と第２ピックアップ電極８２との間の抵抗を他の箇所より高くすることができる。
　また、中間電位領域との対向距離Ｗが誤動作を抑制する保証電圧を確保する十分な距離を備えている場合、中間電位領域と高耐圧接合終端領域との間の領域には、図１０で示したレベルシフト抵抗７１やダイオード７５など負電圧により誤動作が起きない領域が形成される。このため、負電圧サージ入力時にｎ-ウェル領域４に入った正孔は抵抗値が低い高耐圧接合終端領域（他の箇所）を通ってＥ領域以外の領域に支配的に流れる。
　その理由を図３および図４を用いて説明する。図３において、第１ピックアップ電極８１（接触部８１ａ）が形成されていないｎコンタクト領域６２の対向する接触部８２ａ間の中点をＺ１とし、第２ピックアップ電極８２（接触部８２ａ）が形成されていないｐコンタクト領域５６の対向する接触部８２ａ間の中点をＺ２とする。また、第１ピックアップ電極８１が途切れる端部（途切れる箇所の接続部８１ａの端）をＺ３（左右に２箇所あり）、第２ピックアップ電極８２が途切れる端部（途切れる箇所の接続部８２ａの端）をＺ４（左右に２箇所あり）とする。
　負電圧サージ入力時に、このＺ１からＺ２に向かって流れる電子８４と、Ｚ２からＺ１に向かって流れる正孔８３について説明する。電子８４は図３の第１ピックアップ電極８１（接触部８１ａ）が途切れる端部Ｚ３からｎコンタクト領域６２に入り、この帯状のｎコンタクト領域６２をＺ１まで流れた後、ｎコンタクト領域６２からｎ-ウェル領域４に入る。図では片方の経路（実線）のみ示す。その後、電子８４はｎ-ウェル領域４をＺ２に向かって流れて行く。このように点Ｚ１からｎ-ウェル領域４に入る電子８４は、帯状のｎコンタクト領域６２に沿って長い経路を流れるため、抵抗が大きくなり電子８４量は大幅に減少する。このことは、第１ピックアップ電極８１が接触する対向箇所Ｅ以外の箇所のｎコンタクト領域６２からｎ-ウェル領域４に入る電子８４量に比べると、対向箇所Ｅの第２ピックアップ電極８１が接触していないｎコンタクト領域６２からｎ-ウェル領域４に入る電子８４量は少なくなる。
　一方、正孔８３は図３の第２ピックアップ電極８２（接触部８２ａ）が途切れる端部Ｚ４からｐコンタクト領域５６に入り、この帯状のｐコンタクト領域６１をＺ２まで流れた後、ｐコンタクト領域５６からｎ-ウェル領域４に入る。図では片方の経路（点線）のみ示す。その後、ｎ-ウェル領域４をＺ１に向かって流れて行く。このように点Ｚ２からｎ-ウェル領域４に入る正孔８３は、帯状のｐコンタクト領域５６に沿って長い経路を流れるため、抵抗が大きくなり正孔８３量は少なくなる。このことは、第２ピックアップ電極８２が接触するｐコンタクト領域５６からｎ-ウェル領域４に入る正孔８３量に比べると、第２ピックアップ電極８２が接触していないｐコンタクト領域５６からｎ-ウェル領域４に入る正孔８３量は少ない。
　このように、第１，第２ピックアップ電極８１，８２がコンタクト領域５６，６２に接触していない対向箇所Ｅでは、電子８４量および正孔８３量が共に減少する。すなわち、この対向箇所Ｅでは、正孔８３および電子８４が帯状のコンタクト領域５６，６２に沿って流れる分、第１ピックアップ電極８１と第２ピックアップ電極８２間の電流通路の抵抗（電気抵抗）が高くなる。このことは、中間電位領域との対向距離Ｗが短い高耐圧接合終端領域の対向箇所Ｅにおいて、第１ピックアップ電極８１と第２ピックアップ電極８２との間の電流通路の抵抗が他の箇所より高くなるということを意味する。
　また、第１ピックアップ電極８１もしくは第２ピックアップ電極８２の少なくとも一方を配置しない（または電極とコンタクト領域の間に絶縁膜を形成して絶縁する）ことで、負電圧サージの印加電圧が他の箇所に比べて対向箇所Ｅでは帯状のｎコンタクト領域６２もしくは帯状のｐコンタクト領域５６に空乏層が広がるため、ｎ-ウェル領域４での印加電圧が低くなり、注入される正孔８３量および電子８４量が減少する。
　前記したように、第１ピックアップ電極８１もしくは第２ピックアップ電極８２を配置しないことで、対向箇所Ｅではｐ領域６１へ向かって流れる電子８４量もしくはｎコンタクト領域６２へ向かって流れる正孔８３量が減少する。このことは、電荷の中性原理に基づいてこの電子８４もしくは正孔８３を中性化しようとする正孔８３量もしくは電子８４量も減少する。すなわち、第１ピックアップ電極８１もしくは第２ピックアップ電極８２を配置しないことで、ｎ-ウェル領域４を経由してｎウェル領域３に流れ込む正孔８３量もしくはｐ領域６１に流れ込む電子８４量が減少する。
　その結果、Ｖｓ端子またはＨ－ＶＤＤ端子に負電圧サージが入力したとき、高電位領域であるｎウェル領域３への過渡的に流れる正孔８３量を抑制することで、ハイサイド回路の誤動作や破壊が防止できる高耐圧集積回路装置（ＨＶＩＣ）を提供することができる。一方、低電位領域であるｎウェル領域２へ過渡的に流れる電子８４がローサイド回路を誤動作させることはない。
　つぎに、各部位の形成方法について説明する。ｐ半導体基板１上に形成された高電位領域であるｎウェル領域３とｎ-ウェル領域４は、例えばリン（Ｐ）をそれぞれ、ドーズ量が１×１０13／ｃｍ2～２×１０13／ｃｍ2、１×１０12／ｃｍ2～２×１０12／ｃｍ2の不純物濃度でイオン注入して、その後高温（１１００℃～１２００℃程度）の拡散工程により、それぞれ所定の拡散深さまで拡散させる。これにより、ｎウェル領域３とｎ-ウェル領域４が形成される。
　同様にｐ領域６１においては、ボロン（Ｂ）をイオン注入した後、高温（１１００～１２００℃程度）の拡散工程で所定の拡散深さまで拡散される。つぎに、Ｈ－ＶＤＤ端子とオーミック接触をとるための高濃度のｎコンタクト領域６２を、例えば、砒素を表面濃度１×１０20／ｃｍ3程度になるようにイオン注入した後、７５０℃～９００℃程度のアニール工程により、所定の深さでｐ領域６１が形成される。
　また、ＧＮＤ端子とオーミック接触をとるための高濃度のｐコンタクト領域５６を例えばフッ化ホウ素（ＢＦ2）を表面濃度１×１０20／ｃｍ3程度になるようにイオン注入する。その後の７５０℃～９００℃程度のアニール工程により、所定の深さでｐコンタクト領域５６が形成される。
　その後、層間絶縁膜を被覆し層間絶縁膜にコンタクトをとるための開口部を形成し、第１，２ピックアップ電極８１，８２および各領域上に各電極や各端子を形成する。その後、図示しない保護膜で電極や端子が形成されたｐ半導体基板１の表面を被覆する。
　図１，２に示したように、高電位領域であるｎウェル領域３の表面層に、ｐソース領域３３とｐドレイン領域３４とで構成されるｐＭＯＳＦＥＴ８６、中間電位領域およびｎコンタクト領域６２が配置される。この中間電位領域はｐオフセット領域３１およびｐドレイン領域３４である。ｐオフセット領域３１の表面層には、ｎソース領域３７とｎドレイン領域３６とで構成されるｎＭＯＳＦＥＴ８５が配置される。このｎＭＯＳＦＥＴ８５がオンするとｐドレイン領域３４は中間電位領域になる。ｎウェル領域３にはｐＭＯＳＦＥＴ８６とｎＭＯＳＦＥＴ８５とで構成されるＣ－ＭＯＳ回路が形成され、ハイサイドロジック部となる。
　ここで、前記したように、中間電位領域であるｐオフセット領域３１に対して、対向距離Ｗが短い対向箇所Ｅの高耐圧接合終端領域のｎコンタクト領域６２上およびｐコンタクト領域５６上にそれぞれ第１ピックアップ電極８１および第２ピックアップ電極８２を配置しない（互いを電気的に絶縁する）ことで、対向箇所Ｅを他の箇所より高い抵抗にすることができる。
　尚、前記したように、負電圧サージが入力されると大きなパルス電流が寄生ダイオード４６を通して流れることになり、コンタクト領域６２，５６を含む高耐圧接合終端領域の対向箇所Ｅで抵抗が大きくなると対向箇所Ｅでパルス電流を抑制することができる。
　また、第１ピックアップ電極８１と第２ピックアップ電極８２とを配置しない（または絶縁膜を形成して接触部８１ａ，８２ａを設けない）箇所でも、ｐ領域６１とｎ-ウェル領域４とは連続的に繋がっている。このため、耐圧特性に及ぼす影響は小さく、第１ピックアップ電極８１と第２ピックアップ電極８２とを配置している箇所と同程度の耐圧特性を得ることができる。
　また、少なくとも第１ピックアップ電極８１もしくは第２ピックアップ電極８２のいずれかを除去しても同様の効果が得られる。特に、第２ピックアップ電極８２の除去が効果的である。
　また、第１，２ピックアップ電極８１，８２を除去せずに、少なくともコンタクト領域６２，５６のいずれかとの間に層間絶縁膜などの絶縁膜を挟んで、第１，２ピックアップ電極８１，８２とコンタクト領域６２，５６とを電気的に絶縁しても同様の効果が得られる。
　尚、図２に示すように、寄生ダイオード４６のカソード側をＨ－ＶＤＤ端子に接続することで、上述した特許文献４に示す技術よりもＶｓ端子に流れる正孔量を減少させることができる。その結果、ハイサイド回路の誤動作や破壊を防止することができる高耐圧集積回路装置（ＨＶＩＣ）を提供することができる。
（実施の形態２）
　図５は、この発明の実施の形態２にかかる高耐圧集積回路装置２００の要部を示す平面図である。また、図６は、この発明の実施の形態２にかかる高耐圧集積回路装置２００の要部を示す断面図である。図６（ａ）は、図５の切断線Ａ－Ａの断面構造について示す要部断面図である。図６（ｂ）は、図５の切断線Ｂ－Ｂの断面構造について示す要部断面図である。
　図５の高耐圧集積回路装置２００と図１の高耐圧集積回路装置１００との違いは、第１ピックアップ電極８１および第２ピックアップ電極８２（または接触部８１ａ，８２ａ）を除去しないで、中間電位領域との対向距離Ｗが短い対向箇所Ｅの高耐圧接合終端領域にダブルリサーフ構造８７を形成した点である。
　図６（ｂ）に示すように、中間電位領域に対して、対向距離が短い対向箇所Ｅの高耐圧接合終端領域であるｎ-ウェル領域４の表面層に、ｐ領域６１およびｎコンタクト領域６２から離してｐ-ｔｏｐ層６３を形成しダブルリサーフ構造とする。こうすることで、対向箇所Ｅで、ｎ-ウェル領域４が上下方向（ｐ半導体基板１の深さ方向）で狭められるため、第１ピックアップ電極８１と第２ピックアップ電極８２との間の電流通路の抵抗を高くすることができる。尚、この対向箇所Ｅ以外はシングルリサーフ構造であり、ｎ-ウェル領域４が上下方向で狭められることはない。
　この対向箇所Ｅの抵抗を高くすることで、ｐ領域６１とｎ-ウェル領域４とからなる寄生ダイオード４６のカソード抵抗８８が増大する。その結果、負電圧サージ入力時にこの対向箇所Ｅの正孔の注入を局部的に少なくすることができる。
　ダブルリサーフ構造８７は、高耐圧接合終端領域を構成するｎ-ウェル領域４の表面に、電界緩和領域であるｐ-ｔｏｐ層６３を設けた構造である。ｎ-ウェル領域４が、ｐ半導体基板１とｐ-ｔｏｐ層６３とで挟まれることでｎ-ウェル領域４の空乏化が促進され、この対向箇所Ｅの電界が緩和される。
　この場合は、ダブルリサーフ構造８７の領域は、ｎ-ウェル領域４の表面層にｐ-ｔｏｐ層６３が形成されて、ｎ-ウェル領域４の表面層のｎ型不純物濃度が低濃度化する。そのため、ＧＮＤ電位にあるｐ領域６１とＨ－ＶＤＤ電位領域にあるｎウェル領域３との間に、例えば６００Ｖ程度の高い逆電圧が印加された場合、ダブルリサーフ領域８７の等電位線の分布がその他の箇所のシングルリサーフ領域とズレが生じる。
　しかし、ダブルリサーフ構造８７が形成される対向箇所Ｅはシングルリサーフ構造が形成される箇所よりも表面電界が緩和された箇所となるように、ｐ-ｔｏｐ層６３およびｎ-ウェル領域４の不純物濃度を調整し、基板表面のｎ型不純物濃度を最適化することで、耐圧特性においても問題なく実現することができる。
　このように、Ｖｓ電位領域との対向距離Ｗが短い対向箇所Ｅの高耐圧接合終端領域（ｎ-ウェル領域４）の表面層にｐ-ｔｏｐ層６３を形成したダブルリサーフ構造８７とすることで、負電圧サージ入力時には正孔の注入が抑制される高抵抗領域（カソード抵抗８８）を形成することができる。
　その結果、Ｖｓ端子またはＨ－ＶＤＤ端子に負電圧サージが入力されたとき、高電位領域であるｎウェル領域３への過渡的に流れる正孔量を抑制することができる。正孔量が抑制されることで、ハイサイド回路の誤動作や破壊を防止することができる高耐圧集積回路装置（ＨＶＩＣ）を提供することができる。本構成に実施の形態１で説明した構成を追加するとさらに効果を高めることができる。
（実施の形態３）
　図７は、この発明の実施の形態３にかかる高耐圧集積回路装置３００の要部を示す平面図である。また、図８は、この発明の実施の形態３にかかる高耐圧集積回路装置３００の要部を示す断面図である。図８（ａ）は、図７の切断線Ａ－Ａの断面構造について示す要部断面図である。図８（ｂ）は、図７の切断線Ｃ－Ｃの断面構造について示す要部断面図である。
　図７の高耐圧集積回路装置３００は、図５の高耐圧集積回路装置２００との違いは、Ｖｓ電位領域との対向距離Ｗが短い対向箇所Ｅに、ｐ-ｔｏｐ層６３を形成する代わりに高耐圧接合終端領域であるｎ-ウェル領域４の幅を他の箇所より広げた点である。こうすることで、高耐圧接合終端領域の対向箇所Ｅにおいて、第１ピックアップ電極８１と第２ピックアップ電極８２との間の電流通路の抵抗を他の箇所より高くすることができる。ｎ-ウェル領域４のうち、他の箇所よりも幅を拡張したｎ-ウェル領域８９の拡張分９０は、ＨＶＩＣに求められる負電圧サージ耐量を満足する程度の距離でよい。具体的には、ｎ-ウェル領域４のｎ型不純物濃度はｎウェル領域３に比べて一桁薄いため、数μｍ程度でよい。そのため、チップ面積の増大はない。
　この対向箇所Ｅが高抵抗領域となるため、ｐ領域６１とｎ-ウェル領域４とからなる寄生ダイオード４６のカソード抵抗９１を増大させることができる。その結果、負電圧サージ入力時に正孔の注入が局部的に少ない領域を耐圧領域内に形成することができる。
　その結果、Ｖｓ端子またはＨ－ＶＤＤ端子に負電圧サージが入力したとき、ｎウェル領域３への過渡的に流れる正孔量を抑制することができる。正孔量が抑制されることで、ハイサイド回路の誤動作や破壊を防止することができる高耐圧集積回路装置（ＨＶＩＣ）を提供することができる。本構成に実施の形態１で説明した構成を追加するとさらに効果を高めることができる。
　尚、前記の実施の形態１～３では、中間電位領域を構成するｐオフセット領域３１が高耐圧接合終端領域に隣接する場合について説明したが、中間電位領域を構成するｎドレイン領域３４が高耐圧接合終端領域に隣接する場合も同様のことが言える。また、実施の形態１～３に示した構成を組み合せることができる。
（実施の形態４）
　図１６は、この発明の実施の形態４にかかる高耐圧集積回路装置４００の要部を示す平面図である。また、図１７は、この発明の実施の形態４にかかる高耐圧集積回路装置４００の要部を示す断面図である。図１７（ａ）は、図１６の切断線Ｇ－Ｇの断面構造について示す要部断面図である。図１７（ｂ）は、図１６の切断線Ｇ－Ｇの断面構造の別の一例について示す要部断面図であり、図１７（ａ）の変形例である。
　図１６の高耐圧集積回路装置４００は、図１の高耐圧集積回路装置１００の変形例である。図１６の高耐圧集積回路装置４００が図１の高耐圧集積回路装置１００と異なる点は、ｎウェル領域３がｐ型分離領域６１１によりｎウェル領域３０１とｎウェル領域３０２とに分離されている点と、ｎ-ウェル領域４がｐ型分離領域６１１によりｎ-ウェル領域４０１とｎ-ウェル領域４０２とに分離されている点である。
　ｐ型分離領域６１１は、図１７（ａ）においては、ｎウェル領域３０１とｎウェル領域３０２との間においてＬＯＣＯＳ酸化膜に接するｐ半導体基板１により構成され、図１７（ｂ）においては、ｎウェル領域３の表面からｐ半導体基板１に達するｐ型拡散領域により構成されている。このような構成においても、実施の形態１と同様の効果を奏することができる。
　また、実施の形態２の高耐圧集積回路装置２００および実施の形態３の高耐圧集積回路装置３００の構成においても、高耐圧集積回路装置４００と同様にｐ型分離領域６１１を形成することができ、本発明の効果を奏することができる。
　以上のように、本発明にかかる高耐圧集積回路装置は、ＰＷＭインバータ、スイッチング電源等における、スイッチングパワーデバイスのゲートに、オン・オフの駆動信号を伝達する場合などに使用される高耐圧集積回路装置に有用である。
　１　ｐ半導体基板（グランド電位領域）
　２　ｎウェル領域（低電位領域）
　３　ｎウェル領域（高電位領域）
　４　ｎ-ウェル領域（高耐圧接合終端領域）
　２１　ｐオフセット領域（低電位領域）
　３１　ｐオフセット領域（中間電位領域）
　４６　寄生ダイオード
　５１　ｐ領域（レベルシフト形成領域）
　５６　第２コンタクト領域（ｐコンタクト領域；グランド電位領域）
　６１　ｐ領域（グランド電位領域）
　６２　第１コンタクト領域（ｎコンタクト領域；高電位領域）
　８１　第１ピックアップ電極
　８１ａ　接触部
　８２　第２ピックアップ電極
　８２ａ　接触部
　８３　正孔
　８４　電子
　８５　ｎＭＯＳＦＥＴ
　８６　ｐＭＯＳＦＥＴ
　８７　ダブルリサーフ構造
　１００，２００，３００，４００　高耐圧集積回路装置
　Ｖｓ　中間電位
　Ｈ－ＶＤＤ　Ｖｓ端子を基準とする低電圧電源の高電位側
　ＧＮＤ　グランド（接地）
　Ｌ－ＶＤＤ　ＧＮＤを基準とする低電圧電源の高電位側

Claims (7)

  1. 　直列に接続された２つのパワートランジスタの高電位側パワートランジスタを駆動する高耐圧半導体集積回路装置であって、
    　第１導電型の半導体基板の表面層に形成された第２導電型の高電位領域と、
    　前記半導体基板の表面層に、前記高電位領域と接し、かつ前記高電位領域の外周に沿って形成された、前記高電位領域よりも不純物濃度の低い第２導電型の耐圧領域と、
    　前記半導体基板の表面層に、前記耐圧領域と接し、かつ前記耐圧領域の外周に沿って形成された、接地電位が印加される第１導電型のグランド電位領域と、
    　前記半導体基板の表面層の、前記グランド電位領域の外側に形成された第２導電型の低電位領域と、
    　前記高電位領域内に形成され前記高電位領域と接合分離された第１導電型の中間電位領域と、
    　前記耐圧領域の前記高電位領域側端部に沿って形成された第２導電型の第１コンタクト領域と、
    　前記グランド電位領域の表面層に前記第１コンタクト領域に対向して形成された第１導電型の第２コンタクト領域と、
    　前記第１コンタクト領域に接する第１ピックアップ電極と、
    　前記第２コンタクト領域に接する第２ピックアップ電極と、
    　を備え、
    　前記中間電位領域は、直列に接続された２つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位からグランド電位までの間の中間電位が印加される領域であり、
    　前記低電位領域は前記グランド電位を基準とする第１低電圧電源の高電位側電位が印加される領域であり、
    　前記高電位領域は、前記中間電位を基準とする第２低電圧電源の高電位側電位が印加される領域であり、
    　前記耐圧領域、前記グランド電位領域、前記第１コンタクト領域および前記第２コンタクト領域から構成される高耐圧接合終端領域が形成されており、
    　前記中間電位領域との対向距離が他の箇所より短い高耐圧接合終端領域の箇所における、前記第１ピックアップ電極と前記第２ピックアップ電極との間の電流通路の抵抗は他の箇所より高いことを特徴とする高耐圧集積回路装置。
  2. 　直列に接続された２つのパワートランジスタの高電位側パワートランジスタを駆動するための高耐圧半導体集積回路装置であって、
    　第１導電型の半導体基板の表面層に形成された第２導電型の高電位領域と、
    　前記高電位領域の外周の一部を分離する第１導電型の分離領域と、
    　前記半導体基板の表面層に、前記高電位領域と接し、かつ前記高電位領域の外周に沿って形成された、前記高電位領域よりも不純物濃度の低い第２導電型の耐圧領域と、
    　前記半導体基板の表面層に、前記分離領域と接し、かつ前記耐圧領域の外周に形成された、接地電位が印加される第１導電型のグランド電位領域と、
    　前記半導体基板の表面層の、前記グランド電位領域の外側に形成された第２導電型の低電位領域と、
    　前記高電位領域内に形成され前記高電位領域と接合分離された第１導電型の中間電位領域と、
    　前記耐圧領域の前記高電位領域側端部に沿って形成された第１コンタクト領域と、
    　前記グランド電位領域の表面層に形成された第２コンタクト領域と、
    　前記第１コンタクト領域に接する第１ピックアップ電極と、
    　前記第２コンタクト領域に接する第２ピックアップ電極と、
    　を備え、
    　前記中間電位領域は、直列に接続された２つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位からグランド電位までの間の中間電位が印加される領域であり、
    　前記低電位領域は前記グランド電位を基準とする第１低電圧電源の高電位側電位が印加される領域であり、
    　前記高電位領域は、前記中間電位を基準とする第２低電圧電源の高電位側電位が印加される領域であり、
    　前記耐圧領域、前記グランド電位領域、前記第１コンタクト領域および前記第２コンタクト領域から構成される高耐圧接合終端領域が形成されており、
    　前記中間電位領域との対向距離が他の箇所より短い高耐圧接合終端領域の箇所における、前記第１ピックアップ電極と前記第２ピックアップ電極との間の電流通路の抵抗は他の箇所より高いことを特徴とする高耐圧集積回路装置。
  3. 　前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所を除いて前記第１ピックアップ電極を形成することで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項１または２に記載の高耐圧集積回路装置。
  4. 　前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所を除いて前記第２ピックアップ電極を形成することで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項１または２に記載の高耐圧集積回路装置。
  5. 　前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、少なくとも前記第１コンタクト領域と前記第１ピックアップ電極または第２コンタクト領域と第２ピックアップ電極いずれかを電気的に絶縁することで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項１または２に記載の高耐圧集積回路装置。
  6. 　前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、前記高耐圧接合終端領域の表面層に前記高電位領域と前記グランド電位領域とのそれぞれから離して前記グランド電位領域と同一の導電型の半導体領域を形成しダブルリサーフ構造とすることで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項１または２に記載の高耐圧集積回路装置。
  7. 　前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、前記耐圧領域を前記低電位領域側に伸ばすことで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項１または２に記載の高耐圧集積回路装置。
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