JPS60223155A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置及びその製造方法に関し、特に第
１導電型の半導体基体に第２導電型領域を設けた構造を
有する半導体装置及びその製造方法の改良に係わる。

〔発明の技術的背景とその問題点〕

この種の半導体装置としては、０ＭＯ８構造の半導体装
置がある。即ち、０ＭＯ８構造の半導体装置においては
、同一基板上にｎチャンネルトランジスタ、ｎチャンネ
ルトランジスタを製作し、それらの組合わせにより所定
の憬能をもった半導体回路を実現するものである。従っ
て、例えばｐ型シリコン基板を用いて０ＭＯ８構造の半
導体装置を製作する場合には、ｎチャンネルトランジス
タはｐ型シリコン基板を利用してその主面に形成するこ
とができるが、ｎチャンネルトランジスタを形成するた
めにはｐ型シリコン基板の主面にｎ型領域（以下、ｎウ
ェルと称す）を形成し、この領域中に造らなければなら
ない。

ところで、上述した構造の半導体装置としては第１図に
示すものが知られている。第１図において、１はｐ型シ
リコン基板であり、この基板１主面にはｎウェル２が選
択的に形成されている。前記ウェル２を含む基板１の主
面にはフィールド酸化膜３が設けられており、かつ該フ
ィールド酸化膜３により電気的に分離されたｎウェル２
の島領域にはｎチャンネルトランジスタが形成されてい
る。このｎチャンネルトランジスタはｎウェル２の表面
に互いに電気的に分離されたｐ＋型のソース、ドレイン
領域４．５と、これら領域４．５間を含むウェル２の表
面上にゲート酸化膜６を介して形成されたゲート電極７
とから構成されている。

また、全面には眉間絶縁膜８が被覆されており、かつ該
絶縁膜８上にはコンタクトホール９！、９２・を介して
夫々前記ソース、ドレイン領域４．５と接続したソース
電極１０、ドレイン電極１１が設けられている。一方、
前記ｎウェル２の電位を固定するために、前記島領域（
トランジスタ形成領域）とは別のウェル２の島領域にｎ
＋型抵拡散層１２形成し、かつ該拡散層１２はコンタク
トホール９３を介して前記層間絶縁膜８上に設けられた
ウェル電１１１３と接続されている。ウェル電極１３を
通してｎウェル２に印加される電圧は、通常、ｎウェル
２の電位を固定させるものである。

しかしながら、半導体装置は半導体基板表面に素子を形
成しただけでは同等機能しない。即ち、半導体装置にお
いては、必ず素子と共に情報の伝達手段としての配線網
を形成し、所定の動作を行なわせる必要がある。例えば
、上述した第１図図示の半導体装置にあっては、ウェル
２周辺の表面にゲート電極７、ソース電極１０１ドレイ
ン電極１１に電圧を印加する配線及びウェル電極１３に
電圧を印加するための配線が必要となる。その結果、半
導体装置の高集積化の妨げとなる。従って、半導体装置
の微細化のためには素子面積の縮小化と共に、配線の占
有面積を減少化することが必要となる。

このようなことから、第２図に示す如く、ｎウェル２表
面にｎ＋型抵拡散層１２ソース領域４と互いに隣接して
設け、かつこれらｎ＋型抵拡散層１２びソース領域４を
共通のコンタクトホール９！を介じてソース電極１０と
接続させた構造の半導体装置が知られている。しかしな
がら、かかる構造の半導体装置であっても、ソース電極
１０に印加するための配線を必要とする。

これに対し、本出願人は第３図に示すように半導体基板
１の内部にｎウェル２と接するようにｎ“型配線層１４
を設けた構造の半導体装置を既に提案した（５８−１１
９３４８号）。かかる構造の半導体装置においては、ソ
ース領域４の電位はｎウェル２表面に形成されたｎ＋型
抵拡散層１２びソース電極１０を通してｎ＋型型線線層
１４与えられる電位に固定できる。その結果、基板１上
にソース電極１２に電圧を印加するための配線を形成す
るのを省略でき、高集積化が可能となる。

しかしながら、前記構造の半導体装置は、ゲート電圧及
びドレイン電圧が低く、かつスイッチングスピードが遅
い場合には、正常な動作をするものの、ゲート電圧及び
ドレイン電圧が高くなり、しかもスイッチングスピード
が速くなった領域で動作すると、その動作性能は著しく
劣化することが確認された。即ち、ゲート電圧及びドレ
イン電圧が高くなるに従ってソース・ドレイン領域間を
流れる電流値は、第１図、第２図に示す構造のＭＯＳト
ランジスタに比べて著しく小さくなり、かつスイッチン
グスピードの速い信号に対して充分に応答しきれなくな
る状態となることが判明した。

この原因は、ｎ＋型型線線層１４ｎウェル２表面のｎ１
型拡散層１２の間に不純物濃度の低いｎウェル２が介在
しているため、その部分があたかもソース領域４に直列
に接続された抵抗として働くためである。つまり、ｎウ
ェル２の平均的な濃度を１０１１１〜１０１６ｃｔｔｒ
−３程度としてウェル２の深さをわ３〜５μｍ程度とす
れば、前記抵抗値は１〜３にΩと見積もられる。従って
、ソース、ドレイン領域間を流れる電流が増大にするに
伴って、該抵抗値は無視できなくなる。しかも、これに
よって生じる電圧降下のためにソース電位が変動する結
果となり、実効的にソース、ドレイン領域間に印加され
る電圧を低下させる。同様に、スイッチングスピードに
ついても前記直列抵抗の存在が応答性能を著しく低下さ
せる。

〔発明の目的〕

本発明はウェル周辺の表面に必要な配線数を著しく減少
させて集積度の向上を達成できると共に、ウェル電位及
びソース電位を有効に固定化でき、更に高速動作に適し
た半導体装置並びにががる半導体装置を簡単に製造し得
る方法を提供しようとするものである。

〔発明の概要〕

本発明は、第１導電型の半導体基体と、この基体の主面
に選択的に設けられた第２導電型領域と、前記半導体基
体中に前記第２導電型領域と共通に接するように埋設さ
れた第２導電型の不純物配線層と、前記第２導電型領域
の表面に互いに電気的に分離して設けられた第１導電型
のソース、ドレイン領域と、これらソース、ドレイン領
域間のチャンネル領域を含む第２導電型領域上にゲート
絶縁膜を介して設けられたゲート電極と、前記半導体基
体表面から前記不純物配線層に亙って開孔された貫通孔
と、この貫通孔内に設けられ、前記不純物配線層を基体
表面側に取出す第２導電型の半導体物質からなる電位伝
達路と、前記ソース領域と前記電位伝達路とに共通に接
続される導電性の電極とを具備したことを特徴とするも
のである。

また、本発明方法は、第１導電型の半導体基体の内部に
第２導電型の不純物配線層を形成する工程と、この基体
表面から前記不純物配線層に達する第２導電型領域を選
択的に形成する工程と、この第２導電型領域の表面にゲ
ート絶縁膜を介してゲート電極を形成すると共に、互い
に電気的に分離された第１導電型のソース、ドレイン領
域を形成する工程と、前記基体表面から前記不純物配線
層に達する貫通孔を異方性エツチング法による選択エツ
チングにより形成する工程と、この貫通孔内に第２導電
型の半導体物質からなる電位伝達路を形成する工程と、
前記ソース領域と前記電位伝達路とを共通に接続する導
電性の電極を形成する工程と、を具備したことを特徴と
するものである。

上述した本発明によれば、既述した効果を有する半導体
装置及び半導体装置の製造方法を提供できる。

〔発明の実施例〕

以下、本発明の実施例を第４図（ａ）〜（ｋ）に示す製
造方法を併記して詳細に説明する。

まず、第４図（ａ）に示すように、ｐ型シリコン基板２
１上に写真蝕刻法によりレジストパターン２２を形成し
た後、このレジストパターン２２をマスクとしてｎ型不
純物、例えばアンチモンを２×１０１５ｃＩＲ′ｌ！程
［（］］’−ス量２０〜４ｏｋｅＶの打込みエネルギー
でイオン注入した。この時、イオン注入されたアンチモ
ンはシリコン基板２１のほぼ表面に分布する。つづいて
、レジストパターン２２を除去した後、ｎ型不純物、例
えばボロンを含む雰囲気中にてシリコンのエビタキシヤ
ル成長を行なうことにより、基板２１上に例えば厚さ３
μｍのｐ型シリコン層２３を形成した。

このエピタキシャル成長時においては１０００℃程度の
熱処理を受けるため、予め基板２１表面にイオン注入さ
れたアンチモンが活性化され、かつ拡散されてシリコン
基板２１とシリコン層２３の界面に厚さ１μｍ程度のｎ
＋型型線線層２４形成される（第４図（ｂ）図示）。

次いで、写真蝕刻法によりｐ型シリコン層２３上にｎウ
ェル予定部が開口されたレジストパターン２５を形成し
た後、このレジストパターン２５をマスクとしてｎ型不
純物、例えばリンをＩＸＩＱ１３ｃｍ４のドーズ」、８
０ｋｅＶの打込みエネルギーでｐ型シリコン層２３にイ
オン注入した（第３図（Ｃ）図示）。つづいて、レジス
トパターン２５を除去した後、１０００℃程度の窒素雰
囲気中にて６時間程度熱処理を行なうことにより、ｐ型
シリコン層２３に前記内部のｎ＋型型線線層２４まで達
するｎウェル２６１．２６２・・・を形成したく第３図
（ｄ）図示）。

次いで、選択酸化法を用いてｎウェル２６１１２６２・
・・を含むシリコン層２３上にフィールド酸化膜２７を
形成した（第３図（ｅ）図示）。つづいて、９００℃の
酸素雰囲気中で熱酸化処理を施すことにより、フィール
ド酸化膜２７で分離されたｎウェル２６１．２６２・・
・の島領域表面に一部がゲート酸化膜として機能する厚
さ２５０人の酸化膜２８１．２８２・・・を形成し、更
に全面にゲート電極材料膜（例えばリンドープ多結晶シ
リコン膜）を堆積し、パターニングして前記酸化膜２８
ｓ　、２８２・・・上に夫々ゲート電極２９ｔ　、２９
２・・・を形成した（第３図（ｆ）図示）。

次いで、写真蝕刻法によりトランジスタ予定部を除く領
域を覆うレジストパターン３０を形成した後、該レジス
トパターン３０、ゲート電極２９１．２９２・・・及び
フィールド酸化膜２７をマスクとしてｎ型不純物、例え
ばボロンをｌＸ１０１６ｃ＃＋４のドーズ量、２０ｋｅ
Ｖの打込みエネルギーでシリコン層２３にイオン注入し
た（第３図（１図示）。つづいて、レジストパターン３
０を除去した後、熱処理を施してイオン注入されたボロ
ンを活性化し、各ｎウェル２６ｒ　、２６２・・・にｐ
＋型のソース領域３１ｓ　、３１２・・・、ドレイ領域
３２１．３２２・・・を形成した。ひきつづき、ＣＶＤ
法により全面に厚さｉ　ｏｏｏ人のタングステン膜３３
を堆積した。このタングステン膜３３は後記多結晶シリ
コン膜をリアクティブイオンエツチング法（ＲＩＥ法）
にてエツチングする工程において既に形成された多結晶
シリコンからなるゲート電極２９１．２９２・・・のエ
ツチングストッパとして作用する。但し、かかるストッ
パは必ずしもタングステンである必要はないが、ＲＩＥ
法に際して生じるチャージアップによりゲート酸化ｉ！
Ｉ等が破壊されるのを防止する観点から、導電性を有す
る材料を用いることが望ましい。この後、写真蝕刻法に
よりレジストパターン３４を形成し、該レジストパター
ン３４をマスクとしてタングステン膜３３を選択的に除
去し、更にＲＩＥ法を用いて酸化膜２８１．２Ｂ２・・
・及びｎウェル２６ｔ　、２６２・・・〈シリコン層）
をエツチングし、ｎ＋型型線線層２４まで達する貫通孔
３５１．３５２・・・を開孔した（第４図（ｈ）図示）
。

次いで、レジストパターン３４を除去した後、ＣＶＤ法
により全面に充分に厚く表面が平坦なｎ型不純物を含む
多結晶シリコン膜３６を堆積し、前記貫通孔３５１．３
５２・・・を多結晶シリコンで埋設した（第４図（＋＞
図示）。つづいて、ＲＩＥ法により多結晶シリコン膜３
６をタングステン膜３３が露出するまでエツチングした
。こうしたエッチバック法によりｎ型不純物を含む多結
晶シリコン膜３６が貫通孔３５１．３５２・・・内の残
留され、同貫通孔３５１．３５２・・・内に多結晶シリ
コンからなる電位伝達路３７１．３７２・・・が形成さ
れた（第４図（Ｊ）図示）。

次いで、タングステン膜３３を除去し、全面にＣＶＤ法
によりＣＶＤ−８ｉ　０２１１３８を堆積し、コンタク
トホール３９・・・を開孔した後、へ２膜の蒸着、パタ
ーニングにより前記ｐ＋＋ソース領域３１１．３１２・
・・と電位伝達路３７ｔ　、３７２・・・とにコンタク
ホール３９・・・を介して共通に接続するＡｆｉ電極４
０１．４０２・・・と、前記ｐ＋型トドレイ領域２ｓ　
、３２２・・・にコンタクトボール３９・・・を介して
接続するＡｎ電極４１１．４１２・・・を形成してＭＯ
Ｓ−ＩＣを製造した（第４図（ｋ）図示）。なお、ｎ＋
型型線線層２４外部（シリコン層２３表面側）に取出す
には、例えばシリコンＭ２３表面から該配線層２４にま
で達するｎ型取出し拡散層を形成し、この拡散層上のＣ
ＶＤ−３ｉ０２１１１等にコンタクトホールを開孔し、
Ａｆｆ電極を形成すればよい。

本発明のＭＯＳ−ＩＣは第４図（ｋ）に示すようにｐ型
シリコン基板２１とｐ型シリコン層２３からなる半導体
基体主面（ｐ型シリコン層２３）にｎウェル２６１．２
Ｊ・・・を設け、前記半導体基体内部（基板２１とシリ
コン層２３の界面の所定部分）に前記ｎウェル２６１．
２６２・・・と接するｎ＋型型線線層２４設け、かつ前
記ウェル２６ｓ　、２６２・・・に夫々酸化膜（ゲー１
−　ＩＩ！Ｉ化膜）２８１．２８２−、ゲート電極２９
ｔ　、２９２−１ｎ１型ソース領域３１１．３１２・・
・、ドレイン領域３２１．３２２・・・からなるｐチャ
ンネルＭＯＳトランジスタを形成し、更に前記ｎウェル
２６１．２６２・・・に前記ｎ＋型型線線層４にまで達
する貫通孔３５ｒ　、３５２・・・を開孔すると共に該
貫通孔３５１．３５２・・・内にｎ型不純物を含む多結
晶シリコンからなる電位伝達路３７１．３７２・・・を
形成し、該電位伝達路３７１．３７２・・・と前記ソー
ス領域３１１．３１２・・・とをコンタクトホール３９
・・・を介して共通に接続するＡｆｆｉ電極４０ｔ　、
４０２・・・をＣＶＤ−８ｉ０２膜３８上に設けた構造
になっている。

しかして、本発明のＭＯＳ−Ｉ　Ｃによれば、ｎウェル
２６１．２６２・・・の底面はｎ＋型型線線層２４接し
ているため、これらｎウェル２６１．２６２・・・の電
位をｎ＋型型線線層２４通して印加される電圧により固
定できる。また、ｎ＋型型線線層２４印加される電圧は
、ｎウェル２６１．２６２・・・に形成された多結晶シ
リコンからなる電位伝達路３７エ、３７２・・・及びＡ
Ｅ電を哲４０１．４０２・・・を通してソース領域３１
１．３１２・・・に印加される。従って、かかるＭＯＳ
−Ｉ　Ｃでは半導体基体の表面上にウェル電位及びソー
ス電位を与えるための配線形成を省略でき、集積度を大
幅に向上でき、更に前述した第３図図示の半導体装置の
ように動作特性の劣化という事態は生じず、正常な動作
特性を有する。

また、本発明方法によれ、ば貫通孔３５ｓ　、３５２・
・・を異方性エツチング法（ＲＩＥ法）による選択エツ
チングにより形成するため、写真蝕刻法の極限幅の微細
な面積の電位伝達路を形成でき、ウェル電極及びソース
電極に電位を与える配線を基体上に形成するのを省略で
きるのと相俟って一層の高集積化が達成されたＭＯＳ−
ＩＣを製造できる。

なお、本発明の半導体装置は上記実施例の第４図（ｋ）
に示す構造に限定されない。例えば第５図に示すように
ｎウェル２６１．２６２・・・中のソース領域３１１．
３１２・・・に隣接して貫通孔３５ｓ　、３５２・・・
を開孔し、この貫通孔３５１．３５２・・・内にｎ型不
純物を含む多結晶シリコンからなる電位伝達路３７１．
３７２・・・を形成し、全面に被覆されたＣＶＤ−８ｉ
０２膜３８上にそれらソース領域３１１．３１２・・・
と電位伝達路３７１．３７２・・・とに対して共通のコ
ンタクトホール３９′・・・を設け、該コンタクトホー
ル３９′・・・を介してソース領域３１１．３１２・・
・と電位伝達路３７１．３７２・・・とに接続するＡＩ
、電極４０ｔ−１４０２−・・・を設けた構造にしても
よい。かかる第５図のＭＯＳ−ＩＣによれば第４図（ｋ
）図示のＭＯＳ−ＩＣに比べてより集積度を向上できる
。

上記実施例では、ｎ＋型型線線層外部取出しを、ｐ型シ
リコン層に設けたｎ型取出し拡散層、Ａｎ電極等により
行なったが、これに限定されない。

例えば、ｎ＋型型線線層共通に接続された２つ以上のｎ
ウェルのうちの１つに電位伝達路が形成された貫通孔を
設け、かつ該電位伝達路にＡ２電極をコンタクトホール
を介して接続した構造にすることによって、前記Ａｎ電
極、電位伝達路を通してｎ＋型型線線層印加した電圧に
より他のｎウェルの電位固定等を行なうようにしてもよ
い。このような電位伝達路及びへβ電極は第４図（ｋ）
、第５図に示す電位伝達路３７１及びＡｆｉｌ極４０１
　（４（ｈ　−）によって代用できる。

上記実施例では、貫通孔３５１．３５２・・・をｎウェ
ル２６１．２６２・・・内に形成したが、これに限定さ
れず、ｐ型シリコンｌＮ１１２３に形成してもよい。し
かしながら、貫通孔３５１．３５２・・・は以下の理由
によりｎウェル２６ｓ　、２６２・・・に形成すること
が望ましい。即ち、貫通孔３５１．３５２・・・に形成
されたｎ型不純物を含む多結晶シリコンからなる電位伝
達路３７ｓ　、３７２・・・とｐ型シリコン層２３との
間の耐圧は往々にして予想される値より低く、通常１０
Ｖ前後のに耐圧が期待されるのに対し、２〜３■或いは
ショートという状態が出現する可能性がある。この原因
は、貫通孔３５１．３５２・・・に形成された電位伝達
路３７１．３７２・・・の材料が多結晶シリコンである
ため、該ｎ型不純物を含む多結晶シリコンからなる電位
伝達路３７１．３７２・・・とｐ型シリコン層２３との
接触部に明確なｐｎ接合が形成されないためと考えられ
る。つまり、数多くの結晶粒を含んだ多結晶シリコンと
ｐ型シリコン層２３との界面には不純物等が析出し易く
、かつ多数の界面単位が存在するため、この界面に形成
されるｐｎ接合の実効的なバリアハイドを引下げ、耐圧
を低下させるものと考えられる。同様な理由により貫通
孔３５１．３５２・・・はｎ＋型型線線層２４突抜けて
形成されないようにすることが望ましい。

但し、素子のパターンレイアウト上、ｎ型シリコン層に
貫通孔を形成する場合には、前−ホした耐圧低下を回避
するために第４図（ｊ）のｎ型不純物を含む多結晶シリ
コン膜３６の堆積工程以後、高温熱処理、例えば９００
〜１０００℃で３０分間程度の熱処理を行なえばよい。

このような熱処理により、貫通孔に形成されたｎ型不純
物を含む多結晶シリコンからなる電位伝達路からｎ型不
純物が貫通孔側面及び底面の基板やシリコン層に拡散し
、貫通孔周囲がｎ型化される。その結果、ｐｎ接合は貫
通孔をとり囲むｎ型領域とｎ型シリコン層との間で形成
されることにより、正常な耐圧が得られる。

上記実施例では、貫通孔に形成される電位伝達路の物質
としてｎ型不純物を含む多結晶シリコンを用いたが、該
貫通孔をウェル内に形成する場合には、該多結晶シリコ
ンに゛変わってＡｆｉやへ２合金又は高融点金属シリサ
イド等の金属を用いてもよい。

上記実施例では、ｎ型シリコン基板上のｎ型シリコン層
にｎウェルを形成したｍ造について説明したが、ｎ型シ
リコン基板上のｎ型シリコン層にｎウェルを形成した構
造でも同様な効果を発揮できる。

上記実施例では、半導体基体としてシリコン基板と、こ
の上にエピタキシャル成長されたシリコン層とから形成
したが、シリコン基板のみから形成してもよい。

〔発明の効果〕

以上詳述した如く、本発明によればウェル周辺に必要な
配線数とコンタク１へホールの数を減少させて著しい集
積度の向上及びウェル電位及びソース電位の固定化を達
成し、更に高速動作が可能とした半導体装置を提供でき
る。

また、本発明方法によれば貫通孔を異方性エツチング法
（ＲＩＥ法）による選択エツチングにより形成するため
、写真蝕剣法の極限幅の微細な面積の電位伝達路を形成
でき、ウェル電極及びソース電極に電位を与える配線を
基体上に形成するのを省略できるのと相俟って一層の高
集積化された半導体装置を簡単に製造できる。

【図面の簡単な説明】

第１図及び第２図は夫々従来の半導体装置を示す断面図
、第３図は本出願人が既に提案した半導体装置の断面図
、第４図（ａ）〜（ｋ）は本発明の実施例におけるＭＯ
Ｓ−２Ｃ＠得るための製造工程を示す断面図、第５図は
本発明の他の実施例を示すＭＯＳ−ＩＣの断面図である
。 ２１・・・ｐ型シリコン基板、２３・・・ｎ型シリコン
層、２４・・・ｎ＋型型線線層２６１．２６２・・・ｎ
ウェル、２７・・・フィールド酸化膜、２８ｓ　、２Ｂ
２・・・酸化膜、２９１．２９２・・・ゲート電極、３
１１、３１２・・・ｐ１型ソース領域、３２ｔ　、３２
２・・・ｐ１型ドレイン領域、３３・・・タングステン
膜、３５１．３５２・・・貫通孔、３７ｔ　、３７２・
・・電位伝達路、４０１．４０２．４０ｔ−１４０２−
１４１ｓ　、４１２・・・Ａ℃電極。 出願人代理人　弁理士　鈴江武彦 第１　Ｋ 第２図 第３〆 第４区　ｉ＋＋１１１１ｉ１Ｌ

Claims (4)

【特許請求の範囲】
1. （１）第１導電型の半導体基体と、この基体の主面に選
   択的に設けられた第２導電型領域と、前記半導体基体中
   に前記第２導電型領域と共通に接するように埋設された
   第２導電型の不純物配線層と、前記第２導電型領域の表
   面に互いに電気的に分離して設けられた第１導電型のソ
   ース、ドレイン領域と、これらソース、ドレイン領域間
   のチャンネル領域を含む第２導電型領域上にゲート絶縁
   膜を介して設けられたゲート電極と、前記半導体基体表
   面から前記不純物配線層に亙って開孔された貫通孔と、
   この貫通孔内に設けられ、前記不純物配線層を基体表面
   側に取出す第２Ｊｌｌ電型の半導体物質からなる電位伝
   達路と、前記ソース領域と前記電位伝達路とに共通に接
   続される導電性の電極とを具備したことを特徴とする半
   導体装置。
2. （２）第１導電型の半導体基体の内部に第２導電型の不
   純物配線層を形成する工程と、この基体表面から前記不
   純物配線層に達する第２導電型領域を選択的に形成する
   工程と、この第２導電型領域の表面にゲート絶縁膜を介
   してゲート電極を形成すると共に、互いに電気的に分離
   された第１導電型のソース、ドレイン領域を形成する工
   程と、前記基体表面から前記不純物配線層に達する貫通
   孔を異方性エツチング法による選択エツチングにより形
   成する工程と、この貫通孔内に第２導電型の半導体物質
   からなる電位伝達路を形成する工程と、前記ソース領域
   と前記電位伝達路とを共通に接続する導電性の電極を形
   成する工程と、を具備したことを特徴とする半導体装置
   の製造方法。
3. （３）貫通孔内に第２導電型の半導体物質からなる電位
   伝達路を形成する工程を、半導体基体全面に第２導電型
   の半導体物質膜を該貫通孔が充分に埋まるように堆積し
   た後、該半導体物質膜をエッチバックすることにより行
   なうことを特徴とする特許請求の範囲第２項記載の半導
   体装置の製造方法。
4. （４）貫通孔内に第２導電型の半導体物質からなる電位
   伝達路を形成した後、熱処理を施すことを特徴とする特
   許請求の範囲第２項記載の半導体装置の製造方法。