JPS58162067A - 絶縁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS58162067A JPS58162067A JP57045880A JP4588082A JPS58162067A JP S58162067 A JPS58162067 A JP S58162067A JP 57045880 A JP57045880 A JP 57045880A JP 4588082 A JP4588082 A JP 4588082A JP S58162067 A JPS58162067 A JP S58162067A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本元明はドレイン耐圧の高い絶縁ゲート形電界幼果トラ
ンソスタ（以下、ＩＧｌ？ＨＴと称する）に関するもの
である。
ンソスタ（以下、ＩＧｌ？ＨＴと称する）に関するもの
である。
ＩＧＦｈＴはドレイン電流の温度係数が負のため熱暴走
を起こしにくい、多数キャリア素子のため高速動作であ
る。ゲート入力抵抗が大きい、などの優れた特徴を有し
ており、高速動作電力用素子として期待されていた。
を起こしにくい、多数キャリア素子のため高速動作であ
る。ゲート入力抵抗が大きい、などの優れた特徴を有し
ており、高速動作電力用素子として期待されていた。
し力Ｊ、、ＩＧｊ’ｎＴのドレイン耐圧は通常低く、電
力用素子としての応用範囲も広げるためには、トレイン
耐圧を向上させることが不可欠であった。
力用素子としての応用範囲も広げるためには、トレイン
耐圧を向上させることが不可欠であった。
このためドレイン耐圧を向上させるための研究が開力的
に進められ、種々の素子構造が提案されて米た。中でも
、オフセットゲート形のＩＵＦＥＴは。
に進められ、種々の素子構造が提案されて米た。中でも
、オフセットゲート形のＩＵＦＥＴは。
比較的構造が簡単である。低電圧回路とのオンチップ化
が容易である、などの特徴を有しており集積回路用の尚
耐圧素子として有望である。
が容易である、などの特徴を有しており集積回路用の尚
耐圧素子として有望である。
第１図は、オフセットゲート形ＩＧＦＥ’ｌ”９）促米
列を断面図で示したものである。以下、ｎチャンネルの
素子について説明するがｐチャンネルの素子（こついて
も同様である。
列を断面図で示したものである。以下、ｎチャンネルの
素子について説明するがｐチャンネルの素子（こついて
も同様である。
同図において、１は低不純物良度、飼えば約５ｘｘｏ’
ｉ−ｍ−’のｐ形シリコンよりなる半導体基板、２と３
は各々圀えばリンの熱拡散で形成した高譲ｉｎ形饋破よ
りなるドレイン領域およびソース領域、４（ま例えばリ
ンのイオン打込みして形成した不純物濃度的３ Ｘ １
０”（７）−３厚さ約１３０ＯＡのｎ＃Ｌ−よりなるオ
フセットゲート領域、５は例えば二酸化シリコンよりな
る厚さ約１３０ＯＡのゲート絶縁膜、６は例えばリンな
どをドープした低抵抗の多結晶シリコンよりなるゲ ト
ー極、７゜８は各々アルミニウムなどの金属よりなるト
レイン電極およびソース電極である。
ｉ−ｍ−’のｐ形シリコンよりなる半導体基板、２と３
は各々圀えばリンの熱拡散で形成した高譲ｉｎ形饋破よ
りなるドレイン領域およびソース領域、４（ま例えばリ
ンのイオン打込みして形成した不純物濃度的３ Ｘ １
０”（７）−３厚さ約１３０ＯＡのｎ＃Ｌ−よりなるオ
フセットゲート領域、５は例えば二酸化シリコンよりな
る厚さ約１３０ＯＡのゲート絶縁膜、６は例えばリンな
どをドープした低抵抗の多結晶シリコンよりなるゲ ト
ー極、７゜８は各々アルミニウムなどの金属よりなるト
レイン電極およびソース電極である。
ドレイン電極７に印加した電圧（ドレイン電圧）’ｌ々
に大きくしていくと、オフセットゲート領域４は半導体
基板１との間に広がる空乏層が大きくなるため、やがて
いわゆるピンチオフを起こＴｏこの時のドレイン電圧を
ピンチオフ電圧と呼ぶ。
に大きくしていくと、オフセットゲート領域４は半導体
基板１との間に広がる空乏層が大きくなるため、やがて
いわゆるピンチオフを起こＴｏこの時のドレイン電圧を
ピンチオフ電圧と呼ぶ。
ドレイン電圧がピンチオフ電圧以上の時は、ゲート電極
６直下のチャンネル領域ｉこはドレイン電圧番こはば等
しい電圧が加わっている。しかし、ドレイン電圧がピン
チオフ電圧以上になると、通常の接合型電界効果トラン
ジスタと同様、ドレイン電圧の上昇分はオフセットゲー
ト領域４の空乏層に全て吸収されてしまう。
６直下のチャンネル領域ｉこはドレイン電圧番こはば等
しい電圧が加わっている。しかし、ドレイン電圧がピン
チオフ電圧以上になると、通常の接合型電界効果トラン
ジスタと同様、ドレイン電圧の上昇分はオフセットゲー
ト領域４の空乏層に全て吸収されてしまう。
従って、ピンチオフ電圧より大きな電圧がチャンネル部
に〃口わることはない。そこで、ナヤン不ル部の耐圧よ
りオフピットゲート幀城４のピンチオフ電圧を小さく選
んでおけば、チャンネル部が素子全体の耐圧を制限する
ことはない。オフセットゲート形ｉｕｐｇ’ｒのドレイ
ン耐圧は半導体基板】とドレイン領域２とが形成する接
合の１ｌｌＩ′圧でほぼ決まり、＠１図の丙では約３０
０ｖであった。
に〃口わることはない。そこで、ナヤン不ル部の耐圧よ
りオフピットゲート幀城４のピンチオフ電圧を小さく選
んでおけば、チャンネル部が素子全体の耐圧を制限する
ことはない。オフセットゲート形ｉｕｐｇ’ｒのドレイ
ン耐圧は半導体基板】とドレイン領域２とが形成する接
合の１ｌｌＩ′圧でほぼ決まり、＠１図の丙では約３０
０ｖであった。
第２図は、オフセットゲート形Ｉ（）ＦｇＴのドレイン
電圧７４流特性を示したものである。第２図（ａＪｉｆ
ｐチャンネル素子の（ｂ）ｆ！ｎチャンネル累子の特性
向である。
電圧７４流特性を示したものである。第２図（ａＪｉｆ
ｐチャンネル素子の（ｂ）ｆ！ｎチャンネル累子の特性
向である。
ｖＪ２図から、ドレイン領域が富ＭｔＬ降伏を起こすと
、ｐナヤン不ル素子はドレイン電流が急岐に立上がる特
性を示すが、ｎチャンネル素子では負性抵抗が表われる
ことがわη）る。この負性抵抗のためｎチャンネル素子
は永久破壊や巣當発振を起こしやすく、また素子のバイ
アス口」能な動作範囲がせまくなるなどの欠点があった
。
、ｐナヤン不ル素子はドレイン電流が急岐に立上がる特
性を示すが、ｎチャンネル素子では負性抵抗が表われる
ことがわη）る。この負性抵抗のためｎチャンネル素子
は永久破壊や巣當発振を起こしやすく、また素子のバイ
アス口」能な動作範囲がせまくなるなどの欠点があった
。
この負性抵抗の原因は次のように説明できる。
ドレイン領域２と半導体基板１との接合が雪崩イ１゜降
伏すると雪崩れによって生成した止孔は半導体基板１に
流れ込み、千４体基板１円に電圧降下を引き起こす。こ
の゛鴫圧舜下は、半４捧基板１とソース領域３との接合
を順方向バイアスするためソース領域３カ）ら半導捧基
板口こ電子が注入される。
伏すると雪崩れによって生成した止孔は半導体基板１に
流れ込み、千４体基板１円に電圧降下を引き起こす。こ
の゛鴫圧舜下は、半４捧基板１とソース領域３との接合
を順方向バイアスするためソース領域３カ）ら半導捧基
板口こ電子が注入される。
注入された電子は半導体基板１円を拡散し、ドレイン領
域２から広がる空乏層に煙Ｔるが、空乏層を月３１４す
る際省崩れを増倍し°Ｃしまう。このため巣ｌこ止孔が
半４捧港板１に流れ込むことになる。
域２から広がる空乏層に煙Ｔるが、空乏層を月３１４す
る際省崩れを増倍し°Ｃしまう。このため巣ｌこ止孔が
半４捧港板１に流れ込むことになる。
これらの現象は一捕の正帰還現尿であり、貝ａ抵抗を午
する。
する。
ｎチャンネル素子に負性抵抗が表わｎないのは次のよう
に説明できる。ｎチャンネル素子の揚台、ソース領域３
カ）ら半導体基板ｌ−こ注入されるのは正孔であるが、
正孔の雪崩れ電離係数は１子に比べて約１桁小さい。ド
レイン耐圧を−だとすると半導体基板１の不純ｗＪ濃度
はほぼ等しくなるが、比抵抗はｎ形の方がｐ形より小さ
くなる。このため半導体基板１円で電圧降下を起こしに
くい。これらの理由により、ｐチャンネル素子では前述
の正帰還現象が起きに＜＜、負性抵抗は生じｉこくい。
に説明できる。ｎチャンネル素子の揚台、ソース領域３
カ）ら半導体基板ｌ−こ注入されるのは正孔であるが、
正孔の雪崩れ電離係数は１子に比べて約１桁小さい。ド
レイン耐圧を−だとすると半導体基板１の不純ｗＪ濃度
はほぼ等しくなるが、比抵抗はｎ形の方がｐ形より小さ
くなる。このため半導体基板１円で電圧降下を起こしに
くい。これらの理由により、ｐチャンネル素子では前述
の正帰還現象が起きに＜＜、負性抵抗は生じｉこくい。
以上の説明から、ソース領域とソース領域面Ｆ近傍の半
導体基板とを電気的に接続して、ソース領域が半導体基
板に対して順方向バイアスされないようにすれば、負性
抵抗を持たない耐破壊性の優れたＩＧＦＨＴが侍られる
ことがわ７１１）るっ８ｇ３図は、このような原理に基
づき、本出願人により特願昭５４−１３０１４３として
出願されたオフセットゲート形ＩＧＮＥＴの構造例を示
したものである。以下第３図についてｎチャンネル素子
を例にして説明する。
導体基板とを電気的に接続して、ソース領域が半導体基
板に対して順方向バイアスされないようにすれば、負性
抵抗を持たない耐破壊性の優れたＩＧＦＨＴが侍られる
ことがわ７１１）るっ８ｇ３図は、このような原理に基
づき、本出願人により特願昭５４−１３０１４３として
出願されたオフセットゲート形ＩＧＮＥＴの構造例を示
したものである。以下第３図についてｎチャンネル素子
を例にして説明する。
同図において、１は低不純物濃度レリえば朽５×１０
ｔｓ のｐ形シリコンよりなる半導体基板、２はリ
ンの熱拡散などで形成したａ形尚不純物嬢度碩域よりな
るドレイン領域、３は飼えばヒ素をイオン打込みして形
成したｎ形高不糾物濃度領域よりなるソース領域、４は
リンのイオン打込みなどで形成した不純物濃度的３ Ｘ
１０ ”ｃｍ−”、厚さ約１３０ＯＡのｎ形層よりな
るオフセットゲート領域、５は厚さ約１３０ＯＡの例え
ば二酸化シリコンよりなるゲート絶縁膜、６は絢えばリ
ンなどをドープした低抵抗の多結晶シリコンよりなるゲ
ート’ＩＩＥｍ、１０は列えばポロンをイオンｆＪ込み
して形。
ｔｓ のｐ形シリコンよりなる半導体基板、２はリ
ンの熱拡散などで形成したａ形尚不純物嬢度碩域よりな
るドレイン領域、３は飼えばヒ素をイオン打込みして形
成したｎ形高不糾物濃度領域よりなるソース領域、４は
リンのイオン打込みなどで形成した不純物濃度的３ Ｘ
１０ ”ｃｍ−”、厚さ約１３０ＯＡのｎ形層よりな
るオフセットゲート領域、５は厚さ約１３０ＯＡの例え
ば二酸化シリコンよりなるゲート絶縁膜、６は絢えばリ
ンなどをドープした低抵抗の多結晶シリコンよりなるゲ
ート’ＩＩＥｍ、１０は列えばポロンをイオンｆＪ込み
して形。
成したｐ形の篩一度領域よりなる埋込ｂアース層、１１
はポロンリ熱拡散などで形成したｐ形の？＃６＃凝饋緘
よりなるアース引き出し層、７，８．９は各々アルミニ
ウムなどの金属よりなるドレイン電極、ソースー憶、ア
ース電極である。
はポロンリ熱拡散などで形成したｐ形の？＃６＃凝饋緘
よりなるアース引き出し層、７，８．９は各々アルミニ
ウムなどの金属よりなるドレイン電極、ソースー憶、ア
ース電極である。
ソース績′ＦｉＲ３直上近傍の牛４Ｉ４．基板ｌは十分
抵抗の低い埋込６アースＮｌｌ１Ｏ，アース引き出し鳩
１１、アース＊極９、ソース′＃Ｌ極８ｆこよりソース
値域３と電気的憂こ嵌絖されている。従って、ソース′
＠域３直下近傍の半導体基板ｌとソース値域３とがｌ＠
方向バイアスされることはない。
抵抗の低い埋込６アースＮｌｌ１Ｏ，アース引き出し鳩
１１、アース＊極９、ソース′＃Ｌ極８ｆこよりソース
値域３と電気的憂こ嵌絖されている。従って、ソース′
＠域３直下近傍の半導体基板ｌとソース値域３とがｌ＠
方向バイアスされることはない。
弔３図の構造のオフセットゲート形ＩＧｊ’ｊｌｉｌｉ
Ｔのドレイン′−圧１ｔｔｉＬＳ性はほば銅２図（ａｊ
のような特性であり、負性抵抗は表わｚｔず、耐破壊性
も著Φしく改善されている。
Ｔのドレイン′−圧１ｔｔｉＬＳ性はほば銅２図（ａｊ
のような特性であり、負性抵抗は表わｚｔず、耐破壊性
も著Φしく改善されている。
ところで、第３図の構造においては、埋込みアース層１
０がソース領域３の直下全域を扱うことが望ましい。ド
レインの雪崩れ降伏により基板ζこ流れ込んだ基板電流
は埋込みア、−ス層ｌＯに吸収される。その際、ドレイ
ン領域２側の埋込ｈアース１１１０端近傍の半導体基板
ＩＰ３に電圧降下が発生する。この電圧降Ｆを起こす領
域がソース値域３まで広がるとソース領域３は唄方向バ
イアスされ、前述の負性抵抗が表われる。従って、貝柱
抵抗が表われないようζこするために゛は、埋込６アー
スＩ＠ｉｌｏをドレイン頭載２方同に出来るだけ延ばし
、ソース鎖酸ｌＯ直下を十分被う必要がある。
０がソース領域３の直下全域を扱うことが望ましい。ド
レインの雪崩れ降伏により基板ζこ流れ込んだ基板電流
は埋込みア、−ス層ｌＯに吸収される。その際、ドレイ
ン領域２側の埋込ｈアース１１１０端近傍の半導体基板
ＩＰ３に電圧降下が発生する。この電圧降Ｆを起こす領
域がソース値域３まで広がるとソース領域３は唄方向バ
イアスされ、前述の負性抵抗が表われる。従って、貝柱
抵抗が表われないようζこするために゛は、埋込６アー
スＩ＠ｉｌｏをドレイン頭載２方同に出来るだけ延ばし
、ソース鎖酸ｌＯ直下を十分被う必要がある。
一方、オフセットゲート形Ｉ（ｊＮＥＴを央際−こ応用
Ｔる除皿要となる電気的特性の一つとして、オン抵抗の
ばらつきかあげられる。オン抵抗のばらつきは、ゲー
計電極６直下に誘起されるナヤン不ル幀域のソース領［
３とドレイン領域２を結ぶ方向の長さくゲート部チャン
ネル長）のは６つき、およびオフセットゲート領域４の
同じくノース領域３とドレイン領域２とを結ぶ方向の長
さくオフセットゲート長）のばらつきによって程決菫る
。
Ｔる除皿要となる電気的特性の一つとして、オン抵抗の
ばらつきかあげられる。オン抵抗のばらつきは、ゲー
計電極６直下に誘起されるナヤン不ル幀域のソース領［
３とドレイン領域２を結ぶ方向の長さくゲート部チャン
ネル長）のは６つき、およびオフセットゲート領域４の
同じくノース領域３とドレイン領域２とを結ぶ方向の長
さくオフセットゲート長）のばらつきによって程決菫る
。
従って、オン抵抗のばらつきを小さくするｌこ（１、勺
−一ト部チャンネル長およびオフセットゲート長のばら
つきが小さくできるような製造方法を開発Ｔる必要があ
る◎ しかし、従来の製造方法においては、埋込ろアースＪ−
１０．ソース饋域３、ドレイン領域２、葛よびオフセッ
トグー１域４の互いの位ｔｉｔ関係を目合せによって決
めていたため、各値域のばらつきが大さがった。このた
め、埋込６ア一ス層１０゜が元金にソースｖＡ域３のＦ
向を被うようにしたり、ゲート部ナヤン不ル長およびオ
フセットゲート長のばらつきを小さくすることが困−で
あった。
−一ト部チャンネル長およびオフセットゲート長のばら
つきが小さくできるような製造方法を開発Ｔる必要があ
る◎ しかし、従来の製造方法においては、埋込ろアースＪ−
１０．ソース饋域３、ドレイン領域２、葛よびオフセッ
トグー１域４の互いの位ｔｉｔ関係を目合せによって決
めていたため、各値域のばらつきが大さがった。このた
め、埋込６ア一ス層１０゜が元金にソースｖＡ域３のＦ
向を被うようにしたり、ゲート部ナヤン不ル長およびオ
フセットゲート長のばらつきを小さくすることが困−で
あった。
本発明の目的は上述の欠点を収り除き、負性抵抗がなく
耐破栖性に優れ、なおかつオン抵抗のばらつきが小さい
、絶縁ゲート型′−界効果トランジスタの製造方法を提
′供することにめる。
耐破栖性に優れ、なおかつオン抵抗のばらつきが小さい
、絶縁ゲート型′−界効果トランジスタの製造方法を提
′供することにめる。
本発明によれば、低不純物濃度で第−尋嶋形の半導体基
板内に第二導電形のソース領域とドレイン領域を設け、
該ソース領域と該ドレイン狽械との間（こドレイン領域
１こ接して低不純物Ｉｓ度で第二導電形のオフセットゲ
ート領域を設け、該半導体基板上に設けたゲート絶縁膜
を介して一端が該ソース唄域−こ接し、他の一端が該オ
フセットゲート領域に接するよう番こゲート電極を設け
、鹸°ソース鎖酸直Ｆ近傍の該半導体基板内に高不純物
一度で第−導電形の埋込ろアース層を設け、一端が該埋
込みアース層番こ接続し他端が該半導体基板の次面に接
するアース引き出し層を設け、該アース引き出し１曽と
咳ソース領域とを′電気的に接続するアース電極を設け
てなる絶縁ゲート形電界幼米トランジスタの製造方法に
おいて、ドレイン領域を囲むように設けたドレインマス
ク領域、なラヒにゲート電極を同時パターン形成し、シ
、かる後、第一のマスク材で半４体基板の表面を被い、
次いでドレイン領域とドレイン領域につながなるドレイ
ンマスク幀域上の一部の第一のマスク材を除去し、続い
て、第一のマスク材とトレインマスク領域ヲマスクにド
レイン領Ｉｉｌ！を形成し、しかる後、第一のマスク材
およびドレインマスク領域を除去し、次いでケート電極
をマスクにしてオフセットゲート領域を形成し、続いて
半導体基板Ｆｉ：第二のマスク材で被い、ソース領域お
よびソース領域につながるゲート電極上の第二のマスク
材を除去した後、第二のマスク材とケート電極とをマス
クにソース唄域εよび埋込６アースＮ７１を形成するこ
とを特徴とする絶縁ゲート形電界効果トランジスタの製
造一方法を得ることができる〇 前記、本発明によれば、同時にパターン形成さイしたゲ
ート％ｍＥよびドレインマスク領域トｌこまってソース
領域のゲート側の端部、埋め込みアース１−のゲート−
の１１都、ドレイン領域、およびオフセットゲート領域
の相互の位置関係が一表的に決められてしまう。
板内に第二導電形のソース領域とドレイン領域を設け、
該ソース領域と該ドレイン狽械との間（こドレイン領域
１こ接して低不純物Ｉｓ度で第二導電形のオフセットゲ
ート領域を設け、該半導体基板上に設けたゲート絶縁膜
を介して一端が該ソース唄域−こ接し、他の一端が該オ
フセットゲート領域に接するよう番こゲート電極を設け
、鹸°ソース鎖酸直Ｆ近傍の該半導体基板内に高不純物
一度で第−導電形の埋込ろアース層を設け、一端が該埋
込みアース層番こ接続し他端が該半導体基板の次面に接
するアース引き出し層を設け、該アース引き出し１曽と
咳ソース領域とを′電気的に接続するアース電極を設け
てなる絶縁ゲート形電界幼米トランジスタの製造方法に
おいて、ドレイン領域を囲むように設けたドレインマス
ク領域、なラヒにゲート電極を同時パターン形成し、シ
、かる後、第一のマスク材で半４体基板の表面を被い、
次いでドレイン領域とドレイン領域につながなるドレイ
ンマスク幀域上の一部の第一のマスク材を除去し、続い
て、第一のマスク材とトレインマスク領域ヲマスクにド
レイン領Ｉｉｌ！を形成し、しかる後、第一のマスク材
およびドレインマスク領域を除去し、次いでケート電極
をマスクにしてオフセットゲート領域を形成し、続いて
半導体基板Ｆｉ：第二のマスク材で被い、ソース領域お
よびソース領域につながるゲート電極上の第二のマスク
材を除去した後、第二のマスク材とケート電極とをマス
クにソース唄域εよび埋込６アースＮ７１を形成するこ
とを特徴とする絶縁ゲート形電界効果トランジスタの製
造一方法を得ることができる〇 前記、本発明によれば、同時にパターン形成さイしたゲ
ート％ｍＥよびドレインマスク領域トｌこまってソース
領域のゲート側の端部、埋め込みアース１−のゲート−
の１１都、ドレイン領域、およびオフセットゲート領域
の相互の位置関係が一表的に決められてしまう。
従って％埋め込ろアース層は死金にソース慣域旧下；？
！：被うことかでさ、負性抵抗のない、耐破壊性の搬れ
たオフセットゲート形Ｉ（ｊＦｎＴが侍られる。また、
ケート部チャンネル長およびオフセクトゲート長のばら
つきは、該ケー１−［億εよび該ドレインマスクをパタ
ーンユングする時の刀ロエ鞘度だけで決まり、従来のよ
うに１合せ１差がこれＪこ加わることはない。即ち、従
来に比ベオン抵抗のばらつきが小さいオフセットゲート
形ｌ０ＦＢ’ｒが得られる。
！：被うことかでさ、負性抵抗のない、耐破壊性の搬れ
たオフセットゲート形Ｉ（ｊＦｎＴが侍られる。また、
ケート部チャンネル長およびオフセクトゲート長のばら
つきは、該ケー１−［億εよび該ドレインマスクをパタ
ーンユングする時の刀ロエ鞘度だけで決まり、従来のよ
うに１合せ１差がこれＪこ加わることはない。即ち、従
来に比ベオン抵抗のばらつきが小さいオフセットゲート
形ｌ０ＦＢ’ｒが得られる。
以下、本発明について、その実施例を基に詳述する。
本実施例では、ｐ形シリコンを半導体基板に、二酸化シ
リコンをグー１−ｉ縁膜として用いた揚台について述べ
るが、本実例の中で用いられた伺科は本究明の範囲を例
等制限するものでは１．Ｌ′い。
リコンをグー１−ｉ縁膜として用いた揚台について述べ
るが、本実例の中で用いられた伺科は本究明の範囲を例
等制限するものでは１．Ｌ′い。
第４図力）ら第９図までは、本発明による表意方法を己
明Ｔるための図で、主要１根における素子の賭面構造を
工程順に示したものである。以下図面を用いて説明する
。
明Ｔるための図で、主要１根における素子の賭面構造を
工程順に示したものである。以下図面を用いて説明する
。
（イ）不純物員度約５ Ｘ １０ ”３−”のｐ形シリ
コンよりなる半導体基板ｌ上に熱酸化法あるいはＣＶＤ
法を用いて第一酸化膜１２を約１μｍの厚さに形成する
。次に、引き出しアース層１１の部分の第一酸化ｌｌＩ
をフォトエッチ＠を用いて選択的に除去する。続いて、
ボロンを温駅約１１００ｃで約３０分熱拡散し、アース
引き出し層１１ｆ形成する。
コンよりなる半導体基板ｌ上に熱酸化法あるいはＣＶＤ
法を用いて第一酸化膜１２を約１μｍの厚さに形成する
。次に、引き出しアース層１１の部分の第一酸化ｌｌＩ
をフォトエッチ＠を用いて選択的に除去する。続いて、
ボロンを温駅約１１００ｃで約３０分熱拡散し、アース
引き出し層１１ｆ形成する。
いて厚さ約ｓｏｏ’ｉの二酸化シリコンをゲート絶縁＠
５として形成するｅ （１１４図）ヒ）リンをド
ープして抵抗率を小さくした厚さ約５ｏｏｏＸの多結晶
シリコンをＣＶＤ＠ ｓこより形成した後、フォトエッ
チ法を用いてゲート電極６８よびドレインマスク領域１
３を形成する・絖いて中導体基［１機面金体管先づＣｖ
帳を用いて厚さ約４ｏｏｌのシリコン酸化膜で普い、）
！：にその上をｃｖｉｎを用いて厚さ約５ｏｏｏＸのシ
リコン酸化膜で被い１第−のマスク材１４を形成する。
５として形成するｅ （１１４図）ヒ）リンをド
ープして抵抗率を小さくした厚さ約５ｏｏｏＸの多結晶
シリコンをＣＶＤ＠ ｓこより形成した後、フォトエッ
チ法を用いてゲート電極６８よびドレインマスク領域１
３を形成する・絖いて中導体基［１機面金体管先づＣｖ
帳を用いて厚さ約４ｏｏｌのシリコン酸化膜で普い、）
！：にその上をｃｖｉｎを用いて厚さ約５ｏｏｏＸのシ
リコン酸化膜で被い１第−のマスク材１４を形成する。
次に、フォトエッチ法を用いて、ドレイン領域の全部と
該ドレイン領域につながる一部のドレインマスク領域１
３上の落−のマスク材を除去する・第一のマスク材のパ
ターンユングは、先づ通常のフォトエッチ法で二酸化シ
リコンをパターンユングした後、パターニングした二酸
化シリコンをマスクに熱すン酸を用いてシリコンチア化
ｆｆ１Ｅエツチングすることにより行なえる。 （
第５図）υ ドレインマスク領域１３ｉマスクとして、
ドレイン領域上のゲート絶縁膜５を除去した後、リンを
＠度約１１００℃で約５０分熱拡散する。（第６図） に）第一のマスク材１４を剥離した俵、ゲート電極６と
第一酸化１１１２をマスクに、リンを加速エネルギー約
１４０ＫｅＶで約３ ｘ １０１２ｃｍ−２ｉｆｆｌイ
オン打込みして、オフセットゲートａ域４を形成する。
該ドレイン領域につながる一部のドレインマスク領域１
３上の落−のマスク材を除去する・第一のマスク材のパ
ターンユングは、先づ通常のフォトエッチ法で二酸化シ
リコンをパターンユングした後、パターニングした二酸
化シリコンをマスクに熱すン酸を用いてシリコンチア化
ｆｆ１Ｅエツチングすることにより行なえる。 （
第５図）υ ドレインマスク領域１３ｉマスクとして、
ドレイン領域上のゲート絶縁膜５を除去した後、リンを
＠度約１１００℃で約５０分熱拡散する。（第６図） に）第一のマスク材１４を剥離した俵、ゲート電極６と
第一酸化１１１２をマスクに、リンを加速エネルギー約
１４０ＫｅＶで約３ ｘ １０１２ｃｍ−２ｉｆｆｌイ
オン打込みして、オフセットゲートａ域４を形成する。
リンのイオン打込みによって半４不基板１内に形成され
るｎ形層の不純物濃度は低いので、アース引き出し層１
１の狭面がｎ形に変わることはない。また、アース引き
出し層１１とゲー）％極との間ｌこｎ形１１１５が形成
されるが、この後の工程でソース領域になる部分なので
問題はない。（第７図） ところで、第一のマスク材１４を構成するシリコンチッ
化膜をそのまま残して置けば、シリコンチッ化膜はオフ
セットゲート領域の保Ｗｋ１１１としてコンを半導体基
板１表面に形成して、第二のマスク材１６とする。次い
でソース領域と該ソース領域につながる一部のゲート電
極６上の第二のマスク材１６を剥離する。この際、本冥
施例では、第二のマスク材１６とゲート酸化膜５が同一
材料で・できているので、ソース領域上のゲート絶縁膜
も除去される。続いて、第二のマスク材１６とゲート電
極６をマスクに、イオン打込み法を用いて埋込みアース
層１０およびソース領域３を形成する。
るｎ形層の不純物濃度は低いので、アース引き出し層１
１の狭面がｎ形に変わることはない。また、アース引き
出し層１１とゲー）％極との間ｌこｎ形１１１５が形成
されるが、この後の工程でソース領域になる部分なので
問題はない。（第７図） ところで、第一のマスク材１４を構成するシリコンチッ
化膜をそのまま残して置けば、シリコンチッ化膜はオフ
セットゲート領域の保Ｗｋ１１１としてコンを半導体基
板１表面に形成して、第二のマスク材１６とする。次い
でソース領域と該ソース領域につながる一部のゲート電
極６上の第二のマスク材１６を剥離する。この際、本冥
施例では、第二のマスク材１６とゲート酸化膜５が同一
材料で・できているので、ソース領域上のゲート絶縁膜
も除去される。続いて、第二のマスク材１６とゲート電
極６をマスクに、イオン打込み法を用いて埋込みアース
層１０およびソース領域３を形成する。
塊込みアース層ｌＯは列えば、ポロンを加速エネルギー
約３５０ＫｅＶで約５ Ｘ １０ ” ”ｔｘ−” ｄ
イオン打込みして、ソース領域２は例えば、ヒ素を加速
エネルギー約１００ＫｅＶで約５Ｘ１０”″ｃＩＲ−２
個イオン打込みして形成する。
約３５０ＫｅＶで約５ Ｘ １０ ” ”ｔｘ−” ｄ
イオン打込みして、ソース領域２は例えば、ヒ素を加速
エネルギー約１００ＫｅＶで約５Ｘ１０”″ｃＩＲ−２
個イオン打込みして形成する。
ヒ素とポロンのイオン打込みの順査が、素子の電気的特
性に与える影響は特になく、両者の順番は任意に選ぶこ
とができる。（Ｉｎ ８１１Ｖ）（至）半導体基板１表
面に、厚さ約１００ＯＡ（１）シ１ノコンチ、化膜ある
いは、厚さ約５ｏｏｏＸＯ）ｐ沢壊からなる保饅＠１７
をＣ■琺などにより形成する。
性に与える影響は特になく、両者の順番は任意に選ぶこ
とができる。（Ｉｎ ８１１Ｖ）（至）半導体基板１表
面に、厚さ約１００ＯＡ（１）シ１ノコンチ、化膜ある
いは、厚さ約５ｏｏｏＸＯ）ｐ沢壊からなる保饅＠１７
をＣ■琺などにより形成する。
しかる後、チｙ素ガス中で！度約９５０℃時間約３０分
の熱処理を行なう。続いて、フォトエッチ法を用いてソ
ース領域３、ドレイン領域２、アース引き出し層１１の
所定の場所を露出させ後、厚さ約２ｐｍのアルミニウム
を蒸着する。爽にフオトエ、チ法を用いて、ドレイン電
極７、ソース電極８、アースｍ＆９をパターニングする
。蛾後に、水素あるいはチ、素ガス中で温度約４００℃
時間約３０分の熱処理を行なえば、本発明による絶縁ケ
ート形電界効果トランジスタが得られる。アース電極９
とソース電極８とは少なくともその一部が互いにつなが
った形状をなしているのは言うまでもないＯ このように、本発明によれば、埋込みアース層が元金に
ソース領域直下を被うことができ、なおかつ、ゲート鄭
チャンネル長とオフセットゲート長が自己整合的に決ま
るオフセットゲート形ＩＵ−ＦＥＴの製造方法が得られ
る。本発明を用いて作られたオフセットゲート形のＩＧ
ＦＩＢＴは、負性抵抗がなく耐破壊性が大きいオン抵抗
のばらつきが小さいなどの優れた特徴を有している。
の熱処理を行なう。続いて、フォトエッチ法を用いてソ
ース領域３、ドレイン領域２、アース引き出し層１１の
所定の場所を露出させ後、厚さ約２ｐｍのアルミニウム
を蒸着する。爽にフオトエ、チ法を用いて、ドレイン電
極７、ソース電極８、アースｍ＆９をパターニングする
。蛾後に、水素あるいはチ、素ガス中で温度約４００℃
時間約３０分の熱処理を行なえば、本発明による絶縁ケ
ート形電界効果トランジスタが得られる。アース電極９
とソース電極８とは少なくともその一部が互いにつなが
った形状をなしているのは言うまでもないＯ このように、本発明によれば、埋込みアース層が元金に
ソース領域直下を被うことができ、なおかつ、ゲート鄭
チャンネル長とオフセットゲート長が自己整合的に決ま
るオフセットゲート形ＩＵ−ＦＥＴの製造方法が得られ
る。本発明を用いて作られたオフセットゲート形のＩＧ
ＦＩＢＴは、負性抵抗がなく耐破壊性が大きいオン抵抗
のばらつきが小さいなどの優れた特徴を有している。
４１図は従来のオフセットゲート形ＩＧＦＨＴのｒｒｍ
榊造構造鼾２図（Ｊｌ） 、 （ｂ）は従来のオフセｙ
ｌ”ゲート形Ｉ ＯＦ ｇＴの電気的特性を示したもの
で％（ａ）はｐチャンネル素子の（ｂ）はｎチャンネル
素子のドレイン電圧電１５１特性を各々示している。＃
！３図は既提案の耐破壊性の優れたオフセットゲート形
ＩＧ１？ＮＴの構造図である。ｌ１４図力）ら第９図ま
では１本発明によるオフセットゲート形ＩＧＦＥＴの製
造方法を説明するための、土質工程における素子の断Ｅ
ＩＩＴＩｌｌｌ造を示したものである０１は半導体基板
、２はドレイン領域、３はソース領域、４はオフセット
ゲート領域、５はゲート絶縁膜、６はゲート電極、７は
ドレイン電極、８はソース電極、９はアース電極、１０
は埋込みア−ス層、１１はアース引き出し層、１２は第
一酸化ｉ［，１３はドレインマスク領域、１４は第一の
マスク材、１５はｎ形層、１６は第二のマスク材。 １７は保１ｌｉｉＩである。 ＋ １ 図 第２図 （α） （ｂ）オ ３ 口 第４図 ÷ １ 叉−
榊造構造鼾２図（Ｊｌ） 、 （ｂ）は従来のオフセｙ
ｌ”ゲート形Ｉ ＯＦ ｇＴの電気的特性を示したもの
で％（ａ）はｐチャンネル素子の（ｂ）はｎチャンネル
素子のドレイン電圧電１５１特性を各々示している。＃
！３図は既提案の耐破壊性の優れたオフセットゲート形
ＩＧ１？ＮＴの構造図である。ｌ１４図力）ら第９図ま
では１本発明によるオフセットゲート形ＩＧＦＥＴの製
造方法を説明するための、土質工程における素子の断Ｅ
ＩＩＴＩｌｌｌ造を示したものである０１は半導体基板
、２はドレイン領域、３はソース領域、４はオフセット
ゲート領域、５はゲート絶縁膜、６はゲート電極、７は
ドレイン電極、８はソース電極、９はアース電極、１０
は埋込みア−ス層、１１はアース引き出し層、１２は第
一酸化ｉ［，１３はドレインマスク領域、１４は第一の
マスク材、１５はｎ形層、１６は第二のマスク材。 １７は保１ｌｉｉＩである。 ＋ １ 図 第２図 （α） （ｂ）オ ３ 口 第４図 ÷ １ 叉−
Claims (1)
- 低不純物鎖度で第一導電形の半導体基板内に第二導電形
のソース領域とドレイン領域とを設け、該ソース領域と
鋏ドレイン領域との間にドレイン領域に接して低不純物
＃Ｉ匿で第二導電形のオフセットゲート領域を設け、該
半導体基板上に設けたゲート絶縁膜を介して一端が該ソ
ース領域に接し、他の一端が該オフセットゲート領域に
接するようにゲート電極を設け、該ソース領域直下近傍
の該半導体基板内に高不純物１１にで第一導電形の堀込
みアース層を設け、−喝が鋏埋込みアース層に接続し他
端が鋏半導体基板の表面にｗ！するアース引き出しＮＩ
を設け、該アース引き出し層と該ソース領域とを電気的
に接続Ｔるアース電極を設けてなる絶縁ゲート形電界効
果トランジスタの製造方法に２いて、ドレイン領域を囲
むよう壷こ設けたドレインマスク値域、ならびにゲート
電極を同時Ｅこ形成し、しかる後、第一のマスク材で半
導体基板の表面を被い、次いでドレイン領域とドレイン
領域につながるドレインマスク領域上の一部の第一のマ
スク材を除去し、続いて第一のマスク材とドレインマス
ク値域をマスクにドレイン領域を形成し、しかる後、第
一のマスク材およびドレインマスク値域を屍云し、次い
でゲート電極をマスクにしてオフセットゲート領域を形
成し、続いて半導体基板、３第二のマスク材で仮い、ソ
ース領域およびソース領域−こつながるゲート電極上の
第二のマスク材を除去し、しかる後、第ニリノマスク材
とゲート電極とをマスクにソース領域εよび埋込み、ア
ース層を形成することを特徴とする絶縁ゲート形蒐界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045880A JPS58162067A (ja) | 1982-03-23 | 1982-03-23 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045880A JPS58162067A (ja) | 1982-03-23 | 1982-03-23 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58162067A true JPS58162067A (ja) | 1983-09-26 |
Family
ID=12731534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045880A Pending JPS58162067A (ja) | 1982-03-23 | 1982-03-23 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58162067A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420055A (en) * | 1992-01-22 | 1995-05-30 | Kopin Corporation | Reduction of parasitic effects in floating body MOSFETs |
| US5545572A (en) * | 1993-10-21 | 1996-08-13 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating electrostatic discharge protecting transistor |
| US5681769A (en) * | 1994-09-06 | 1997-10-28 | Integrated Device Technology, Inc. | Method of fabricating a high capacitance insulated-gate field effect transistor |
| US6063672A (en) * | 1999-02-05 | 2000-05-16 | Lsi Logic Corporation | NMOS electrostatic discharge protection device and method for CMOS integrated circuit |
-
1982
- 1982-03-23 JP JP57045880A patent/JPS58162067A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420055A (en) * | 1992-01-22 | 1995-05-30 | Kopin Corporation | Reduction of parasitic effects in floating body MOSFETs |
| US5578865A (en) * | 1992-01-22 | 1996-11-26 | Kopin Corporation | Reduction of parasitic effects in floating body mosfets |
| US5545572A (en) * | 1993-10-21 | 1996-08-13 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating electrostatic discharge protecting transistor |
| US5681769A (en) * | 1994-09-06 | 1997-10-28 | Integrated Device Technology, Inc. | Method of fabricating a high capacitance insulated-gate field effect transistor |
| US6063672A (en) * | 1999-02-05 | 2000-05-16 | Lsi Logic Corporation | NMOS electrostatic discharge protection device and method for CMOS integrated circuit |
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