JPS582067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS582067A JPS582067A JP9820381A JP9820381A JPS582067A JP S582067 A JPS582067 A JP S582067A JP 9820381 A JP9820381 A JP 9820381A JP 9820381 A JP9820381 A JP 9820381A JP S582067 A JPS582067 A JP S582067A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法（二係り特Ｃ二、高性能
の黴、８ＭＯ８）ラソジスタの装造方法に関する。
の黴、８ＭＯ８）ラソジスタの装造方法に関する。
近時、リソグラフィ及びエツチング技術・の進歩Ｃ−伴
いＭＯＳトランジスタはますます微刑化さ１ｔている。
いＭＯＳトランジスタはますます微刑化さ１ｔている。
この様に１℃を細化が進み、特Ｃニトランジスタのチャ
ネル処が短くなると、それに伴ってトランジスタの閾値
が低くなる、いわゆるショートチャネル効！が生じる。
ネル処が短くなると、それに伴ってトランジスタの閾値
が低くなる、いわゆるショートチャネル効！が生じる。
又、チャネル長の短いトランジスタでは°シリコン表面
【：形成された反転層（チャネル）Ｖ！れる電流丈でな
く、基板中をソースからドレインへ直接蒲れるいわゆる
パンチ・スルー電流が流れるなｉゲート電位で制御出来
ない電流成分が増加する。この様な間組を解決する為現
在ではトランジスタのチャネル領域のドーピングレベル
をイオン注入感：よって増やすこと（−よりショートチ
ャネル効果の抑制、パンチスルー防止を行っている。
【：形成された反転層（チャネル）Ｖ！れる電流丈でな
く、基板中をソースからドレインへ直接蒲れるいわゆる
パンチ・スルー電流が流れるなｉゲート電位で制御出来
ない電流成分が増加する。この様な間組を解決する為現
在ではトランジスタのチャネル領域のドーピングレベル
をイオン注入感：よって増やすこと（−よりショートチ
ャネル効果の抑制、パンチスルー防止を行っている。
咀下第１図（ａ１〜（ｄｉに従って従来の製造方法−二
ついて説明する。例えば５０Ω・ａのＰ型シリコン基板
（１０１）上の素子分離領域（：フィールド酸化膜（１
０２） 、ゲート酸化膜（１０３）をそれぞれ例えば７
ｏｏｏＸ、 ３００人形成する。次Ｃ；、ボロンイオン
を例えば５０ＫｅＶの加速電圧でＩ Ｘ １０”（Ｉｔ
”イオン注入することＣ：より基板表面のチャネル領
域にボロン濃度の比較的高い領域（１０４）を形成する
（＄１図−１）っ次に第２図ｒｂ）の様１ニリンをドー
プした多結晶ｖ９コン（１０５）を全面一＝堆積する。
ついて説明する。例えば５０Ω・ａのＰ型シリコン基板
（１０１）上の素子分離領域（：フィールド酸化膜（１
０２） 、ゲート酸化膜（１０３）をそれぞれ例えば７
ｏｏｏＸ、 ３００人形成する。次Ｃ；、ボロンイオン
を例えば５０ＫｅＶの加速電圧でＩ Ｘ １０”（Ｉｔ
”イオン注入することＣ：より基板表面のチャネル領
域にボロン濃度の比較的高い領域（１０４）を形成する
（＄１図−１）っ次に第２図ｒｂ）の様１ニリンをドー
プした多結晶ｖ９コン（１０５）を全面一＝堆積する。
そしてゲートとなる部分にのみ多結晶シリコンを残して
他をエツチング除去しこのゲート部＆：残した多結晶シ
リコン（１０６）をマスクとしてゲート酸化膜をエツチ
ング除去し且つ、例えばＡ８が５ＱＫｅＶで３Ｘ１０”
ｒ”イオン注入されてソース及びドレイン（１０７）が
形成される（第１図（ｃ） ）。次−二例えばＣＶＤ８
ｉ０゜よりなる絶縁層（１０８）、コンタクトホール（
１０９）ＡＩ 配線（１１０） 、 Ｐ２Ｏ膜（１１２
）等が順次形成されてＭＯ８）ランジスタが完成される
（第１図（ｄ））。
他をエツチング除去しこのゲート部＆：残した多結晶シ
リコン（１０６）をマスクとしてゲート酸化膜をエツチ
ング除去し且つ、例えばＡ８が５ＱＫｅＶで３Ｘ１０”
ｒ”イオン注入されてソース及びドレイン（１０７）が
形成される（第１図（ｃ） ）。次−二例えばＣＶＤ８
ｉ０゜よりなる絶縁層（１０８）、コンタクトホール（
１０９）ＡＩ 配線（１１０） 、 Ｐ２Ｏ膜（１１２
）等が順次形成されてＭＯ８）ランジスタが完成される
（第１図（ｄ））。
以上の工程−二従って形成したＭＯ８）ランジスタのゲ
ート下の領域（１１１）即ちチャネル領域の不純物濃度
の分布を深さＸ（μｍ）の関数として示したのが第２図
（ａ）である。図から明らかな様−：ｖリコン表面より
０．４μ程度の深さまでボロン濃度が２〜３Ｘ １Ｑ”
ｃａ＊−” ｌ二なっている。こ・れ・に−よってショ
ートチャネル効果、パンチスルー電流などを極めて効果
的に防止することが出来る。第２図（ｂｌはソーース・
ドレイン部（１０７） ｊ”：於ける不純物分布を示す
同様の図である６Ａ１と先述Ｂの分布曲線がＸ中０．３
μｍで交叉しているがこれがＰＮ接合面の位置（ｘｊ）
である。このｘｊｃ於けるボロン濃度は約２．〜３ Ｘ
ＩＯ’・１３と楊めて高く、従って、この部分での空乏
層の幅はバイアスがＯｖの場合ｉ−約０．３μｍと非常
に小さい。、これ−はＰＮ接合の空乏層容量を非常感−
大きくし素子の動作速度を著るしく一減じる結果・とな
る。又、ドレイン空乏層内での電界が大きくなり。
ート下の領域（１１１）即ちチャネル領域の不純物濃度
の分布を深さＸ（μｍ）の関数として示したのが第２図
（ａ）である。図から明らかな様−：ｖリコン表面より
０．４μ程度の深さまでボロン濃度が２〜３Ｘ １Ｑ”
ｃａ＊−” ｌ二なっている。こ・れ・に−よってショ
ートチャネル効果、パンチスルー電流などを極めて効果
的に防止することが出来る。第２図（ｂｌはソーース・
ドレイン部（１０７） ｊ”：於ける不純物分布を示す
同様の図である６Ａ１と先述Ｂの分布曲線がＸ中０．３
μｍで交叉しているがこれがＰＮ接合面の位置（ｘｊ）
である。このｘｊｃ於けるボロン濃度は約２．〜３ Ｘ
ＩＯ’・１３と楊めて高く、従って、この部分での空乏
層の幅はバイアスがＯｖの場合ｉ−約０．３μｍと非常
に小さい。、これ−はＰＮ接合の空乏層容量を非常感−
大きくし素子の動作速度を著るしく一減じる結果・とな
る。又、ドレイン空乏層内での電界が大きくなり。
ホットエレクトロンの発生率が増大、する。このホット
エレクトロンはゲート酸化膜ロニトラツプされて、ＭＯ
８）ランジスタの閾値なシフトさせたり、又基板へ流れ
出し、てダイナミーツタ・ｊモリの記憶内容を変えるな
ど信頼性上多大な問題を引き起こす。
エレクトロンはゲート酸化膜ロニトラツプされて、ＭＯ
８）ランジスタの閾値なシフトさせたり、又基板へ流れ
出し、てダイナミーツタ・ｊモリの記憶内容を変えるな
ど信頼性上多大な問題を引き起こす。
本発明は上記事情−二鑑みて為されたもので、ゲート電
ｉ層を少なくとも有する被膜を選択的−二形成した後、
基板と同導電型の不純物をイオン注入して前記被膜下の
基板及びソース、ドレイン下−二基板と同導電型の不純
物層を形成することによってソース・ドレインの領域の
基板−一深くイオン注入が行なえる様にし、ショートチ
ャネル効果、ノ（ンテスルーを防止しつつ動作速度、信
頼性の改善を図る様Ｃした半導体装置の製造方法を提供
するものである。□ 以下本発明の一実施例を第３図（ａ１〜ｌｄを用いて説
明する。例えば第３図（工）の様−一比抵抗５０Ω・傭
、Ｐ型のシリコン基板（３０１）の（１００）面−上に
フィールド酸化膜（３０２）を形成した後１例えばゲー
ト酸化膜（３０３）を厚さ約３００人、リンをドープし
た多結晶シリコンからなるゲート電ｆｉｔ （３０４）
を例えば５ｏｏｏ Ｘ選択的に形成する。次いで例えば
＄１の不純物として基板と反対導電型のＡ、を５ＱＫｅ
Ｖで３ Ｘ １０１１ ａｍ−” イオン注入すること
Ｃ二よりソース・ドレイン（３０５）を形成する。この
後例えば１０ｏ０℃の炉Ｉ：於てＮ、雰囲気で約２０分
熱アニールするとイオン注入によって生じたソース・ド
レイン部の結晶欠陥が回復し、再び単結晶シリコンとな
りＡ、 が活性化される。次１；第３図ｆｆ１ｌｔ二
示した如く基板と同導電型の第２の不純物例えばボロン
を３００ＫｅＶでＩ Ｘ １０” ｔｘ−”をウェハー
全面ｃｉｔｙ注入する。この時に例えばイオン注入の方
向を基板シリコンの結晶軸方向である（１００）方向≦
−一致させて行ういわゆるチャネリング・イオン注入を
行うと、単結晶シリコンの露出しているソース・ドレイ
ン部ではシリコン表面下約１μｎ１のところに分布のピ
ークを持つ様なボロンの分布（３０６）が得られる。一
方、多結晶シリコンゲー） （３０４）部ではチャネリ
ングを生じない為ゲート絶縁膜直下の部分（３０７）
ｌ二のみボロンのイオン注入層が出来る。
ｉ層を少なくとも有する被膜を選択的−二形成した後、
基板と同導電型の不純物をイオン注入して前記被膜下の
基板及びソース、ドレイン下−二基板と同導電型の不純
物層を形成することによってソース・ドレインの領域の
基板−一深くイオン注入が行なえる様にし、ショートチ
ャネル効果、ノ（ンテスルーを防止しつつ動作速度、信
頼性の改善を図る様Ｃした半導体装置の製造方法を提供
するものである。□ 以下本発明の一実施例を第３図（ａ１〜ｌｄを用いて説
明する。例えば第３図（工）の様−一比抵抗５０Ω・傭
、Ｐ型のシリコン基板（３０１）の（１００）面−上に
フィールド酸化膜（３０２）を形成した後１例えばゲー
ト酸化膜（３０３）を厚さ約３００人、リンをドープし
た多結晶シリコンからなるゲート電ｆｉｔ （３０４）
を例えば５ｏｏｏ Ｘ選択的に形成する。次いで例えば
＄１の不純物として基板と反対導電型のＡ、を５ＱＫｅ
Ｖで３ Ｘ １０１１ ａｍ−” イオン注入すること
Ｃ二よりソース・ドレイン（３０５）を形成する。この
後例えば１０ｏ０℃の炉Ｉ：於てＮ、雰囲気で約２０分
熱アニールするとイオン注入によって生じたソース・ド
レイン部の結晶欠陥が回復し、再び単結晶シリコンとな
りＡ、 が活性化される。次１；第３図ｆｆ１ｌｔ二
示した如く基板と同導電型の第２の不純物例えばボロン
を３００ＫｅＶでＩ Ｘ １０” ｔｘ−”をウェハー
全面ｃｉｔｙ注入する。この時に例えばイオン注入の方
向を基板シリコンの結晶軸方向である（１００）方向≦
−一致させて行ういわゆるチャネリング・イオン注入を
行うと、単結晶シリコンの露出しているソース・ドレイ
ン部ではシリコン表面下約１μｎ１のところに分布のピ
ークを持つ様なボロンの分布（３０６）が得られる。一
方、多結晶シリコンゲー） （３０４）部ではチャネリ
ングを生じない為ゲート絶縁膜直下の部分（３０７）
ｌ二のみボロンのイオン注入層が出来る。
次いでウェハーを例えば９００℃で約３０分例えばＮ、
雰囲気中でアニールする。以下は、従来例第１図（ｄｉ
で述べたものと同様の工程でＡｔｏｓトランジスタが完
成される（第３図（ｃｌ）。かかる装置は、例えば基板
（３０１） ＆びソースを接地、ドレインーー＋５Ｖを
印加し、ケ−） （３０４） １−）１０ 又ハ＋ ５
Ｖを印加して使用される。
雰囲気中でアニールする。以下は、従来例第１図（ｄｉ
で述べたものと同様の工程でＡｔｏｓトランジスタが完
成される（第３図（ｃｌ）。かかる装置は、例えば基板
（３０１） ＆びソースを接地、ドレインーー＋５Ｖを
印加し、ケ−） （３０４） １−）１０ 又ハ＋ ５
Ｖを印加して使用される。
本発明Ｃ：よるチャネル部分（３０７）のボロンの製電
分布は、−４図（ａ）’ Ｃ示した如くなっており従来
例の場合と同様ｔ：ｉ／−３−）チャネル効果及びパン
チスルー現象が効果的（−押さえられている。然し、ソ
ース・ドレイン部に於ける不純物分布は第４図１ｂ）に
示した如く、従来例（第２ｍ−））とは非常に異ってい
る。つまりＸｊ（”：０．３μｍ）Ｃ於けるボロンの濃
度が約２〜３ ×ｌ Ｑ”ｃＩＬ−”と従来例Ｃ二くら
べて２ケタ以上も低くな？ているのが大きな特徴である
。これは８３図（ｂｌの工程で５ボａンを３００ＫｅＶ
という高いエネルギでしかも、チャネリングイオン注入
したため８ｉ表面から約１／ｊｍという深いところに分
布のピークが来たことによる。この場合ドレインのＰＮ
接合−一かかるバイアスＯｖでの空乏層幅は約０．９〜
１．２μｍであ、、す、従来例（０，３μｍ）の約３〜
４倍となりこの為空乏層容量は約１７３〜１／４Ｃ二小
さくすることが出来た。つまり、空乏層容置１二起因す
る信号伝播の遅延は従来例の約１７３〜１／４に減少さ
せることが出来た。
分布は、−４図（ａ）’ Ｃ示した如くなっており従来
例の場合と同様ｔ：ｉ／−３−）チャネル効果及びパン
チスルー現象が効果的（−押さえられている。然し、ソ
ース・ドレイン部に於ける不純物分布は第４図１ｂ）に
示した如く、従来例（第２ｍ−））とは非常に異ってい
る。つまりＸｊ（”：０．３μｍ）Ｃ於けるボロンの濃
度が約２〜３ ×ｌ Ｑ”ｃＩＬ−”と従来例Ｃ二くら
べて２ケタ以上も低くな？ているのが大きな特徴である
。これは８３図（ｂｌの工程で５ボａンを３００ＫｅＶ
という高いエネルギでしかも、チャネリングイオン注入
したため８ｉ表面から約１／ｊｍという深いところに分
布のピークが来たことによる。この場合ドレインのＰＮ
接合−一かかるバイアスＯｖでの空乏層幅は約０．９〜
１．２μｍであ、、す、従来例（０，３μｍ）の約３〜
４倍となりこの為空乏層容量は約１７３〜１／４Ｃ二小
さくすることが出来た。つまり、空乏層容置１二起因す
る信号伝播の遅延は従来例の約１７３〜１／４に減少さ
せることが出来た。
又この様（；空乏層幅が減少した為、空乏層内での電界
も小さくなりホットエレク）ａンの発生率も大幅ζ二減
少することが出来た。又＠ ３ 図（ＣＩより明らかな
様Ｃニソース及びドレイン（３０５） Ｉｎ域がボロン
の高濃度不純物層（３０６） （３０７）でとり囲まれ
た構造になっておりこれがドレイン頭載で発生したホ゛
ソトエＶクトａン感二対してポテンシャル・バリヤを形
成して基板に流れ込むのを妨ぐ為、ダイナミック・メモ
リの誤動作などの問題を非常に有効６二防止できるよう
になった。
も小さくなりホットエレク）ａンの発生率も大幅ζ二減
少することが出来た。又＠ ３ 図（ＣＩより明らかな
様Ｃニソース及びドレイン（３０５） Ｉｎ域がボロン
の高濃度不純物層（３０６） （３０７）でとり囲まれ
た構造になっておりこれがドレイン頭載で発生したホ゛
ソトエＶクトａン感二対してポテンシャル・バリヤを形
成して基板に流れ込むのを妨ぐ為、ダイナミック・メモ
リの誤動作などの問題を非常に有効６二防止できるよう
になった。
以上の様ｇ二本発明Ｉ：よるとショートチャネル効果や
パンチスルー電流の発生など素子微細化ととも一二生じ
る重大な問題を解決出来る丈でなく、ソース−・ドレイ
ンの空乏層容量を小さくして素子の１１作速度を改善出
来る他、素子の信軸性を大幅亀；向上させられるなど数
だのすぐれ、た特徴を有していることが分る。
パンチスルー電流の発生など素子微細化ととも一二生じ
る重大な問題を解決出来る丈でなく、ソース−・ドレイ
ンの空乏層容量を小さくして素子の１１作速度を改善出
来る他、素子の信軸性を大幅亀；向上させられるなど数
だのすぐれ、た特徴を有していることが分る。
以上の実施例では、ボロンのイオン注入をチャネリング
・イオン注入する場合（二ついてのみ述べたが、これは
通常の（チャネリングでない）イオン注入を用いても同
様の効果を得ることが出来る。
・イオン注入する場合（二ついてのみ述べたが、これは
通常の（チャネリングでない）イオン注入を用いても同
様の効果を得ることが出来る。
又、ソース・ドレイ゛ン形成の為のイオン注入を行って
からボロンのイオン注入を行ったがこれらの順序を入れ
かえても何らさしつかえはない。又、ゲート電ｉをパタ
ーニングした時のマスクを残してイオン注入を行なって
も良く、即ちゲート電極層を少なくと４有する被膜であ
れば良い。又イオン注入層を１ニールする方法として炉
−二よる熱アニールの場合のみを述べたがこれはいわゆ
るレーザアニールでもよい。ボロン、Ａｓのイオン注入
後レーザアニールのみを用いると濃度分布の変化がげと
んどなく非常Ｃ：制御よくこの技術を用いることができ
る。父上！２実施例ではＰ型の（１００）クエ？−を例
に説明したがその他いかなる面方位を用いても又Ｎ型つ
ニへ−を用いてもよい。又不純物イオンはλｓ、Ｂｔ二
限らず第１のイオンが基板と反対導伝型、第２のイオン
が基板と同導伝型であれば何でもよい。又ゲート電極材
料もポリシリコンー二限らずシリ夛イド、■タルその他
いかなる材料な用いても本発明の主旨を免税するもので
はない。
からボロンのイオン注入を行ったがこれらの順序を入れ
かえても何らさしつかえはない。又、ゲート電ｉをパタ
ーニングした時のマスクを残してイオン注入を行なって
も良く、即ちゲート電極層を少なくと４有する被膜であ
れば良い。又イオン注入層を１ニールする方法として炉
−二よる熱アニールの場合のみを述べたがこれはいわゆ
るレーザアニールでもよい。ボロン、Ａｓのイオン注入
後レーザアニールのみを用いると濃度分布の変化がげと
んどなく非常Ｃ：制御よくこの技術を用いることができ
る。父上！２実施例ではＰ型の（１００）クエ？−を例
に説明したがその他いかなる面方位を用いても又Ｎ型つ
ニへ−を用いてもよい。又不純物イオンはλｓ、Ｂｔ二
限らず第１のイオンが基板と反対導伝型、第２のイオン
が基板と同導伝型であれば何でもよい。又ゲート電極材
料もポリシリコンー二限らずシリ夛イド、■タルその他
いかなる材料な用いても本発明の主旨を免税するもので
はない。
の不純物分布を示す従来例の図、第３図（ａｌ〜（ｃｌ
は図である。 図（−於いて、 １０１．３０１・・・シリコン基板、 １０２．３０２・・・フィールド酸化膜、１０５．３０
４・・・多結晶シリフン、１０７．３０５・・・ソース
・ドレイン、１０４．３０６．３０７・・・ボロンの高
濃度不純物層。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 第２図 第 ８ 図 第４図
は図である。 図（−於いて、 １０１．３０１・・・シリコン基板、 １０２．３０２・・・フィールド酸化膜、１０５．３０
４・・・多結晶シリフン、１０７．３０５・・・ソース
・ドレイン、１０４．３０６．３０７・・・ボロンの高
濃度不純物層。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 第２図 第 ８ 図 第４図
Claims (1)
- 【特許請求の範囲】 （１） 半導体基板表面Ｃニゲート絶縁躾な介してゲー
ト電楊層を少なくとも有する被膜を選択的−二形成し、
この被膜をマスクとして基板と反対導電型の第１の不純
物を導入してソース、ドレインを形成する半導体装置や
製造方法Ｃ二於いて、前記被膜を選択的に形成した後、
基板と同導電型の＠２の不純物をイオン注入して前記被
膜下の基板及びソース、ドレイン下≦二基板と同導電型
の不純物層を形成する事を特徴とする半導体装置の製造
方法。 ＋２１ 第２の不純物のイオン注入がソース、ドレイ
ンの領域の基板（二対しチャネリ・ングイオン注入とな
る如く行うことを特徴とする特許 の範囲′＠ｌ項記載の半導体装置の製造方法。 （３） ソース、ドレインの領域の基板Ｃ；於て、第
１の不純物の濃度分布のピークの位醪が＠２の不に近く
設置されたことを特徴とする前ｅ特許請求の範囲第１項
記戦の半導体装荷の製造方法。 （４）笥１の不純物の導入をイオン注入Ｃ；よって行い
，このイオン注入ｉ：よって生じた基板の損傷をアニー
ルし、その後第２の不純物のイオン注入を行うことを特
撮とする前記特許請求の輸囲第１項記載の半導体装置の
製造方法。 （５１ 第２の不純物のイオン注入を行った後、第１の
不純物の導入をイオン注入Ｃ：よって行シ１、この＠１
及び第２の不純物のイオン注入によって生じた基板の損
傷をアニールする工程を同一の工程で行うことを特徴と
する前記特許請求の範囲第１項記載の半導体装置の製□
造方法。 １６）第１、及び第２の不純物のイオン注入シニより生
じた基板の損傷をアニールする手段として少くとも１回
ＣＷｖ−ザあるいはＣＷ電子ビームの照射を用いると・
とを特徴とする前ε特許請求の範囲第４項又は第５項１
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9820381A JPS582067A (ja) | 1981-06-26 | 1981-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9820381A JPS582067A (ja) | 1981-06-26 | 1981-06-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582067A true JPS582067A (ja) | 1983-01-07 |
| JPH0552069B2 JPH0552069B2 (ja) | 1993-08-04 |
Family
ID=14213434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9820381A Granted JPS582067A (ja) | 1981-06-26 | 1981-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582067A (ja) |
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- 1981-06-26 JP JP9820381A patent/JPS582067A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0552069B2 (ja) | 1993-08-04 |
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