JPS62221158A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔従来の技術〕 近年、ＭＯ８型半導体集積回路においては高密度化、高
速化が急速に進んでいる。かかる集積回路では、ゲート
長の微細化がなされているが、それに伴なってショート
チャンネル効果やブレークダウン＊圧が問題となる。

このような問題を改善するＭＯ８型半導体装置の？ｉｌ
＆方法トシて、５ｅｉｋｉ　　Ｏｇｕｒａ　　ｅｔａｌ
”ＡＨＡＬＦ”　ＭＩＣ几ＯＭＯ８Ｆ’ＥＴ　　Ｕ８Ｉ
ＮＧ　　Ｄ［ＪＢＬＥＩＭＰＬＡＮＴｇＤ　　ＬＤＤ″
　Ｉ　ＥＤＭ　’８２．　ＰＰ　７１Ｈ２１が提案され
ている。これを第２図（ａ）、（ｂ）を参照して以下に
説明する。

まず、Ｐ型シリコン基板１表面に素子分離領域としての
フィールド酸化膜２を選択的に形成した後、フィールド
酸化＠２で分離された基板１の素子形成領域（以下島領
域と示す）に熱酸化膜３を形成する。つづいて、全面に
不純物ドープ多結晶シリコン膜を堆積し、パターニング
してゲート電極４を形成した後、該ゲート電極４及びフ
ィールド酸化膜２をマスクとしてＰ型不純物をイオン注
入して島領域にＰ型領域５１　　ｓ　　ｓ、を形成し、
更に同ゲート電極４等をマスクとして島領域に該Ｐ型領
域より接合深さが浅い低濃度のｎ型領域６１゜６、を形
成する（第２図（ａ）図示）。

次いで、ゲート電極４をマスクとして熱酸化膜３を選択
的にエツチングしてゲート酸化膜７を形成し、更に全面
にＣＶＤ−８ｉ０．膜を堆積した後、リアクティブイオ
ンエツチング（ＲＩｒａ　）法によりＣＶＤ−８ｉｎ、
膜をその膜厚程度エツチングしてゲート電極４の側面に
スペーサ８を形成する。つづいて、ゲート′電極４、ス
ペーサ８及びフィールド酸化膜２をマスクとしてｎ型不
純物をイオン注入し、活性化してｎ＋型領領域９８９．
を形成する。この工程によりｎ型領域６１とｎ＋型領領
域９とからなるソース領域１０．並びにｎ型領域６！と
ｎ中型領域９ｔとからなるドレイン領域１１が夫々形成
される。またｎ型領域６．　、６．の下層にｐ型領域（
ｐｌケ、上領域）　１２．　、１２．が残存される。ひ
きつづき、全面に白金膜を蒸着し、熱処理を施して基板
１の露出したｎ　型領域９１．９．に白金シリサイド１
７１ｓ１３１．１３．を形成した後、未反応の白金膜を
除去する（第２図（ｂ）図示）。この後図示しないが、
常法に従ってＣＶＤ−８ｉｎ、膜（層間絶縁膜）を堆積
し、フンタクトホールの開口、金属配線のバターニング
を行なってＭＯ８型半導体装置を完成する。

〔発明が解決しようとする問題点〕

しかしながら、上記従来方法では次のような問題点があ
る。

（１）ｐポケット領域１２．　、１２．は、その目的よ
りドレイン領域１１から空乏層がチャンネル領域へ拡が
るのを抑え、ショートチャンネル効果を抑制するために
、濃度をより高くすることが望ましい。しかしながら、
ｐ’ｈケット領域１２．．１２ｔは第２図（ｂ）に示す
ようにｐポケット領域１２．。

１２、とｎ＋型領領域９１＋　９．とが接しているため
、ｐポケット領域１２１．１２．の濃度を高くすると、
それらの間の接合容量が大きくなり、高速化の妨げとな
る。したがって、シラートチヤンネル効果を抑制しよう
とすると、高速化が犠牲となり、逆に高速化を維持しよ
うとすると、ショートチャンネル効果の抑制化が図れな
くなる。

（２）ｎ＋型領領域９１＋　ｃ＋、を形成する工程にお
いては、該ｎ＋型領領域１．９．とその前工程で形成し
たｐ＆チケット域となるｎ型領域５．　、５．の間の全
体に亘って接合容量が生じるのを防止するために、ｎ＋
型領領域９１９．の接合深さくｘｊ　）をｎ型領域５、
　、５．の接合深さくＸｊ　’）より深くする必要があ
る。その結果、ｎ＋型領領域９　、９．の接合深さが深
くなることに伴なう横方向の拡散によりｎ型領域６．　
、６．の幅が狭くなったり、場合によっては消滅する問
題が生じる。

（３）ｐポケット領域１２．　、１２．となるｐ型領域
５１　ｒ　５１　とｎ型領域６％、６．は二重イオン打
込みにより形成しているため、島領域へのダメージ発生
を招く。こうしたダメージは高温熱処理により回復され
るが、ソース、ドレイン領域のシャロー化に伴なう低温
プロセスへの移行により十分に回復し得ない問題が生じ
る。

（４）　　スペーサ８形成時に於いて、素子分離領域の
フィールド酸化膜２も同時にエツチングされ、フィール
ド酸化膜２が膜減りしてしまい、配線容量の増大・パン
チスルー耐田の劣化及び寄生トランジスタのしきい値゛
成田の低下を引き起こす問題が生じる。

本発明は、上記欠点を解決するためになされたもので、
ポケット領域と高濃度不純物拡散領域を制御性よく形成
してその接合容量の発生を防止し、高速化を図ると同時
に、微細化に伴なうショートチャンネル効果を抑制する
ことが可能なＭＯ８型半導体集積回路等の半導体装置を
製造し得る方法を提供しようとするものである。

〔問題点を解決するための手段〕

上記問題点を解決するため本発明は、第１導電型半導体
基板の表面上にフィールド酸化膜を形成し、選択的に素
子形成領域を形成する第１工程と、前記素子形成領域に
絶縁膜を形成する第２工程と、前記フィールド酸化膜上
及び前記絶縁膜上にゲート′成極を形成するための導ｔ
ｔｍを形成する第３工程と、前記溝１ｍ　Ｊ＃上に導電
性被膜を形成する第４工程と、前記導１１層のゲート電
極予定部分上に位置する前記導電性被膜上に、レジスト
パターンを形成する第５工程と、前記レジストパターン
をマスクとして、イオン注入し、前記第１導電型半導体
基板に第２導電型第１領域を形成する第６工程と、前記
レジストパターンの側壁面にスペーサを形成する第７工
程と、前記レジストパターンと前記スペーサと−をマス
クとしてイオン注入を行ない、前記第２導電型第１領域
中に少なくともこの第２導電型第１領域より深く或いは
同じ深さに形成し且つこの第２導電型第１領域は高い濃
度の第２導電型第２領域を形成する第８工程と、前記ス
ペーサを除去した後、前記レジストパターン周辺の前記
導電性被膜及び前記導電層を工、チングし、第１導電型
ポケット形成用開孔部を設ける第９工程と、前記第９工
程後、前記開孔部を通して前記第２導電型第１領域より
も深い領域にｅケラト形成用不純物をイオン注入し、前
記第１導電型半導体基板より高濃度である第１導電型ゲ
ケツトを形成する第１０工程と、前記導電性、ゲート電
極予定部以外の前記導電膜部分と、この導電性ゲート電
極予定部以外の部分上の前記導電性被膜とを除去する第
１１工程と、前記第１１工程後、熱処理を行ない、前記
第１及び第２の第２導電型領域と前記第１導電型ポケッ
トとの活性化と、前記ゲート電極予定部のシリサイド化
とを行なう第１２工程とを具備した半導体装置の製造方
法を提供する。

〔作用〕

本発明は、前記第１導電型〆ケツトと前記高濃度第２導
電型層とを接触する事無しに形成させる製造方法である
為、それらの接触部に生じていたゲート電極となる前記
導電層とこの導電層χに形成された前記導電性被膜とを
介して前記第１導電型半導体基板にイオン注入が行なわ
れることにより形成される為、前記素子形成領域へのダ
メージ発生を防止する事が可能となる。

〔、発明の実施例〕

以下、本発明のｎチャネルＭＯ８−ＩＣの製造に適用し
た例について第１図（ａ）〜（ｈ）を参照して説明する
。

まず、第１導電型半導体基板例えばｐ型シリコン基板２
１表面に選択酸化技術により素子分離領域としてのフィ
ールド酸化膜２２を選択的に形成した。つづいて、熱酸
化処理を施して、フィールド酸化膜２２で分離された基
板２１の孝子形成領域（以下島領域と示す）に例えば厚
さ２５０ｘの熱酸化膜２３を成長した後、しきい値制御
のための・ボロンを島領域にイオン注入してメロンイオ
ン層２４を形成した。この後、全面に多結晶シリコン２
５を例えばａｓｏｏ！堆積し、さらに１５００λのモリ
ブデン膜２６を堆積（蒸着）させた。（第１図（ａ）図
示）。

次いで、第１図（ｂ）に示したように多結晶シリコン膜
２５、モリブデン膜２６上のゲート電極予定部に写真蝕
刻法によりレジストパターン２７を形成した。その後、
このレジストパターン２７をマスクとして、例えばリン
を４８０ＫｅＶ、　４Ｘ１０１３ｃｒｒＦ２の条件でイ
オン注入し、低濃度第２導電型領域、例えばｎ型不純物
領域２８．　、２８．を形成した。

そしてマイクロ波ＣＶＤ法で酸化膜を３ｏｏｏ１堆積さ
せた後、ＲＩＥ（リアクティブ　イオン　エツチング）
法でエツチングし、レジストパターン２７の周側面にス
ペーサを残存させた。このレジストパターン２７及びス
ペーサ２９をマスクとして例えばリンを４８０１（ｅｖ
、　５　Ｘ　１０”　ｃｒ６”！　）条件ティオン注入
して高濃度第２導電型領域即ちｎ十領域３０、　、３０
．を形成した。（第１図（Ｃ）図示）。この後、スペー
サ２９をエツチング除去しＣＣＩ、−）−０、（７０％
）　　、０，２８ｗ　７ｃｍ”　、４　ｐ”＋７）条件
テＲＩＥを行なった。この時、第１図（ｄ）に示すよう
にレジストパターン２７周辺の下地（モリブデン１１１
２６）のみエツチングされ、この際に露出したポリシリ
コン２６を更にエツチングする事により第１導電型どケ
ラト１例えばｐポケット用開孔部３２で分離されたゲー
ト電極３１．２６’が形成される。この開孔部３２の幅
は、エツチング時間によりサブミクロンから数ミクロン
の範囲で変更できる。尚、前記下地の選択エツチング技
術は例えば文献”８ｉＲ，ＩＦｌｉとペリフェラル　・
エツチング深野哲、Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　ｗｏ
ｒｔａ、１９８３−１０に報告されている。

次いで、ｐポケット用不純物、例えばボロンを加速ＷＥ
Ｅ　１００ＫｅＶ　、　　ドーズｔ５　Ｘ　１０”ｃｎ
Ｆの条件でイオン注入した。この時、第１図（ｅ）に示
すようにゲート電極３１．２６’以外の残存したモリブ
デン膜２６′および多結晶シリフン膜２５′がざロンイ
ンプラのマスクとして作用し、前記開孔部３２から露出
する島領域の表面より０，２５μｍに不純物濃度ピーク
をもつｐぎケラト領域３Ｊ、３３ｔが形成された。こう
したイオン注入において、ざロンを熱酸化膜２３を通し
て行なったが、これはゲート電極以外の残存モリブデン
膜２６′および多結晶シリコン膜２５′を除去する際の
マスクとするためである。

次いで、レジストパターン２７をマスクとして通常のエ
ツチング、例えばＣＣＩ＜＋０ｔ（３０％）のＲＩＥを
行なって露出した残在モリブデン膜２６′および多結晶
シリコン膜２５′を除去した。そしてレジストパターン
２７を除去した。（第１図（０参照）そして９００’Ｃ
の熱処理を行い、イオン注入層の活性化を行なった。こ
れにより、ｎ型領域２８１とｎ中型領域３０．とからな
るソース領域３４ｍ　およびｎ型領域２８．とｎ　型領
域３０．とからなるドレイン領域３４．そして、ｎ型領
域より深い部位にＰ−ポケット領域が、ｎ　型領域と接
りしない形で形成できた。なお、この際の開口部３２は
、第１図（Ｃ）において図示したスペーサ２９でおおわ
れた下部領域内に開孔している。また、Ｐ−Ｍケラト領
域は、比較的深い領域にピークを持つ様に形成し、ｎ型
領域は表面近傍にピークを持つ様にしているため、第１
図（ｇ）に示す様な構造と「る事が出来た。本実施例に
おいては、不純物領域の活性化熱処理の際に多結晶シリ
コン膜３１とモリブデン膜２６′が反応してモリブデン
シリサイド膜３５が形成されている。

次いで、全面にリフロー用絶縁膜３６を堆積し、平滑化
のための９００°Ｃの熱処理を行ない、コンタクトホー
ルを開孔し、ＡＩ金隔隔膜蒸着、バタヨニングによるソ
ース・ドレイン取出しＡｌ配線３７、　、３７．を形成
してｎチャンネル間Ｏ８−ＩＣを製造した（第１図（１
１）図示）。

しかして、本発明方法によれば、レジストパターン２７
をマスクとしてｎ型不純物の打込み、その後、レジスト
パターン２７周側面にスペーサ２９を形成する。このス
ペーサおよびレジストパターン２７をマスクとして、ｎ
型不純物の打込みを行い、スペーサ２９を除去後にレジ
ストパターン２７周辺の下地選択エツチング性を有する
膜を利用し下の多結晶シリコン膜２５をエツチングする
事により、ゲート電極３１．２６′とＰポケット開′孔
部３２とを自己整合的に形成できる。その結果、開孔部
３２を通してＰ　？、チケット域３３８．３３．を形成
し不純物の活性化によりｎ型領域２８１．２８゜のチャ
ネル領域側下部にＰポケット領域３３１．３３、を自己
整合的に位置させることができる。また、この時、Ｐポ
ケット領域は、比較的深い領域に打ち込んでいるため、
表面部の不純物濃度は低くなっているため、ｎ型不純物
２８．．２８．が接合方向に拡散して表面Ｐ型不純物は
打ち消させる。

また、Ｐ−ポケット領域３３．　、３３．とｎ　型領域
３０．　、３０．と接触しないように、Ｐ−ポケット開
孔部３２の幅およびスペーサ２９の厚さを調整する事に
より、以下に示す効果を有する。

（１）Ｐポケット３３１．３３．　とｎ型領域３０１゜
３０、とが接触しないため、ｎ　型領域３０．，３０゜
との間の接合容量を考慮せずに、前記Ｐポケット領域３
３．　、３３．の濃度を高くできる。このため、高速化
が阻害されることなく、寸法の微細化に伴なうショート
チャンネル効果を可能なかぎり抑制できる。

（２）ｎ　型領域３０ｔ　、　３０．１７３深さを、Ｐ
　ｔ：　’ｒ　ｙト領域３３．　、３３．の深さに依存
することなく自由に選定できる。このため、ｎ＋型領領
域３０．３０゜の接合深さを浅くでき、低濃度のｎ型領
域２８．。

２８、への横方向拡散による前記領域２８．．２８！の
幅縮小や消滅を防止でき、ひいてはＬＤＤ　構造を確実
に実現でき、それによるブレイクダウン電圧の向上化や
イニバクトアイオニゼーシ冒ンの緩和等を達成できる。

（３）Ｐポケット形成のためのざロンインプラにおいて
、残存した多結晶シリコン膜２５′及びモリブデン膜２
６′がマスクとなり、基板２１の島領域へのインプラダ
メージを防止できる。

（４）ゲート電極が多結晶シリコン膜とモリプデ“ンシ
リサイド膜３５（ポリサイド構造）より構成されている
ため、その抵抗を低くでき、高速化が可能となる。

（５）Ｐボ’ｒ　ｙ　）領域ａ３．．ａ３．をｎ　型領
域３０、　、３０．より深くすることによって、下方向
への空乏層の回り込みに対するスト、バとなるため、一
層ショートチャンネル効果に対して強い構造を実現でき
る。

（６）　　Ｐポケット形成のためのざロンインプラにお
いて、ゲート電極下部にチャネリングにより、ボロンイ
オンが突き抜け、しきい値電圧の制御性を悪くする場合
があるが、本発明では、多結晶シリコン、モンプデン、
レジストと３層構造となっているため、突き抜けに対し
て強い構造を有している。

（カ　ポリサイド構造のため従来の多結晶シリコンゲー
トの経験をそのまま生かせる。

（３）ＬＤＤ構造を作る際、多結晶シリコン膜、モリブ
デン膜上に形成したレジストパターン周側面にスペーサ
を作る事により形成しているため、フィールド酸化膜２
２がエツチングされる事がないため膜減りに伴う、配線
容量の増大やパンチスルー耐田の劣化、寄生トランジス
タのしきい値電圧の低下を防止する事が出来る。

なお、上記実施例ではＰポケット領域の接合深さをｎ　
型領域より深くしたが、ｎ型領域と同じ深さ、もしくは
それより浅くしても差し支えない。

上記実施例においては、モリブデン膜を使用して多結晶
シリコンと反応させてモリブデンシリサイドを形成した
が、モリブデンのかわりに最初からモリブデンシリサイ
ドを使用しても良い。この場合、多結晶シリコン膜の膜
厚等は、モリブデンの場合と別に最適化が必要となる。

本実施例では、Ｐ−ポケットを中心として説明を行った
が、Ｐ−チャネルトランジスタの場合には、Ｎ−ポケッ
トとなり、同様な工程で作成する事ができる。（イオン
種、導電型は異なる）。

〔発明の効果〕

本発明によれば、ポケット領域と高濃度不純物拡散領域
を制御性よく形成してその接合容量の発生を防止し、高
速化を図ると同時に、微細化に伴なうショートチャネル
効果を抑制することが可能なＭＯ８型半導体集積回路等
の半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明の実施例に於けるｎチャ
ネルＭＯ８半導体装置の製造工程を示す断面図、第２図
（ａ）、（ｂ）は従来の同ＭＯ８半導体装置の製造工程
を示す断面図である。 ２０・・・素子形成領域、２１・・・Ｐ型シリコン基板
２２・・・フィールド酸化膜、２３・・・絶縁膜、２４
・・・ざロンイオン層、２５・・・ポリシリコン膜、２
６・・・モリブデン膜、２７・・・レジストパターン、
２８１゜２８、　　・・・ｎ型領域、２９・・・スペー
サ、３０，３０゜・・・ｎ＋型領領域３１・・・ゲート
電極、３２・・・Ｐポケット用開孔部、３３．　、３３
．・・・Ｐ−ボケ、ト領域、３４日３４．　・・・活性
化されたｎ”ｌ領域（リース・ドレイン）、３５・・・
モリブデンシリサイド領域、３６・・・層間絶縁膜、３
フ・・・金ｍ電極。

Claims (1)

1. 【特許請求の範囲】 第１導電型半導体基板の表面上にフィールド酸化膜を形
   成し、選択的に素子形成領域を形成する第１工程と、 前記素子形成領域に絶縁膜を形成する第２工程と、 前記フィールド酸化膜上及び前記絶縁膜上にゲート電極
   を形成するための導電層を形成する第３工程と、 前記導電層上に導電性被膜を形成する第４工程と、 前記導電層のゲート電極予定部分上に位置する前記導電
   性被膜上に、レジストパターンを形成する第５工程と、 前記レジストパターンをマスクとしてイオン注入し、前
   記第１導電型半導体基板に第２導電型第１領域を形成す
   る第６工程と、 前記レジストパターンの側壁面にスペーサを形成する第
   ７工程と、 前記レジストパターンと前記スペーサとをマスクとして
   イオン注入を行ない、前記第２導電型第１領域中に少な
   くともこの第２導電型第１領域より深く或いは、同じ深
   さに形成し、且つこの第２導電型第１領域より高い濃度
   の第２導電型第２領域を形成する第８工程と、 前記スペーサを除去した後、前記レジストパターン周辺
   の前記導電性被膜及び前記導電層をエッチングし、第１
   導電型ポケット形成用開孔部を設ける第９工程と、 前記第９工程後、前記開孔部を通して前記第２導電型第
   １領域よりも深い領域にポケット形成用不純物をイオン
   注入し、前記第１導電型半導体基板より高濃度である第
   １導電型ポケットを形成する第１０工程と、 前記導電性ゲート電極予定部以外の前記導電膜部分と、
   この導電性ゲート電極予定部以外の部分上の前記導電性
   被膜とを除去する第１１工程と、前記第１１工程後、熱
   処理を行ない、前記第１及び第２の第２導電型領域と前
   記第１導電型ポケットとの活性化と、前記ゲート電極予
   定部のシリサイド化とを行なう第１２工程と、 を具備した事を特徴とする半導体装置の製造方法。