JPS6031276A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6031276A JPS6031276A JP13886483A JP13886483A JPS6031276A JP S6031276 A JPS6031276 A JP S6031276A JP 13886483 A JP13886483 A JP 13886483A JP 13886483 A JP13886483 A JP 13886483A JP S6031276 A JPS6031276 A JP S6031276A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 238000002955 isolation Methods 0.000 claims abstract description 21
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 210000003323 beak Anatomy 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000004299 exfoliation Methods 0.000 abstract 1
- 238000002513 implantation Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 24
- 230000015556 catabolic process Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 241000293849 Cordylanthus Species 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置及びその製造方法の改良に関する
。
。
周知の如く、例わ、ばＭＯＳ ）う／ジスタにおいては
、素子分離領域下での反転層を防止したり、あるいは素
子領域でのパンチスルーな防止するために種々の手段が
採られている。
、素子分離領域下での反転層を防止したり、あるいは素
子領域でのパンチスルーな防止するために種々の手段が
採られている。
従来、 ＭＯ８型トランジスタは、例えば第１図に示す
ように製造されている。まず、例えばＰ型のｓｉ基板１
上にＳｔＯ，膜２．５ｉｓＮ４膜（図示せず）を順次形
成した後、常法により素子分離領域に対応するＳｉ３Ｎ
４膜を選択的に除去し、５１３Ｎ４／４’ターンを形成
する。つづいて、このＳｉ、Ｎ。
ように製造されている。まず、例えばＰ型のｓｉ基板１
上にＳｔＯ，膜２．５ｉｓＮ４膜（図示せず）を順次形
成した後、常法により素子分離領域に対応するＳｉ３Ｎ
４膜を選択的に除去し、５１３Ｎ４／４’ターンを形成
する。つづいて、このＳｉ、Ｎ。
パターンをマスクとして基板１表面に高濃度の、型不純
物をイオン注入し、熱処理を施してフィールド領域３を
形成するとともに、このフィールド領域３下に反転防止
用のｐ＋型不純物層４を形成する。更に、基板１の島領
域５表面にしきい値制御用のｐ型不純物をイオン注入し
た後、同不純物を高加速度電圧で注入してパンチスルー
防止用のｐ゛＋＋型層示せず）を形成する。ひきつづき
、常法により島領域５上にダート絶縁膜６、ダート電極
７を形成した後、島領域５表面にｎ＋型のソース、ドレ
イン領域８．９を形成する。この後、全面に眉間絶縁膜
１０を形成し、コンタクトホール１１．１１を介してソ
ース、ドレイン領域８．９に接続する配綜１２．１２を
形成してＭＯ８凰トランジスタを製造する。
物をイオン注入し、熱処理を施してフィールド領域３を
形成するとともに、このフィールド領域３下に反転防止
用のｐ＋型不純物層４を形成する。更に、基板１の島領
域５表面にしきい値制御用のｐ型不純物をイオン注入し
た後、同不純物を高加速度電圧で注入してパンチスルー
防止用のｐ゛＋＋型層示せず）を形成する。ひきつづき
、常法により島領域５上にダート絶縁膜６、ダート電極
７を形成した後、島領域５表面にｎ＋型のソース、ドレ
イン領域８．９を形成する。この後、全面に眉間絶縁膜
１０を形成し、コンタクトホール１１．１１を介してソ
ース、ドレイン領域８．９に接続する配綜１２．１２を
形成してＭＯ８凰トランジスタを製造する。
しかしながら、前述した製造方法によれば、フィールド
領域３下に反転防止用のｐ＋型不純物層４を形成した後
、ｎ＋型のソース、ドレイン領域８．９を形成前に基板
１の島領域５表面しきい値制御用及びパンチスルー防止
用のｐ型不純物を夫々注入するため、フィールド領域３
とソース・ ドレイ／領域８．９との接触点において接
合耐圧が低下する。
領域３下に反転防止用のｐ＋型不純物層４を形成した後
、ｎ＋型のソース、ドレイン領域８．９を形成前に基板
１の島領域５表面しきい値制御用及びパンチスルー防止
用のｐ型不純物を夫々注入するため、フィールド領域３
とソース・ ドレイ／領域８．９との接触点において接
合耐圧が低下する。
また、フィールド領域３下全体に亘りてｐ＋型不純物層
が形成されているため、寄生容量が大きくなる。
が形成されているため、寄生容量が大きくなる。
本発明は上記事情に鑑みてなされたもので誓素子分離領
域下の反転風素子領域のパンチスルーな防止するととも
に、接合耐圧の向上、寄生容量の減少を図った半導体装
置及びその製造方法を提供することを目的とするもので
ある。
域下の反転風素子領域のパンチスルーな防止するととも
に、接合耐圧の向上、寄生容量の減少を図った半導体装
置及びその製造方法を提供することを目的とするもので
ある。
本願第１の発明は、第１導電型の半導体基板表面に素子
分離領域を形成し、この素子分離領域で分離された前記
基体の複数の島領域が接する該素子分離領域の下部周囲
に前記基体より高濃度の第１導電型の不純物層を設け、
前記島領域の不純物層の一部に第２導電型のソース、ド
レイン領域を設け、更に同島領域の一部上にｒ−ト絶縁
膜を介してダート電極を設けることによって、素子分離
領域下の反転層、素子領域のパンチスルーを防止しつつ
、接合耐圧の向上、寄生容量の減少を達成できる。
分離領域を形成し、この素子分離領域で分離された前記
基体の複数の島領域が接する該素子分離領域の下部周囲
に前記基体より高濃度の第１導電型の不純物層を設け、
前記島領域の不純物層の一部に第２導電型のソース、ド
レイン領域を設け、更に同島領域の一部上にｒ−ト絶縁
膜を介してダート電極を設けることによって、素子分離
領域下の反転層、素子領域のパンチスルーを防止しつつ
、接合耐圧の向上、寄生容量の減少を達成できる。
本願の第２の発明は、第１導電型の半導体基体表面に素
子分離領域を形成した後、この素子分離領域で分離され
た前記基体の複数の島領域が接する該素子分離領域の下
部周囲に前記基体より高濃度な第１導電型の不純物層を
形成し、更に前記島領域の不純物層の一部に第２導電型
のソース、ドレイン領域を形成し、しかる後同島領域の
一部上にダート絶縁膜を介してダート電極を設けること
によって、本願第１の発明と同様な効果を期待できる。
子分離領域を形成した後、この素子分離領域で分離され
た前記基体の複数の島領域が接する該素子分離領域の下
部周囲に前記基体より高濃度な第１導電型の不純物層を
形成し、更に前記島領域の不純物層の一部に第２導電型
のソース、ドレイン領域を形成し、しかる後同島領域の
一部上にダート絶縁膜を介してダート電極を設けること
によって、本願第１の発明と同様な効果を期待できる。
以下、本発明なＮチャネル型ＭＯ８）ランジスタに適用
した場合について第２図（ａ）〜（、）を参照して説明
する。
した場合について第２図（ａ）〜（、）を参照して説明
する。
■ まず、例えばｐ型のＳｉ基板２１上に熱酸化法によ
り厚さ約ｒｏｏｏｌの５ｔＯ２膜２２を形成した後、こ
のＳｉｎ、膜２２上にＣＶＤ （ＣｈｅｍｉｃａｌＶａ
ｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により厚さ約２
５００Ｘの０１ｓＮ４膜２Ｉ４：形成した。りづいＣ１
この８１、Ｎ４膜２３上にフィールド領域に対応する部
分が開口した第１のレジスト膜やターン２４を形成１、
ｔ、：、ＣＫｆ、２図（、）図示）。次いで、このレジ
スト膜やターン２４をマスクとして前記８１３Ｎ４膜２
３を選択的に除去し、５ｉｌＮ４１？ターン２５を形成
した。更に、レジストパターン２４を剥離した後、熱処
理を施して素子分離領域としての厚さ１μｍのフィール
ド領域２６を形成した（第２図（ｂ）図示）。この後、
８１３Ｎ４／ｆターン２５を除去し、このツクターン２
６下のＳｔＯ，膜２２を除去してフィールド領域２６で
囲まれた基板２ノの複数の島領域２７を露出させた（第
２図（ｃ）図示）。
り厚さ約ｒｏｏｏｌの５ｔＯ２膜２２を形成した後、こ
のＳｉｎ、膜２２上にＣＶＤ （ＣｈｅｍｉｃａｌＶａ
ｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により厚さ約２
５００Ｘの０１ｓＮ４膜２Ｉ４：形成した。りづいＣ１
この８１、Ｎ４膜２３上にフィールド領域に対応する部
分が開口した第１のレジスト膜やターン２４を形成１、
ｔ、：、ＣＫｆ、２図（、）図示）。次いで、このレジ
スト膜やターン２４をマスクとして前記８１３Ｎ４膜２
３を選択的に除去し、５ｉｌＮ４１？ターン２５を形成
した。更に、レジストパターン２４を剥離した後、熱処
理を施して素子分離領域としての厚さ１μｍのフィール
ド領域２６を形成した（第２図（ｂ）図示）。この後、
８１３Ｎ４／ｆターン２５を除去し、このツクターン２
６下のＳｔＯ，膜２２を除去してフィールド領域２６で
囲まれた基板２ノの複数の島領域２７を露出させた（第
２図（ｃ）図示）。
（１１）次に、熱酸化法により露出した基板２１の表面
に厚さ約５００Ｘのｆ−）絶縁膜２Ｂを形成した。つづ
いて、全面にレジスト膜（図示せず）を形成した後、島
領域２２の素子分離領域及びフィールド領域２６のバー
ズビーク下に対応する部分のレジスト膜を写真蝕刻法に
より除去し、第２のレジストパターン２９を形成した。
に厚さ約５００Ｘのｆ−）絶縁膜２Ｂを形成した。つづ
いて、全面にレジスト膜（図示せず）を形成した後、島
領域２２の素子分離領域及びフィールド領域２６のバー
ズビーク下に対応する部分のレジスト膜を写真蝕刻法に
より除去し、第２のレジストパターン２９を形成した。
次いで、このレジストパターン２９をマスクとして前記
島領域２７にしきい値制御用のボロンを加速電圧４０
ｋｅＶ、ドーズ量６Ｘ１０”１ｍ−”でイオン注入した
。更に、同しジストノｆターン２９をマスクとして前記
島領域２７にがロンを加速電圧１３０ｋｅＶ、ドーズ量
２ Ｘ １０ ｃｍ−２でイオン注入し、島領域２７の
素子領域及びフィールド領域２６のバースビーク下にｐ
゛型の不純物層３０を形成した（第２図（ｄ）図示）。
島領域２７にしきい値制御用のボロンを加速電圧４０
ｋｅＶ、ドーズ量６Ｘ１０”１ｍ−”でイオン注入した
。更に、同しジストノｆターン２９をマスクとして前記
島領域２７にがロンを加速電圧１３０ｋｅＶ、ドーズ量
２ Ｘ １０ ｃｍ−２でイオン注入し、島領域２７の
素子領域及びフィールド領域２６のバースビーク下にｐ
゛型の不純物層３０を形成した（第２図（ｄ）図示）。
この後、常法によりｒ−）電極３１を形成し、更にこの
ダート電極３１をマスクとして前記不純物層３０に例え
ばリンをイオン注入し、熱処理して計型のソース、ドレ
イン領域３２．３３を形成した。ひきつづき、全面に層
間絶縁膜３４を形成した後、ソース、ドレイン領域３２
．３３に対応する層間絶縁膜、９４％ｒ−）絶縁膜２８
を選択的に開孔してコンタクトホー／Ｌ／３５゜３５を
形成し、更に前記層間絶縁膜３４上にコンタクトホール
３５，３５を介してソース、ドレイン領域３２．３３に
接続するＡｌ配線３６゜３６を形成してＮチャネル型Ｍ
Ｏ８） ７ンジスタを製造した（第２図′（ｅ）図示）
。
ダート電極３１をマスクとして前記不純物層３０に例え
ばリンをイオン注入し、熱処理して計型のソース、ドレ
イン領域３２．３３を形成した。ひきつづき、全面に層
間絶縁膜３４を形成した後、ソース、ドレイン領域３２
．３３に対応する層間絶縁膜、９４％ｒ−）絶縁膜２８
を選択的に開孔してコンタクトホー／Ｌ／３５゜３５を
形成し、更に前記層間絶縁膜３４上にコンタクトホール
３５，３５を介してソース、ドレイン領域３２．３３に
接続するＡｌ配線３６゜３６を形成してＮチャネル型Ｍ
Ｏ８） ７ンジスタを製造した（第２図′（ｅ）図示）
。
前述した半導体装置は、第２図（、）に示す如く、ｐ′
型のＳｔ基板２ノのフィールド領域２６で分離された複
数の島領域２７の素子領域及びフィールド領域２６のバ
ーズビーク下にｐ＋型の不純物層３０を設け、この不純
物層３ｏの一部の表面にｎ＋型のソース、ドレイ／領域
３２．３３を設け、更にこれらソース、ドレイン領域３
２゜３３が形成された島領域２７上にダート絶縁膜２８
を介してダート電極３１を設けた構造となっている。
型のＳｔ基板２ノのフィールド領域２６で分離された複
数の島領域２７の素子領域及びフィールド領域２６のバ
ーズビーク下にｐ＋型の不純物層３０を設け、この不純
物層３ｏの一部の表面にｎ＋型のソース、ドレイ／領域
３２．３３を設け、更にこれらソース、ドレイン領域３
２゜３３が形成された島領域２７上にダート絶縁膜２８
を介してダート電極３１を設けた構造となっている。
しかして、本発明によれば、第２図（、）に示す如く、
基板２１の複数の島領域２７の素子領域及びフィールド
領域２６のバーズビーク下にｐ＋型の不純物層３０が形
成されているため、島領域２７のチャネル部分において
は／４’ンチスルー耐量を向上でき、かつフィールド領
域２６のバーズビーク下の島領域２７においてはフィー
ルド反転防止層の働きをする。事実、ダートしきい値電
圧は約２０Ｖであり、パンチスルー耐量はｒ−）艮１．
５μｍのトランジスタまで充分でありた０ 本発明によれば、第２のレゾストパターン２９をマスク
として基板２１の島領域２７にしきい値制御用のボロン
をイオン注入し、更に同ノぐターン２９をマスクとして
島領域２７にボロ／をイオン注入してｐ＋源の不純物層
３ｏを形成した後、ダート電極３１をマスクとして不純
物層３０にリンをイオン注入、熱処理を施してｎ＋型の
ソース、ドレイン領域３２．３３を形成するため、従来
のようにフィールド領域とソース、ドレイン領域との接
触点において接合耐圧が低下することを阻止できる。
基板２１の複数の島領域２７の素子領域及びフィールド
領域２６のバーズビーク下にｐ＋型の不純物層３０が形
成されているため、島領域２７のチャネル部分において
は／４’ンチスルー耐量を向上でき、かつフィールド領
域２６のバーズビーク下の島領域２７においてはフィー
ルド反転防止層の働きをする。事実、ダートしきい値電
圧は約２０Ｖであり、パンチスルー耐量はｒ−）艮１．
５μｍのトランジスタまで充分でありた０ 本発明によれば、第２のレゾストパターン２９をマスク
として基板２１の島領域２７にしきい値制御用のボロン
をイオン注入し、更に同ノぐターン２９をマスクとして
島領域２７にボロ／をイオン注入してｐ＋源の不純物層
３ｏを形成した後、ダート電極３１をマスクとして不純
物層３０にリンをイオン注入、熱処理を施してｎ＋型の
ソース、ドレイン領域３２．３３を形成するため、従来
のようにフィールド領域とソース、ドレイン領域との接
触点において接合耐圧が低下することを阻止できる。
本発明によれば、従来の如く、フィールド領域の下の基
板全体に亘って反転防止用の不純物層が形成されていな
いため、寄生容量が増加することを阻止できるとともに
、前記不純物層を形成するための工程を減少することが
できる。
板全体に亘って反転防止用の不純物層が形成されていな
いため、寄生容量が増加することを阻止できるとともに
、前記不純物層を形成するための工程を減少することが
できる。
なお、上記実施例では、Ｎチャネル型ＭＯ８）ランジス
タが形成される半導体基体とし−ｃｐ型のＳ五基板を用
いた場合について述べたが、これに限らない。例えば、
ｎ２ｆｌのｓｉ基板にＰ型つ、エルを設けたものを用い
てもよいし、サファイア等の絶縁性基板上に半導体層を
形成したものでもよい。さらに、導電型を逆にすれば、
Ｐチャネル型ＭＯ８）ランジスタをＮ基体上に設けたも
のでも同様の効果を期待できる。
タが形成される半導体基体とし−ｃｐ型のＳ五基板を用
いた場合について述べたが、これに限らない。例えば、
ｎ２ｆｌのｓｉ基板にＰ型つ、エルを設けたものを用い
てもよいし、サファイア等の絶縁性基板上に半導体層を
形成したものでもよい。さらに、導電型を逆にすれば、
Ｐチャネル型ＭＯ８）ランジスタをＮ基体上に設けたも
のでも同様の効果を期待できる。
また、上記実施例では、 ＭＯ８型トランジスタに適用
した場合について述べたが、これに限らず、相補型ＭＯ
８型トランジスタに適用した場合には上記実施例と同様
な効果の他に、２回の写真蝕刻工程省略が可能となる。
した場合について述べたが、これに限らず、相補型ＭＯ
８型トランジスタに適用した場合には上記実施例と同様
な効果の他に、２回の写真蝕刻工程省略が可能となる。
以上詳述した如く本発明によれば、素子分離領域下の反
転層、素子領域のｉ４ンチスルーな防止するとともに、
接合耐圧の向上、寄生容量の減少を達成できる信頼性の
高い半導体装置及びその製造方法を提供できるものであ
る。
転層、素子領域のｉ４ンチスルーな防止するとともに、
接合耐圧の向上、寄生容量の減少を達成できる信頼性の
高い半導体装置及びその製造方法を提供できるものであ
る。
第１図は従来のＭＯ８型トランジスタの断面図、第２図
（ａ）〜（、）は本発明の一実施例に係るＭＯ８Ｏ８型
トランジスタ造方法を工程順に示す断面図である。 ２ノ・・・８１基板（半導体基体）、２２・・・ｓｔｏ
、膜、２３・・・５ｔ３Ｎ４膜、３４．２９・・・レジ
ストノ臂ターン、２５・・・５ｔ３Ｎ４パターン、２６
・・・フィールド領域（素子分離領域）、２７・・・島
領域、２８・・・ダート絶縁膜、３０・・・ｒ型の不純
物層、３１・・・ダート電極、３２・・・ｎ 型のソー
ス領域、３３・・・計型のドレイン領域、３４・・・層
間絶縁膜、３５・・・コンタクトホール、３６・・・Ａ
／配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｏυ
（ａ）〜（、）は本発明の一実施例に係るＭＯ８Ｏ８型
トランジスタ造方法を工程順に示す断面図である。 ２ノ・・・８１基板（半導体基体）、２２・・・ｓｔｏ
、膜、２３・・・５ｔ３Ｎ４膜、３４．２９・・・レジ
ストノ臂ターン、２５・・・５ｔ３Ｎ４パターン、２６
・・・フィールド領域（素子分離領域）、２７・・・島
領域、２８・・・ダート絶縁膜、３０・・・ｒ型の不純
物層、３１・・・ダート電極、３２・・・ｎ 型のソー
ス領域、３３・・・計型のドレイン領域、３４・・・層
間絶縁膜、３５・・・コンタクトホール、３６・・・Ａ
／配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｏυ
Claims (1)
- 【特許請求の範囲】 工、第１導電型の半導体基体と、この基体表面に形成さ
れた素子分離領域と、この素子分離領域で分離された前
記基体の複数の島領域が接する該素子分離領域の下部周
囲に設けられた前記基体より高濃度の第１導電型の不純
物層と、前記島領域の不純物層の一部に設けられた第２
導電型のソース、ドレイン領域と、同島領域の一部上に
ｆ−ト絶縁膜を介して設けられたダート電極とを具備す
ることを特徴とする半導体装置。 ２、第１導電型の半導体基体表面に素子分離領域を形成
する工程と、この素子分離領域で分離された前記基体の
複数の島領域が接する該素子分離領域の下部周囲に前記
基体より高濃度な第１導電型の不純物層を形成する工程
と、前記島領域の不純物層の一部に第２導電凰のソース
、ドレイン領域を形成する工程と、同島領域の一部上に
ダート絶縁膜を介してダート電極を形成する工程とを具
備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13886483A JPS6031276A (ja) | 1983-07-29 | 1983-07-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13886483A JPS6031276A (ja) | 1983-07-29 | 1983-07-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031276A true JPS6031276A (ja) | 1985-02-18 |
Family
ID=15231911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13886483A Pending JPS6031276A (ja) | 1983-07-29 | 1983-07-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273702A2 (en) * | 1986-12-29 | 1988-07-06 | General Electric Company | Radiation hardening techniques for metal-oxide silicon devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49130187A (ja) * | 1973-04-12 | 1974-12-13 | ||
| JPS5323577A (en) * | 1976-08-18 | 1978-03-04 | Hitachi Ltd | Complementary type insulated gate effect transistor |
| JPS5478673A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Manufacture of complementary insulator gate field effect transistor |
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
-
1983
- 1983-07-29 JP JP13886483A patent/JPS6031276A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49130187A (ja) * | 1973-04-12 | 1974-12-13 | ||
| JPS5323577A (en) * | 1976-08-18 | 1978-03-04 | Hitachi Ltd | Complementary type insulated gate effect transistor |
| JPS5478673A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Manufacture of complementary insulator gate field effect transistor |
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273702A2 (en) * | 1986-12-29 | 1988-07-06 | General Electric Company | Radiation hardening techniques for metal-oxide silicon devices |
| EP0273702A3 (en) * | 1986-12-29 | 1990-05-09 | General Electric Company | Radiation hardening techniques for metal-oxide silicon devices |
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