JPS6255310B2 - - Google Patents
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- JPS6255310B2 JPS6255310B2 JP57193881A JP19388182A JPS6255310B2 JP S6255310 B2 JPS6255310 B2 JP S6255310B2 JP 57193881 A JP57193881 A JP 57193881A JP 19388182 A JP19388182 A JP 19388182A JP S6255310 B2 JPS6255310 B2 JP S6255310B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
本発明は、相補型MOS半導体装置の改良に関
するものである。
するものである。
ＮチヤンネルおよびＰチヤンネルの絶縁ゲート
型電界効果トランジスタ（以後MOSトランジス
タと略記する）を組合せた相補型MOS半導体装
置は、従来第１図に示される構造を有していた。
すなわち、Ｎ型半導体基板１０１内の基板表面に
形成した前記基板１０１より高濃度のｎ型不純物
領域１０２内にＰチヤンネルMOSトランジスタ
１０３のソース、ドレイン、チヤンネルが形成さ
れ、ＮチヤンネルMOSトランジスタ１０４のソ
ース、ドレイン、チヤンネルは、前記基板１０１
内に形成された前記基板１０１より高濃度のＰ型
不純物領域１０５（以後Ｐウエル１０５と略記す
る）内に形成され、ＮチヤンネルMOSトランジ
スタ１０４のソース、ドレインの周囲には、寄生
MOSトランジスタを防ぐために、高濃度のＰ型
不純物領域１０６，１０７が形成されていた。近
年、半導体装置の高密度化による素子間寸法の減
少とともに、相補型MOS半導体装置特有の現象
であるラツチアツプ現象がおこりやすくなつてき
た。一般に、基板１０１の不純物濃度およびＰウ
エル１０５の不純物濃度を高くすることで、Ｐウ
エルの電気抵抗、基板の電気抵抗をともにさげる
ことによりラツチアツプがおこりにくくなること
が知られているが、すでにMOSトランジスタの
ソース、ドレイン、チヤンネル部分での不純物濃
度は、トランジスタのシヨートチヤンネル化のた
めには、必要充分な程度に高くなつており、これ
以上基板およびＰウエルの不純物濃度を高くする
ことは、不必要にトランジスタの寄生容量をふや
し、トランジスタの性能を劣化させることにな
る。
型電界効果トランジスタ（以後MOSトランジス
タと略記する）を組合せた相補型MOS半導体装
置は、従来第１図に示される構造を有していた。
すなわち、Ｎ型半導体基板１０１内の基板表面に
形成した前記基板１０１より高濃度のｎ型不純物
領域１０２内にＰチヤンネルMOSトランジスタ
１０３のソース、ドレイン、チヤンネルが形成さ
れ、ＮチヤンネルMOSトランジスタ１０４のソ
ース、ドレイン、チヤンネルは、前記基板１０１
内に形成された前記基板１０１より高濃度のＰ型
不純物領域１０５（以後Ｐウエル１０５と略記す
る）内に形成され、ＮチヤンネルMOSトランジ
スタ１０４のソース、ドレインの周囲には、寄生
MOSトランジスタを防ぐために、高濃度のＰ型
不純物領域１０６，１０７が形成されていた。近
年、半導体装置の高密度化による素子間寸法の減
少とともに、相補型MOS半導体装置特有の現象
であるラツチアツプ現象がおこりやすくなつてき
た。一般に、基板１０１の不純物濃度およびＰウ
エル１０５の不純物濃度を高くすることで、Ｐウ
エルの電気抵抗、基板の電気抵抗をともにさげる
ことによりラツチアツプがおこりにくくなること
が知られているが、すでにMOSトランジスタの
ソース、ドレイン、チヤンネル部分での不純物濃
度は、トランジスタのシヨートチヤンネル化のた
めには、必要充分な程度に高くなつており、これ
以上基板およびＰウエルの不純物濃度を高くする
ことは、不必要にトランジスタの寄生容量をふや
し、トランジスタの性能を劣化させることにな
る。
本発明の目的は、上記従来技術でのMOSトラ
ンジスタのソース、ドレイン、チヤンネル部分で
の基板不純物濃度およびＰウエル不純物濃度を不
必要に高め、トランジスタの寄生容量をふやしト
ランジスタの性能をおとすことなく、ラツチアツ
プ現象のおこりにくい相補型MOS半導体装置を
提供することである。
ンジスタのソース、ドレイン、チヤンネル部分で
の基板不純物濃度およびＰウエル不純物濃度を不
必要に高め、トランジスタの寄生容量をふやしト
ランジスタの性能をおとすことなく、ラツチアツ
プ現象のおこりにくい相補型MOS半導体装置を
提供することである。
本発明では、この目的を達成するために、一導
電型を有する半導体基板と、該基板上に設けられ
た前記一導電型の第一の半導体層と、該第一の半
導体層上に設けられた前記一導電型でしかも前記
第一の半導体層よりも高濃度の不純物を有する第
二の半導体層と、該第二の半導体層表面から前記
第一の半導体層に達する前記一導電型と反対導電
型を有するウエル層とを含むことを特徴とする相
補型MOS半導体装置を実現するものである。
電型を有する半導体基板と、該基板上に設けられ
た前記一導電型の第一の半導体層と、該第一の半
導体層上に設けられた前記一導電型でしかも前記
第一の半導体層よりも高濃度の不純物を有する第
二の半導体層と、該第二の半導体層表面から前記
第一の半導体層に達する前記一導電型と反対導電
型を有するウエル層とを含むことを特徴とする相
補型MOS半導体装置を実現するものである。
以下、本発明を実施例によつて詳しく説明す
る。
る。
第２図は、本発明の実施例であり、Ｎ型シリコ
ン基板１、上に形成された相補型MOS半導体装
置である。ＰチヤンネルMOSトランジスタ２
７、及びＮチヤンネルMOSトランジスタ２８
は、それぞれドレインからの電界のチヤンネル領
域に対する影響を充分小さく、シヨートチヤンネ
ル化に対してもパンチスル一耐圧を低下させない
程度充分に不純物濃度の高いｎ型不純物拡散領域
３、Ｐ型不純物拡散領域８にそれぞれ形成されて
いる。それぞれのMOSトランジスタの形成され
ている領域の不純物濃度は、従来の相補型MOS
半導体でのソース、ドレイン近傍での濃度と同程
度にしておけば、従来のMOSトランジスタ特性
を保つことができる。ＰチヤンネルMOSトラン
ジスタの形成されているＮ型シリコン基板表面領
域３の底部には、前記基板表面領域３の不純物濃
度よりも低いＮ型領域２があり、さらにその底部
に、Ｎ型領域２をはさむようにして、高濃度のＮ
型シリコン基板１がある。このためＮ型シリコン
基板１の電気抵抗は従来より小さくできる。また
ＮチヤンネルMOSトランジスタの形成されてい
るＰウエルの基板表面附近の第１のＰウエル８の
底部には、第１のＰウエル８のＰ型不純物濃度よ
り高い濃度の第２のＰウエル７が形成されてお
り、したがつて、Ｐウエルの電気抵抗も低いもの
となる。本発明の実施例では、従来の相補型
MOS半導体装置のソース、ドレイン近傍での基
板およびＰウエル不純物濃度を必要以上に高くす
ることなく、ソース、ドレイン近傍より低部での
基板およびＰウエル不純物濃度をそれぞれ高くす
ることによりＰウエルの電気抵抗と基板の電気抵
抗をさげ、ラツチアツプのおこりにくい構造を提
供することができる。前記、実施例ではＰウエル
の低部がＮ型領域２内に達しているが、Ｐウエル
の低部がＮ型領域２より深く、基板１内に達して
いても同様の効果のあることはあきらかである。
ン基板１、上に形成された相補型MOS半導体装
置である。ＰチヤンネルMOSトランジスタ２
７、及びＮチヤンネルMOSトランジスタ２８
は、それぞれドレインからの電界のチヤンネル領
域に対する影響を充分小さく、シヨートチヤンネ
ル化に対してもパンチスル一耐圧を低下させない
程度充分に不純物濃度の高いｎ型不純物拡散領域
３、Ｐ型不純物拡散領域８にそれぞれ形成されて
いる。それぞれのMOSトランジスタの形成され
ている領域の不純物濃度は、従来の相補型MOS
半導体でのソース、ドレイン近傍での濃度と同程
度にしておけば、従来のMOSトランジスタ特性
を保つことができる。ＰチヤンネルMOSトラン
ジスタの形成されているＮ型シリコン基板表面領
域３の底部には、前記基板表面領域３の不純物濃
度よりも低いＮ型領域２があり、さらにその底部
に、Ｎ型領域２をはさむようにして、高濃度のＮ
型シリコン基板１がある。このためＮ型シリコン
基板１の電気抵抗は従来より小さくできる。また
ＮチヤンネルMOSトランジスタの形成されてい
るＰウエルの基板表面附近の第１のＰウエル８の
底部には、第１のＰウエル８のＰ型不純物濃度よ
り高い濃度の第２のＰウエル７が形成されてお
り、したがつて、Ｐウエルの電気抵抗も低いもの
となる。本発明の実施例では、従来の相補型
MOS半導体装置のソース、ドレイン近傍での基
板およびＰウエル不純物濃度を必要以上に高くす
ることなく、ソース、ドレイン近傍より低部での
基板およびＰウエル不純物濃度をそれぞれ高くす
ることによりＰウエルの電気抵抗と基板の電気抵
抗をさげ、ラツチアツプのおこりにくい構造を提
供することができる。前記、実施例ではＰウエル
の低部がＮ型領域２内に達しているが、Ｐウエル
の低部がＮ型領域２より深く、基板１内に達して
いても同様の効果のあることはあきらかである。
次に、本発明の実施例の製造方法を説明する。
第３図は、第２図に示した実施例の製造工程を示
す図である。Ｎ型シリコン基板１表面上に基板１
より不純物濃度の低い第１のＮ型エピタキシヤル
層２を成長し、さらにその表面上に第１のＮ型エ
ピタキシヤル層２より高濃度のｎ型不純物を含む
第２のｎ型エピタキシヤル層３を成長する。次に
フオトレジストをマスク４としてボロン原子６の
イオン注入５を行ない、第３図ａ高温の窒素雰囲
気中で押し込むことにより第３図ｂに示されるよ
うに濃度が２層に分かれたＰウエルが形成され、
第１のｎ型エピタキシヤル層内に形成されたとこ
ろのＰウエルを第１のＰウエル７とし、第２のｎ
型エピタキシヤル層内に形成されたところのＰウ
エルを第２のＰウエル８とする。第１のＰウエル
７は第１のエピタキシヤル層２内に形成され、第
１のエピタキシヤル層２のｎ型不純物濃度が第２
のエピタキシヤル層３よりも低いため、Ｐ型不純
物が深さ方向にほぼ均一に拡散された場合、第１
のＰウエル７のＰ型不純物濃度が、第２のＰウエ
ル８よりも高くなる。第１図に示された従来の相
補型MOS半導体装置においては、基板の不純物
分布を作りあげるまでに少なくとも２工程のフオ
トエツチング工程を必要としてきたが、本発明を
有するところの相補型MOS半導体装置において
は、同程度の基板不純物分布を作るまでに１工程
のフオトエツチング工程で可能となる。以降は従
来どうりの相補型MOS半導体の製造方法である
が、半導体基板１表面上にうすい酸化膜９、窒化
膜１０を成長しフオトレジスト１１，１２をマス
クとしてチツカ膜１０を選択除去し（第３図
ｂ）、フオトレジスト１１，１２を残したまま
で、ふたたびフオトエツチング技術を用いＮチヤ
ンネルMOSトランジスタが形成されるべき領域
にボロン原子１５をイオン注入し、Ｎチヤンネル
MOSトランジスタ周辺での寄生MOSトランジス
タの発生を防ぐためのチヤンネルストツパを形成
する（第３図ｃ）。フオトレジスト除去後、チツ
カ膜１０をマスクとして選択酸化し、フイールド
酸化膜１７を形成する。その後、うすいゲート酸
化膜１８を形成し、その上にゲート電極である多
結晶シリコンを被着し、パターニングする（第３
図ｄ）。次に、第３図ｅに示すようにＮチヤンネ
ルMOSトランジスタのソース、ドレイン２１，
２２を形成するためフオトレジストをマスクとし
てｎ素やリンなどのｎ型不純物を高濃度にイオン
注入し、また同様にフオトレジストをマスクとし
てＰチヤンネルMOSトランジスタのソース、ド
レイン２３，２４を形成するためにボロンなどの
Ｐ型不純物を高濃度にイオン注入する。その後、
層間絶縁膜２５を成長し、電極取出用の穴をあ
け、最後に金属電極２６を形成し、第２図に示さ
れた新規な構造を有する相補型MOS半導体装置
を製造することができる。
第３図は、第２図に示した実施例の製造工程を示
す図である。Ｎ型シリコン基板１表面上に基板１
より不純物濃度の低い第１のＮ型エピタキシヤル
層２を成長し、さらにその表面上に第１のＮ型エ
ピタキシヤル層２より高濃度のｎ型不純物を含む
第２のｎ型エピタキシヤル層３を成長する。次に
フオトレジストをマスク４としてボロン原子６の
イオン注入５を行ない、第３図ａ高温の窒素雰囲
気中で押し込むことにより第３図ｂに示されるよ
うに濃度が２層に分かれたＰウエルが形成され、
第１のｎ型エピタキシヤル層内に形成されたとこ
ろのＰウエルを第１のＰウエル７とし、第２のｎ
型エピタキシヤル層内に形成されたところのＰウ
エルを第２のＰウエル８とする。第１のＰウエル
７は第１のエピタキシヤル層２内に形成され、第
１のエピタキシヤル層２のｎ型不純物濃度が第２
のエピタキシヤル層３よりも低いため、Ｐ型不純
物が深さ方向にほぼ均一に拡散された場合、第１
のＰウエル７のＰ型不純物濃度が、第２のＰウエ
ル８よりも高くなる。第１図に示された従来の相
補型MOS半導体装置においては、基板の不純物
分布を作りあげるまでに少なくとも２工程のフオ
トエツチング工程を必要としてきたが、本発明を
有するところの相補型MOS半導体装置において
は、同程度の基板不純物分布を作るまでに１工程
のフオトエツチング工程で可能となる。以降は従
来どうりの相補型MOS半導体の製造方法である
が、半導体基板１表面上にうすい酸化膜９、窒化
膜１０を成長しフオトレジスト１１，１２をマス
クとしてチツカ膜１０を選択除去し（第３図
ｂ）、フオトレジスト１１，１２を残したまま
で、ふたたびフオトエツチング技術を用いＮチヤ
ンネルMOSトランジスタが形成されるべき領域
にボロン原子１５をイオン注入し、Ｎチヤンネル
MOSトランジスタ周辺での寄生MOSトランジス
タの発生を防ぐためのチヤンネルストツパを形成
する（第３図ｃ）。フオトレジスト除去後、チツ
カ膜１０をマスクとして選択酸化し、フイールド
酸化膜１７を形成する。その後、うすいゲート酸
化膜１８を形成し、その上にゲート電極である多
結晶シリコンを被着し、パターニングする（第３
図ｄ）。次に、第３図ｅに示すようにＮチヤンネ
ルMOSトランジスタのソース、ドレイン２１，
２２を形成するためフオトレジストをマスクとし
てｎ素やリンなどのｎ型不純物を高濃度にイオン
注入し、また同様にフオトレジストをマスクとし
てＰチヤンネルMOSトランジスタのソース、ド
レイン２３，２４を形成するためにボロンなどの
Ｐ型不純物を高濃度にイオン注入する。その後、
層間絶縁膜２５を成長し、電極取出用の穴をあ
け、最後に金属電極２６を形成し、第２図に示さ
れた新規な構造を有する相補型MOS半導体装置
を製造することができる。
上記実施例では、Ｎ型半導体基板を用いたＰウ
エル方式の相補型MOS半導体装置であるが、Ｐ
型半導体基板を用いたＮウエル方式の相補型
MOS半導体装置の場合でも同様に実施すること
が可能であることはあきらかである。
エル方式の相補型MOS半導体装置であるが、Ｐ
型半導体基板を用いたＮウエル方式の相補型
MOS半導体装置の場合でも同様に実施すること
が可能であることはあきらかである。
以上、本発明の内容として相補型MOS半導体
装置のMOSトランジスタのソース、ドレイン、
チヤンネル近傍での基板およびウエルの不純物濃
度を不必要に高めて、トランジスタの寄生容量を
大きくし性能を低下させることなく、相補型
MOS半導体装置特有のラツチアツプ現象のおこ
りにくくすることにより、高性能でかつ、信頼性
の高い相補型MOS半導体装置を実現することが
できる。
装置のMOSトランジスタのソース、ドレイン、
チヤンネル近傍での基板およびウエルの不純物濃
度を不必要に高めて、トランジスタの寄生容量を
大きくし性能を低下させることなく、相補型
MOS半導体装置特有のラツチアツプ現象のおこ
りにくくすることにより、高性能でかつ、信頼性
の高い相補型MOS半導体装置を実現することが
できる。
第１図は従来の相補型MOS半導体装置の断面
図であり、第２図は本発明による新らしい相補型
MOS半導体装置の実施例の断面図である。第３
図は本発明の実施例による相補型MOS半導体装
置の製造方法を示す各工程での断面図である。 １……Ｎ型シリコン基板、２……第１のエピタ
キシヤル層、３……第２のエピタキシヤル層、
４，１１，１２，１３……フオトレジスト膜、７
……第１のＰウエル、８……第２のＰウエル、９
……二酸化シリコン膜、１０……窒化シリコン
膜、１６……チヤンネルストッパー、１７……フ
イールドの二酸化シリコン膜、１９，２０……多
結晶シリコン、２１，２２……Ｎチヤンネル
MOSトランジスタのソース、ドレイン拡散層、
２３，２４……ＰチヤンネルMOSトランジスタ
のソース、ドレイン拡散層、２６……アルミ電
極、２７……ＰチヤンネルMOSトランジスタ、
２８……ＮチヤンネルMOSトランジスタ。
図であり、第２図は本発明による新らしい相補型
MOS半導体装置の実施例の断面図である。第３
図は本発明の実施例による相補型MOS半導体装
置の製造方法を示す各工程での断面図である。 １……Ｎ型シリコン基板、２……第１のエピタ
キシヤル層、３……第２のエピタキシヤル層、
４，１１，１２，１３……フオトレジスト膜、７
……第１のＰウエル、８……第２のＰウエル、９
……二酸化シリコン膜、１０……窒化シリコン
膜、１６……チヤンネルストッパー、１７……フ
イールドの二酸化シリコン膜、１９，２０……多
結晶シリコン、２１，２２……Ｎチヤンネル
MOSトランジスタのソース、ドレイン拡散層、
２３，２４……ＰチヤンネルMOSトランジスタ
のソース、ドレイン拡散層、２６……アルミ電
極、２７……ＰチヤンネルMOSトランジスタ、
２８……ＮチヤンネルMOSトランジスタ。
Claims (1)
- １ 一導電型を有する半導体基板と、該基板上に
設けられた前記一導電型の第一の半導体層と、該
第一の半導体層上に設けられた前記一導電型でし
かも前記第１の半導体層よりも高濃度の不純物を
有する第二の半導体層と、該第二の半導体層表面
から前記第一の半導体層に達する前記一導電型と
反対導電型を有するウエル層とを含むことを特徴
とする相補型MOS半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193881A JPS5984462A (ja) | 1982-11-04 | 1982-11-04 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193881A JPS5984462A (ja) | 1982-11-04 | 1982-11-04 | 相補型ｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984462A JPS5984462A (ja) | 1984-05-16 |
| JPS6255310B2 true JPS6255310B2 (ja) | 1987-11-19 |
Family
ID=16315287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193881A Granted JPS5984462A (ja) | 1982-11-04 | 1982-11-04 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984462A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714005B2 (ja) * | 1984-06-06 | 1995-02-15 | ソニー株式会社 | 半導体装置 |
-
1982
- 1982-11-04 JP JP57193881A patent/JPS5984462A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984462A (ja) | 1984-05-16 |
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