JPS59161859A - 相補型ｍｏｓ半導体装置及びその製造方法 - Google Patents
相補型ｍｏｓ半導体装置及びその製造方法Info
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- JPS59161859A JPS59161859A JP58036923A JP3692383A JPS59161859A JP S59161859 A JPS59161859 A JP S59161859A JP 58036923 A JP58036923 A JP 58036923A JP 3692383 A JP3692383 A JP 3692383A JP S59161859 A JPS59161859 A JP S59161859A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型ＭＯＳ半導体装置（以下ＣＭＯ８と略す
）及びその製造方法に関し、特に素子分離技術を改良し
た（ＪＯｓ及びその製造方法に係る。
）及びその製造方法に関し、特に素子分離技術を改良し
た（ＪＯｓ及びその製造方法に係る。
ＣＭＯ８においては半導体基板表面に形成される多数の
菓子を電気的に分離するために、素子分離領域が設けら
れている。かかる素子分離領域の形成技術としては、従
来よりＬＯＣＯ８法が広く用いられている。しかしなが
ら、この方法はシリコン窒化膜パターン等の耐酸化性膜
／やターンをマスクとして半導体基板を選択酸化するこ
とによシ酸化膜（素子分離領域）を形成するため、バー
ズビークや窒化膜に起因するホワイトリチン等を生じる
。
菓子を電気的に分離するために、素子分離領域が設けら
れている。かかる素子分離領域の形成技術としては、従
来よりＬＯＣＯ８法が広く用いられている。しかしなが
ら、この方法はシリコン窒化膜パターン等の耐酸化性膜
／やターンをマスクとして半導体基板を選択酸化するこ
とによシ酸化膜（素子分離領域）を形成するため、バー
ズビークや窒化膜に起因するホワイトリチン等を生じる
。
このようなことから、最近、半導体基板に溝部を設け、
この溝部に絶縁材料等からなる分〜１を材を埋込むこと
によシ埋込み型素子分離領域を形成する方法が開発され
ている。かかる方法によ多形成された素子分離領域は半
導体基板中に埋込まれているため、基板表面が平坦とな
り、微細な配線の断線に強い等の利点を有する。ところ
で、０ＭＯ８は半導体基板（例えばｐ型半導体基板）に
ｎ−ウェル領域を設け、かつ埋込み型素子分離領域で分
離された島状のｐ型子導体基板領域にｎ＋２５のソース
、ドレイン領域を、島状のｎ−ウェル領域にｐ＋型のソ
ース、ドレイン憾域を、夫々電気的に分離して設けた構
造になっている。
この溝部に絶縁材料等からなる分〜１を材を埋込むこと
によシ埋込み型素子分離領域を形成する方法が開発され
ている。かかる方法によ多形成された素子分離領域は半
導体基板中に埋込まれているため、基板表面が平坦とな
り、微細な配線の断線に強い等の利点を有する。ところ
で、０ＭＯ８は半導体基板（例えばｐ型半導体基板）に
ｎ−ウェル領域を設け、かつ埋込み型素子分離領域で分
離された島状のｐ型子導体基板領域にｎ＋２５のソース
、ドレイン領域を、島状のｎ−ウェル領域にｐ＋型のソ
ース、ドレイン憾域を、夫々電気的に分離して設けた構
造になっている。
しかしながら、埋込み型索子分離領域を構成する溝部側
面の半導体基板（及びウェル領域）部分はリーキイでお
る。つまシ該累子分離領域と基板（及びウェル領域）の
界面はリーキイであるため、この素子分離領域側面に接
触する前記各ソース、ト９レイン領域の箇所でｐ−ｎ接
合リーク％ Ｕ＋Ｌが生じ、素子特性を劣化させる欠点
があっだ０ 〔発明の目的〕 本発明はｎチャンネル、ｐチャンネルのＭＯＳトランノ
スタを構成する各ソース、ドレイン領域が接する埋込み
型素子分離領域の側面でｎ −ｐ接合リーク電流の発生
を防止した良好な素子特性を有する０ＭＯ８及びその製
造方法を提供しようとするものである。
面の半導体基板（及びウェル領域）部分はリーキイでお
る。つまシ該累子分離領域と基板（及びウェル領域）の
界面はリーキイであるため、この素子分離領域側面に接
触する前記各ソース、ト９レイン領域の箇所でｐ−ｎ接
合リーク％ Ｕ＋Ｌが生じ、素子特性を劣化させる欠点
があっだ０ 〔発明の目的〕 本発明はｎチャンネル、ｐチャンネルのＭＯＳトランノ
スタを構成する各ソース、ドレイン領域が接する埋込み
型素子分離領域の側面でｎ −ｐ接合リーク電流の発生
を防止した良好な素子特性を有する０ＭＯ８及びその製
造方法を提供しようとするものである。
本発明は埋込み型素子分離領域の対向する側面に第１．
第２導電型の反転防止層を夫々設けることによって、該
埋込み型素子分離領域の側面に娠して形成される第２導
電型のソース、ドレイン領域、第１導電型のソース、ド
レイン領−域での接置リーク電流の発生を防止すること
を骨子とする。
第２導電型の反転防止層を夫々設けることによって、該
埋込み型素子分離領域の側面に娠して形成される第２導
電型のソース、ドレイン領域、第１導電型のソース、ド
レイン領−域での接置リーク電流の発生を防止すること
を骨子とする。
即ち、本願第１の発明は半導体基体と、この半導体基体
に設けられ、該基体に形成された溝部及び該溝部に埋込
まれた分離材からなる埋込み型素子分離領域と、この分
離領域の対向する側面の半導体基体部分に夫々設けられ
た第１及び第２導電型の反転防止層とを具備したことを
特徴とするものである。
に設けられ、該基体に形成された溝部及び該溝部に埋込
まれた分離材からなる埋込み型素子分離領域と、この分
離領域の対向する側面の半導体基体部分に夫々設けられ
た第１及び第２導電型の反転防止層とを具備したことを
特徴とするものである。
また、本願第２の発明は半導体基体上に、形成すべき溝
部の幅よυ広幅の開口部を有する第１被膜を形成する工
程と、前記開口部の一内側壁付近に位置する半導体基体
部分に第１導電型の不純物をドーピングした彼、該開口
部の他方の内側壁付近に位置する半導体基体部分に第２
導電型の不純物をドーピングし、第１．第２導電温の拡
散層を夫々形成する工程と、少なくとも前記第１被膜の
開口部を含む周辺に第２被膜を形成する工程と、この第
２被膜を異方性エツチングすることによシ前記第１被膜
の開口部内側壁に第２被膜を残存させる工程と、前記第
１被膜及び残存第２被膜をマスクとして前記第１゜第２
導電型の拡散層の大部分が形成された半導体基体部分を
エツチングして溝部を形成すると共に、該溝部が一側面
に第１導電型の拡散層を、それと反対側の側面に第２導
電型の拡散層を、夫々残存させる工程と、前記溝部内に
分離材を埋込んで埋込与型素子分離領域を形成する工程
とを具備したことを特徴とするものである。
部の幅よυ広幅の開口部を有する第１被膜を形成する工
程と、前記開口部の一内側壁付近に位置する半導体基体
部分に第１導電型の不純物をドーピングした彼、該開口
部の他方の内側壁付近に位置する半導体基体部分に第２
導電型の不純物をドーピングし、第１．第２導電温の拡
散層を夫々形成する工程と、少なくとも前記第１被膜の
開口部を含む周辺に第２被膜を形成する工程と、この第
２被膜を異方性エツチングすることによシ前記第１被膜
の開口部内側壁に第２被膜を残存させる工程と、前記第
１被膜及び残存第２被膜をマスクとして前記第１゜第２
導電型の拡散層の大部分が形成された半導体基体部分を
エツチングして溝部を形成すると共に、該溝部が一側面
に第１導電型の拡散層を、それと反対側の側面に第２導
電型の拡散層を、夫々残存させる工程と、前記溝部内に
分離材を埋込んで埋込与型素子分離領域を形成する工程
とを具備したことを特徴とするものである。
上記第１被膜の材料としては、例えば８１０２１Ｓ１３
Ｎ４或いはＡｔ、Ａｔ合金、 Ｍｏ等の各種の金属を用
いることができる。
Ｎ４或いはＡｔ、Ａｔ合金、 Ｍｏ等の各種の金属を用
いることができる。
上記第２被膜は第１被膜に対して選択エツチング性を有
する材料から形成することが必要である。具体的には、
第１被膜がＳｉＯ□からなる場合、第２被膜の材料とし
て５１３Ｎ４を用いる。第１被膜が５ＩＯ２からなる場
合、第２被膜の材料としてＡｔやＡｔ合金等の金属を用
いる。
する材料から形成することが必要である。具体的には、
第１被膜がＳｉＯ□からなる場合、第２被膜の材料とし
て５１３Ｎ４を用いる。第１被膜が５ＩＯ２からなる場
合、第２被膜の材料としてＡｔやＡｔ合金等の金属を用
いる。
上記溝部内への分離材の埋込み手段としては、例えば溝
部の幅のＡ以上の膜厚の絶縁膜を堆積した後、該絶縁膜
をエッチバックして絶縁材からなる分離材を埋込む方法
、溝部内周面に予め薄い酸化膜や窒化膜を形成した後、
溝部の幅の残以上の膜厚の絶縁膜を堆積し、これをエッ
チバックして絶縁材からなる分離材を埋込む方法等を採
用し得る。但し、後者の′方法では絶縁膜に代って多結
晶シリコン膜又は非晶質シリコン膜を用いることができ
る。
部の幅のＡ以上の膜厚の絶縁膜を堆積した後、該絶縁膜
をエッチバックして絶縁材からなる分離材を埋込む方法
、溝部内周面に予め薄い酸化膜や窒化膜を形成した後、
溝部の幅の残以上の膜厚の絶縁膜を堆積し、これをエッ
チバックして絶縁材からなる分離材を埋込む方法等を採
用し得る。但し、後者の′方法では絶縁膜に代って多結
晶シリコン膜又は非晶質シリコン膜を用いることができ
る。
次に、本発明の実施例を第１図〜第８図図示の製造方法
を併記して説明する。
を併記して説明する。
（１）！ず、ｐ型シリコン基８１の主面に熱酸化法によ
シ例えば厚さ５００Ｘの熱酸化膜２を成長させた後、全
面に第１被膜としての厚さ４０００ＸのＳｉ３Ｎ４膜３
を堆積した。つづいてフォトエツチング技術によ’）
ｓ ｉ３Ｎ ４膜３を選択的に除去して形成すべき溝部
の幅よシ広幅の開口部４を形成した。ひきつづき、写真
蝕刻法によシ前記開ロ部４の一内側壁付近が露出するよ
うにレジストパターン５を形成した後、ｓ１６＜４腺３
及びレソストノやターフ５をマスクとしてｐ型不純物、
例えばボロンを露出した熱酸化膜２全通して基板１にイ
オン注入してボロンイオン注入層６を形成した（第１図
図示）。戻に、レソスｌ−ｚｆターン５を除去し、再度
写真蝕刻法により前記開口部４の反対側の内側壁付近が
露出するようにレノストノやターン７を形成した後Ｓ
Ｉ ３ Ｎ ４膜３及びレジストパターン７をマスクと
してｎ型不純物、例えばリンを露出した熱酸化膜２全通
して基板１にイｆン注入してリンイオン注入層８を形成
した（第２図図示）。
シ例えば厚さ５００Ｘの熱酸化膜２を成長させた後、全
面に第１被膜としての厚さ４０００ＸのＳｉ３Ｎ４膜３
を堆積した。つづいてフォトエツチング技術によ’）
ｓ ｉ３Ｎ ４膜３を選択的に除去して形成すべき溝部
の幅よシ広幅の開口部４を形成した。ひきつづき、写真
蝕刻法によシ前記開ロ部４の一内側壁付近が露出するよ
うにレジストパターン５を形成した後、ｓ１６＜４腺３
及びレソストノやターフ５をマスクとしてｐ型不純物、
例えばボロンを露出した熱酸化膜２全通して基板１にイ
オン注入してボロンイオン注入層６を形成した（第１図
図示）。戻に、レソスｌ−ｚｆターン５を除去し、再度
写真蝕刻法により前記開口部４の反対側の内側壁付近が
露出するようにレノストノやターン７を形成した後Ｓ
Ｉ ３ Ｎ ４膜３及びレジストパターン７をマスクと
してｎ型不純物、例えばリンを露出した熱酸化膜２全通
して基板１にイｆン注入してリンイオン注入層８を形成
した（第２図図示）。
０１）次いで、レジストパターン７を除去し、更に全面
に例えば厚さ３０００ＸのＳ ｉＯ２膜９をＣＶＤ法に
よシ堆積した後、熱処理を施した。この時、第３図に示
す如くボロンイオン 注入層、リンイオン注入層が夫々
活性化、拡散されて一端が前記Ｓｉ３Ｎ４膜３Ｆの領域
まで延びたｐ−型拡散層１０．「型拡散層１１が形成さ
れた。
に例えば厚さ３０００ＸのＳ ｉＯ２膜９をＣＶＤ法に
よシ堆積した後、熱処理を施した。この時、第３図に示
す如くボロンイオン 注入層、リンイオン注入層が夫々
活性化、拡散されて一端が前記Ｓｉ３Ｎ４膜３Ｆの領域
まで延びたｐ−型拡散層１０．「型拡散層１１が形成さ
れた。
（１１） 次いで、リアクティブイオンエツチング（
ＲＩｈ： ）によシＳ ｉＯ２膜９をその膜厚程度除去
して５ｉ５Ｎ４膜３の開口部の内側壁にＳ ｉｏ ２膜
９′を残存させた（第４図図示）。
ＲＩｈ： ）によシＳ ｉＯ２膜９をその膜厚程度除去
して５ｉ５Ｎ４膜３の開口部の内側壁にＳ ｉｏ ２膜
９′を残存させた（第４図図示）。
（ｖ） 次いで、Ｓｉ３Ｎ４膜３及び残存Ｓ ｊＯ２
膜９′をマスクとして露出した熱酸化膜２部分をエツチ
ング除去し、更にＲＩＥによりシリコン基板１を所定深
さ選択的に除去した。この時、１型拡散層１０及びｎ−
型拡散層１ノの大部分が形成されたシリコン基板１部分
は除去されて溝部１２が形成されると共に、この溝部１
２の一側面の基板１部分にｐ−型拡散層が、それと反対
の側面の基板１部分にｎ−型拡散層が、夫々残存され、
これらによりｐ−型反転防止層１３．ｎ−型反転防止層
１４が形成された。つづいて、Ｓ ｔ ｓＮ。膜３及び
残存Ｓ ｉＯ２膜９管マスクとして、例えば酸素を溝部
１２底面の基板１部分にイオン注入してキャリア・キラ
一層１５を形成した（第５図図示）。
膜９′をマスクとして露出した熱酸化膜２部分をエツチ
ング除去し、更にＲＩＥによりシリコン基板１を所定深
さ選択的に除去した。この時、１型拡散層１０及びｎ−
型拡散層１ノの大部分が形成されたシリコン基板１部分
は除去されて溝部１２が形成されると共に、この溝部１
２の一側面の基板１部分にｐ−型拡散層が、それと反対
の側面の基板１部分にｎ−型拡散層が、夫々残存され、
これらによりｐ−型反転防止層１３．ｎ−型反転防止層
１４が形成された。つづいて、Ｓ ｔ ｓＮ。膜３及び
残存Ｓ ｉＯ２膜９管マスクとして、例えば酸素を溝部
１２底面の基板１部分にイオン注入してキャリア・キラ
一層１５を形成した（第５図図示）。
（■）次いで、Ｓｉ３Ｎ４膜３．残存Ｓ １０２膜９′
及び熱酸化膜２を除去した後、全面に溝部１２の幅の捧
以上の厚さの５ｉ０２膜ノロを堆積して該溝部１２内を
ＳｉＯ２で十分に埋め込んだ（第６図図示）。つづいて
、５ｉ０２膜１６をエッチバックした。これによ）溝部
１２内に５ｉ０２からなる分離材１７が埋込まれ、埋込
み型素子分離領域１８が形成された。ひきつづき、ｎ型
不純物例えば砒素をｐ型シリコン基板１に選択的にイオ
ン注入し、拡散させてｎ−ウェル領域１９を形成した（
第７図図示）。
及び熱酸化膜２を除去した後、全面に溝部１２の幅の捧
以上の厚さの５ｉ０２膜ノロを堆積して該溝部１２内を
ＳｉＯ２で十分に埋め込んだ（第６図図示）。つづいて
、５ｉ０２膜１６をエッチバックした。これによ）溝部
１２内に５ｉ０２からなる分離材１７が埋込まれ、埋込
み型素子分離領域１８が形成された。ひきつづき、ｎ型
不純物例えば砒素をｐ型シリコン基板１に選択的にイオ
ン注入し、拡散させてｎ−ウェル領域１９を形成した（
第７図図示）。
６１Ｄ 次いで、常法に従って埋込み型素子分離領域
１８で分離されたｐ型シリコン基板１及びｎ−ウェル領
域１９上にダート酸化膜２０１ 。
１８で分離されたｐ型シリコン基板１及びｎ−ウェル領
域１９上にダート酸化膜２０１ 。
２０２を介して例えば多結晶シリコンからなるケ゛−ト
電極２１．，２１２を形成した。つづいテ、ｎ−ウェル
領域側を覆うレノストパターン（図示せず）を形成し、
このレノスト・平ターン。
電極２１．，２１２を形成した。つづいテ、ｎ−ウェル
領域側を覆うレノストパターン（図示せず）を形成し、
このレノスト・平ターン。
埋込み型素子分離領域１８及びダート電極２１１をマス
クとしてｎ型不純物、例えば砒素をｐ型シリコン基板１
にイオン注入した。ひきつづき、レノストパターンを除
去し、再ｉ、シリコン基板１の島状領域をωうレノスト
パターン（図示せず）を形成した後、このレノスト・ぐ
ターン、埋込み型素子分離領域１８及びダート電極２１
２をマスクとしてｐ型不純物、例えばピロンを「ウェル
領域１９にイオン注入し／ζ。この後、レノストパター
ンを除去して熱処理金施すことにより、島状のシリコン
基板ｌ領域の表面に計型のソース、ドレイン領域２２□
、；！３１７＞ｉ、ｎウェル領域１９の表面にｆ型の
ソース、ドレイン領域２２２．２．３２が、夫々形成さ
れ、０ＭＯ８が製造された（第８図図示）。なお、計型
のソース、ドレイン領域２２□ 、２３１の一端は夫々
ｐ−型反転防止層１３が形成された埋込み型素子分離領
域１８の側面に接すると共に、ｐ＋型のソース、ドレイ
ン領域２２２．２３２ の一端は夫々１Ｎ反転防止層１
４が形成さ１した埋込み型素子分離領域の側面に接する
。（ｔｃ、シ、ｎ＋型ソース領域２２１ ｐＰ＋型ソー
ス領域２２□の一端が接する埋込みｍ素子分離領域は図
示していない。
クとしてｎ型不純物、例えば砒素をｐ型シリコン基板１
にイオン注入した。ひきつづき、レノストパターンを除
去し、再ｉ、シリコン基板１の島状領域をωうレノスト
パターン（図示せず）を形成した後、このレノスト・ぐ
ターン、埋込み型素子分離領域１８及びダート電極２１
２をマスクとしてｐ型不純物、例えばピロンを「ウェル
領域１９にイオン注入し／ζ。この後、レノストパター
ンを除去して熱処理金施すことにより、島状のシリコン
基板ｌ領域の表面に計型のソース、ドレイン領域２２□
、；！３１７＞ｉ、ｎウェル領域１９の表面にｆ型の
ソース、ドレイン領域２２２．２．３２が、夫々形成さ
れ、０ＭＯ８が製造された（第８図図示）。なお、計型
のソース、ドレイン領域２２□ 、２３１の一端は夫々
ｐ−型反転防止層１３が形成された埋込み型素子分離領
域１８の側面に接すると共に、ｐ＋型のソース、ドレイ
ン領域２２２．２３２ の一端は夫々１Ｎ反転防止層１
４が形成さ１した埋込み型素子分離領域の側面に接する
。（ｔｃ、シ、ｎ＋型ソース領域２２１ ｐＰ＋型ソー
ス領域２２□の一端が接する埋込みｍ素子分離領域は図
示していない。
しかして、本発明の０ＭＯ８は第８図に示す如くｐ型シ
リコン基板１に溝部１２及びこの溝部１２内に埋込んだ
分離材１７からなる埋込み型索子分離領域１８を設け、
かつ該素子分離領域１８０対向する側面（島状のｐ型シ
リコン基板領域側とｎ−ウェル領域側）にｐ−型反転防
止層１３、ｎ−型反転防止層１４番夫々設けた構造にな
っている。し７゛ヒがって、埋込み型素子分離領域１８
の溝部１２の形成時におけるその周辺のｐ型シリコン基
板１及びｎ−ウェル領域１９がリーキイーになることに
伴なって、該分離領域１８と接するｎ”ＡＭソース、ド
レイン領域２２１２３１と基板１間、並びにｐ＋型ソー
ス、ドレイン領域２２２，２３２ とｎ−ウェル領域１
９間の接合リーク電流の発生を防止でき、ひいては素子
特性の優れた０ＭＯ８を得ることができる。特に、ｎ−
ウェル領域１９側の素子分離領域１８側面にｎ−型反転
防止層１４を設けることによっ０％ ｎ−ウェル領域１
９の一度を低くした場合における一型ソース、ドレイン
領域２２２，２３２ とウェル領域１９間の接合リーク
電流の発生を防止できるため、ｃＭＯｓの設計マーノン
を増大できる。
リコン基板１に溝部１２及びこの溝部１２内に埋込んだ
分離材１７からなる埋込み型索子分離領域１８を設け、
かつ該素子分離領域１８０対向する側面（島状のｐ型シ
リコン基板領域側とｎ−ウェル領域側）にｐ−型反転防
止層１３、ｎ−型反転防止層１４番夫々設けた構造にな
っている。し７゛ヒがって、埋込み型素子分離領域１８
の溝部１２の形成時におけるその周辺のｐ型シリコン基
板１及びｎ−ウェル領域１９がリーキイーになることに
伴なって、該分離領域１８と接するｎ”ＡＭソース、ド
レイン領域２２１２３１と基板１間、並びにｐ＋型ソー
ス、ドレイン領域２２２，２３２ とｎ−ウェル領域１
９間の接合リーク電流の発生を防止でき、ひいては素子
特性の優れた０ＭＯ８を得ることができる。特に、ｎ−
ウェル領域１９側の素子分離領域１８側面にｎ−型反転
防止層１４を設けることによっ０％ ｎ−ウェル領域１
９の一度を低くした場合における一型ソース、ドレイン
領域２２２，２３２ とウェル領域１９間の接合リーク
電流の発生を防止できるため、ｃＭＯｓの設計マーノン
を増大できる。
また、上記実施例の如く埋込み型素子分離領域１８底面
の基板１部分にキャリア・キラ一層１５を設ければ、基
板電流を吸収して耐うソチアッゾ効果を向上できる。
の基板１部分にキャリア・キラ一層１５を設ければ、基
板電流を吸収して耐うソチアッゾ効果を向上できる。
更に、本発明方法によれば開口部４を有する５１３Ｎ４
膜３をマスクの一部としてボロン及びリンを夫々シリコ
ン基板１にイオン注入し、これらを拡散させて一端が５
ｉ３Ｎ４膜３下の領域まで延びるｐ−型拡散層１０．ｎ
型拡散層１１を夫々形成し、更にＳｉ３Ｎ４膜３の開口
部４の内側壁にＳ ｉ０２膜９′を残存させ、５ｔ３Ｎ
４膜３及び残存５１０２膜９′をマスクとして基板１を
エツチングすることによって、溝部１２を形成できると
共に、同溝部１２の側面に残存したｐ−型拡散層、ｎ−
型拡散層によシルー型反転防止層り３．ｎ−型反転防止
層１４を形成できる。したがって、該溝部１２に分離材
１７を埋込んで埋込み型素子分離領域１８を形成するこ
とにより、該素子分離領域１８と接するソース、ドレイ
ン領域２２１ 。
膜３をマスクの一部としてボロン及びリンを夫々シリコ
ン基板１にイオン注入し、これらを拡散させて一端が５
ｉ３Ｎ４膜３下の領域まで延びるｐ−型拡散層１０．ｎ
型拡散層１１を夫々形成し、更にＳｉ３Ｎ４膜３の開口
部４の内側壁にＳ ｉ０２膜９′を残存させ、５ｔ３Ｎ
４膜３及び残存５１０２膜９′をマスクとして基板１を
エツチングすることによって、溝部１２を形成できると
共に、同溝部１２の側面に残存したｐ−型拡散層、ｎ−
型拡散層によシルー型反転防止層り３．ｎ−型反転防止
層１４を形成できる。したがって、該溝部１２に分離材
１７を埋込んで埋込み型素子分離領域１８を形成するこ
とにより、該素子分離領域１８と接するソース、ドレイ
ン領域２２１ 。
２２□ 、 ２ 、？ｌ 、 ２３□部分での接合リ
ーク電流の発生を防止した高信頼性の０ＭＯ８を極めて
簡牟に製造できる。
ーク電流の発生を防止した高信頼性の０ＭＯ８を極めて
簡牟に製造できる。
なお、上記実施例では半導体基体としてｐ型シリコン基
板を用い、この基板にｎ−ウェル領域を選択的に形成し
たが、逆にｎ壓シリコン基板を用い、この基板にｐ−ウ
ェル領域を選択的に形成してもよい。
板を用い、この基板にｎ−ウェル領域を選択的に形成し
たが、逆にｎ壓シリコン基板を用い、この基板にｐ−ウ
ェル領域を選択的に形成してもよい。
以上詳述した如く、本発明によれば埋込み型素子分離領
域の側面に接するｎ型、ｐ型のソース、ドレイン領域部
分での接合リーク電流の発生を防止した良好な素子特性
を有し、かつ設計の自由度が向上された相補型ＭＯ８半
導体装置、並びにがかる相補型ＭＯ８半導体装置を簡単
に製造し得る方法全提供できる。
域の側面に接するｎ型、ｐ型のソース、ドレイン領域部
分での接合リーク電流の発生を防止した良好な素子特性
を有し、かつ設計の自由度が向上された相補型ＭＯ８半
導体装置、並びにがかる相補型ＭＯ８半導体装置を簡単
に製造し得る方法全提供できる。
第１図〜第８図は本発明の実施例におけるＣＭＯ８の製
造工程を示す断面図である。 １・・・ｐ型シリコン基板、３・・・５１３Ｎ４膜、４
・・・開口部、９′・・・残存５ｉ０２膜、１２・・・
溝部、１３・・・ｐ−型反転防止層、１４・・・ｎ−型
反転防止層、１５・・・キャリア・キラ一層、１７・・
・分離材、１８・・・埋込み型素子分離領域、１９・・
・ｎ−ウェル領域、２１１．２１２・・・ダート電極、
２２１ ・・・訃型ソース領域、２３１・・・ｎ＋型ド
レイン領域、２２２・・・ｐ＋型ンソー領域、２３２
・・・ｆ型ト９レイン領域。 出願人代理人 弁理士 鈴 江 武 彦Ｌｎ
Ｑ城 轢 ト ０フ糎
鞍
造工程を示す断面図である。 １・・・ｐ型シリコン基板、３・・・５１３Ｎ４膜、４
・・・開口部、９′・・・残存５ｉ０２膜、１２・・・
溝部、１３・・・ｐ−型反転防止層、１４・・・ｎ−型
反転防止層、１５・・・キャリア・キラ一層、１７・・
・分離材、１８・・・埋込み型素子分離領域、１９・・
・ｎ−ウェル領域、２１１．２１２・・・ダート電極、
２２１ ・・・訃型ソース領域、２３１・・・ｎ＋型ド
レイン領域、２２２・・・ｐ＋型ンソー領域、２３２
・・・ｆ型ト９レイン領域。 出願人代理人 弁理士 鈴 江 武 彦Ｌｎ
Ｑ城 轢 ト ０フ糎
鞍
Claims (6)
- （１） 半導体基体と、この半導体基体に設けられ、
該基体に形成された溝部及び該溝部に埋込まれた分離材
からなる埋込み型素子分離領域と、この分離領域の対向
する側面の半導体基体部分に夫々設けられた第１及び第
２導電型の反転防止層とを具備したことを特徴とする相
補型ＭＯ８半導体装置。 - （２）半導体基体上に、形成すべき溝部の幅よシ広幅の
開口部を有する第１被膜を形成する工程と、前記開口部
の一内側壁付近に位置する半導体基体部分に８ｇ１導電
型の不純物をドーピングした後、該開口部の他方の内側
壁付近に位置する半導体基体部分に第２導電型の不純物
をドーピングし、第１．第２導電型の拡散層を夫々形成
する工程と、少なくとも前記第１被膜の開口部を含む周
辺に第２被膜を形成する工程と、この第２被膜を異方性
エツチングすることによシ前記第１被膜の開口部内側壁
に第２被膜を残存させる工程と、前記第１被膜及び残存
第２被膜をマスクとして前記第１．第２導電型の拡散層
の大部分が形成された半導体基体部分をエツチングして
溝部を形成すると共に、該溝部の一側面に第１導電型の
拡散Ｎを、それと反対側の側面に第２導電型の拡散層、
を、夫々残存させる工程と、前記溝部内に分離材を埋込
んで埋込み型素子分離領域を形成する工程とを具備した
ことを特徴とする相補型ＭＯ８半導体装置の製造方法。 - （３）第１被膜が二酸化硅素、金属もしくは窒化硅素か
らなることを特徴とする特許請求の範囲第２項記載の相
補型ＭＯ８半導体装置の製造方法。 - （４）第２被膜が第１被膜に対して選択エツチング性を
哨する材料からなることを特徴とする特許請求の範囲第
２項記載の相補型ＭＯ８半導体装置の製造方法。 - （５） 溝部の形成稜、第１被膜及び残存ｍ２被膜を
マスクとして溝部底面の半導体基体に不純ｖ！：Ｉｆｉ
−ドーピングしてキャリアキラ一層を形成することを特
徴とする特許請求の範囲第２項記載の相補型ＭＯ８半導
体装置の製造方法。 - （６） 不純物として酸素、炭素もしくは金を用いる
ことを特徴とする特許請求の範囲第５項記載の相補型Ｍ
Ｏ８半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036923A JPS59161859A (ja) | 1983-03-07 | 1983-03-07 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036923A JPS59161859A (ja) | 1983-03-07 | 1983-03-07 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161859A true JPS59161859A (ja) | 1984-09-12 |
Family
ID=12483276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036923A Pending JPS59161859A (ja) | 1983-03-07 | 1983-03-07 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252957A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578541A (en) * | 1978-12-08 | 1980-06-13 | Nec Corp | Manufacture of semiconductor device |
| JPS55148466A (en) * | 1979-05-10 | 1980-11-19 | Nec Corp | Cmos semiconductor device and its manufacture |
-
1983
- 1983-03-07 JP JP58036923A patent/JPS59161859A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578541A (en) * | 1978-12-08 | 1980-06-13 | Nec Corp | Manufacture of semiconductor device |
| JPS55148466A (en) * | 1979-05-10 | 1980-11-19 | Nec Corp | Cmos semiconductor device and its manufacture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252957A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
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