JPS6252957A - Ｃｍｏｓ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はラッチアップ耐性を向上させたＣＭＯＳ半導
体装置に関する。

［発明の技術的背景とその問題点］ ＣＭＯＳ半導体装置は、半導体基板の主表面に、当該半
導体基板の′４電形とは逆導電形のウェルが形成され、
このウェルおよびウェル以外の領域にｐ、ｎ各チャンネ
ルのＭＯＳトランジスタが形成されている。このような
特殊な構造のため、半導体基板の内部にはｐｎｐと、ｎ
ｐｎのバイポーラ形トランジスタが寄生的に生じており
、さらにこの２個のトランジスタにより、ＤｎＤｎｌｔ
イリスタが構成されている。

このため、このｐｎｐｎサイリスタが何らかの原因でオ
ン状態に転じると、通常、電源を一旦切らない限り元の
オフ状態に復帰せず、装置内の電源入力端子と接地端子
との間に過電流が流れて、装はは熱破壊に至るという現
象が発生する。この現象は、装置内素子の微細化に伴な
って一層生じ易く、ＣＭＯＳ半導体装圓にとって解決ず
べき最大問題の一つとされ、回路設計、またはプロセス
技術の両面から種々の対策がなされている。

このようなラッチアップ現象の発生防止対策を施した従
来のＣＭＯ３半導体装置を、第３図に示すｐウェル形の
ものを例にとって説明すると、第１の導電形（この例で
はｎ形）の半導体基板１の主表面に、第２の導電形（こ
の例ではｎ形）のウェル２が所要の大きさに形成されて
いる。

ｐウェル２内の領域には第１のチャンネル形（ｎチャン
ネル形）のＭｏＳトランジスタ（以下ｎＭＯ８のように
いう）が形成され、ｐウェル２に隣接したｎ形半導体基
板１の主表面領域には、ｐＭＯ８が形成されている。第
３図に図示のものは、ラッチアップ現象、およびその発
生防止対策の説明を主眼としたものであるため、０ＭＯ
８については、そのｎ＋ソース領域３のみが記載され、
またｐＭＯ８については、そのｐ＋ソース領域４のみが
記載され、０ＭＯ８およびｌ）ＭＯＳの他の構成要素に
ついては図示省略されている。

符号５はｐ＋のｐウェルコンタクト、６はｎ＋の基板コ
ンタクトで、０ＭＯ８の回路構成上、ｐウェルコンタク
ト５は、ｎＭＯ３のソース領域３と共通接続されてアー
スされ、また基板コンタクト６は、ｐＭＯ３のソース領
域４と共通接続されて電源電圧子Ｖｄｄの電源入力端子
７に接続されている。ｐウェル２の界面部のｐｎ接合は
、上記の電源電圧子Ｖｄｄにより逆バイアスされて周囲
のｎ領域から接合分離されている。

８はフィールド酸化膜で、０ＭＯ８およびＩ）ＭＯＳの
形成領域における半導体基板１の表面部には、それぞれ
ゲート酸化膜が形成されているが、図示省略されている
。

前述したように、ＣＭＯＳ半導体装置は、上記のような
特殊な構造のため、ｐＭＯ８形成領域の下方部には、ｐ
＋のソース領［４、ｎ形の基板１、およびｐウェル２に
よりｐｎｐの寄生ラテラルトランジスタｑ１が生じ、一
方、ｐウェル２側には、ｎ＋のソース領域３、ｐウェル
２、およびｎ形の基板１によりｎｐｎの奇生バーチカル
トランジスタｑ２が生じている。

ラテラルトランジスタｑ１のコレクタと、バーチカルト
ランジスタｑ２のベースは、ｐウェル２を共用して生じ
ているため、両者のコレクタと、ベースとが接続された
形となって、両トランジスタＱ＋　、０２は結合され、
ｐｎｐｎサイリスタが構成されている。

ラテラルトランジスタｑ１の電流増幅率をβ１、バーチ
カルトランジスタｑ２の′Ｒ電流増幅率β２とすると、
ノイズ等の外部要因、または衝突電離によるエレクトロ
ン・ホールペアの発生等の装置内部の要因等によって、
β１　・β２〉１の条件が成立したとき、両トランジス
タＱ＋　、Ｑ２がオンに転じ、さらに両トランジスタｑ
１、ｑ２はポジティブフィードバック状態を呈して、オ
ン状態を持続する。そしてついには電源を一旦切らない
限り元の状態に復帰しないというサイリスタ動作を行な
い、ｐウェル２の界面部のｐｎ接合は順バイアスとなっ
て、電源入力端子７とアースとの間に過電流が流れると
いうラッチアップ現象が発生する。

上記のサイリスタ動作が持続されるときの当該サイリス
タに印加されるアノード下限電圧を、ラッチアップ現象
のホールディング電圧ｖｈという。

ホールディング電圧ｖｈは、半導体基板１の基板抵抗、
またはｐウェル２の抵抗が低いほど低くなり、電源電圧
Ｖｄｄとの関係が、Ｖｈ＜Ｖｄｄであると、サイリスタ
動作は持続される。またサイリスタ動作が持続されると
きのラテラルトランジスタｑ１のコレクタから、バーチ
カルトランジスタｑ２のベースに流れる電流は、半導体
基板１の主表面に近い所を流れる。

このように、サイリスタ動作が持続されるときの、その
サイリスタの順方向電流は、半導体基板１の主表面に近
い所を流れるので、従来装置におけるラッチアップ現象
の発生防止対策としては、この電流を阻止するため、そ
の流路部分、即ち０ＭＯ８およびｐＭＯ８の形成領域間
におけるｐウェル２の形成境界部に絶縁性の溝９が衝立
状に設けられている。

溝９は、ＲＩＥ（反応性イオンエツチング）法により、
半導体基板１に狭幅の溝を穿設したのち、熱酸化により
その溝の内壁に酸化膜１０が形成され、さらにその内部
に多結晶シリコン１１が充填されて、絶縁性が有せしめ
られている。溝９の深さは、基板１の表面部を流れる電
流を阻止するという目的から、７μｍ程度とされている
。溝９の深さは、深いほどＮ流が当該溝９の下方を回り
込むようにして流れなければならないため、電流阻止作
用が増して、ラッチアップ現象の発生防止が確実化され
る。

しかしながら上記のＣＭＯＳ半導体装首におけるラッチ
アップ現象の発生防止対策にあっては、満９の深さを７
μｍまたはそれ以上としなければならないため、半導体
基板１に、このような深さまで垂直に溝９を掘り設ける
ことは、プロセス技術上かなりの難しさが伴なうという
問題点があった。また装置内の素子の微細化に伴なって
その電流経路長は、短かくなってくるので、電流が溝９
の下方を回り込まねばならないとしても、溝９のみによ
るラッチアップ現象の発生防止効果は低下してくる。こ
のため満９の深さは１０μｍまたはそれ以上とする必要
があり、このような深さの満９を掘り設けることは一層
困難さが増すという問題点があった。

このため、プロセス技術上のラッチアップ現象の発生防
止対策としては、溝９以外にさらに何らかの対策を講じ
ることが求められていた。

［発明の目的１ この発明は、上記事情に基づいてなされたもので、ラッ
チアップ耐性を向上させて、実質的にラッチアップフリ
ーなＣＭＯＳ半導体装ｄを提供することを目的とする。

［発明の概要］ この発明は、上記目的を達成するために、０ＭＯ８およ
びｐＭＯ５の両ＭＯＳトランジスタの少なくともその間
の部分にあけるウェルの形成境界部に所要深さの絶縁性
の溝を設けるとともに、この溝の少なくとも何れか一方
の側方部に高抵抗領域層を埋設することにより、ラッチ
アップ現象に関与する経路の抵抗値を増大させてホール
ディング電圧ｖｈをＶｈ＞Ｖｄｄの関係となるまで上昇
させ、ラッチアップ現象の発生傾向が生じても、これを
直ちに消失させて、実質的にラッチアップフリーなＣＭ
ＯＳ半導体装置となるようにしたものである。

〔発明の実施例１ 以下この発明を第１図および第２図に基づいて説明する
。この実施例は、前記第３図のものと同様にｐウェルＣ
ＭＯＳ半導体装置に適用されている。なお第１図および
第２図において前記第３図における部材または部位と同
一ないし均等のものは、前記と同一符号を以って示し、
重複した説明を省略す゛る。

まず第１図により、構成を説明すると、この実施例にお
イテハ、ｎＭＱ３１４および０ＭＯ８１５の両ＭＯＳト
ランジスタの少なくともその間の部分におけるｐウェル
２の形成境界部に２μｍ程度の所要深さからなる絶縁性
の満１２が形成されている。＠１２の深さは、前記第３
図のものと較べると３分の１以下程度の深さで、形成容
易性が有せしめられている。なおｎＭＯ８１，４および
０ＭＯ８そのものの構成は、公知のものとｌ？ｉ１様の
ものを適用することができるので、その内部構成の詳細
は図示省略されている。

そしてこの満１２の側方部における半導体基板１中に、
高抵抗領域層１３が埋設されている。ここで溝１２の側
方部とは、′ａ１２の深さと、０ＭＯ８１５におけるソ
ース領域等の拡ｉａ領域の深さとの中間の深さ位置で、
且つ当該ソース領域等の拡散領域と１１１１２との間の
位置を指している。即ちこの位置は寄生サイリスタの電
流経路に相当する位置である。

高抵抗領域層１３は、半導体基板１と同一導電形でｎ−
の低不純物ｍ度で高抵抗を呈するようにしてもよく、ま
た半導体基板１とは逆導電形のｐ形として、基板１のｎ
形に対してｐｎ接合により高抵抗を呈するようにしても
よく、さらに絶縁性の領域そのものとして高１氏抗をヱ
するようにしてもよい。上記何れの態様からなる高抵抗
の領域を構成する場合も、後述するように、イオン注入
とその後の熱拡散処理により構成することができる。

上記のようにして構成した高抵抗領域層１３の抵抗値は
、この部分を流れる寄生サイリスタの順方向電流による
電圧降下を増大させて、ホールディング電圧ｖｈを、電
源電圧Ｖｄｄ以上に増大させるような値とする。

なお図示の例では、高抵抗領域層１３は、ｎ形の半導体
基板１領域中に形成しであるが、同様に溝１２の側方部
に位置するｐウェル２の領域内に形成することもでき、
さらには、ｎ形の半導体基板１の領域、およびｐウェル
２の領域の両頭域中に形成することもできる。ホールデ
ィング電圧Ｖｈの増大作用が、基板１の領域、またはｐ
ウェル２の領域の何れの方が支配的であるかは、半導体
基板１の主表面に形成される素子寸法またはその配置位
置等のパターン設計によって決まってくるので、このパ
ターン設計等に応じて、高抵抗領域１１１３は、上記何
れかの領域中、または両頭域中に形成する。高抵抗領域
層１３を、ｐウェル２内に形成するときは、第１図に図
示の基板１領域中に形成する場合とは、逆の導電形等に
形成する。

次いで上記のｐウェルＣＭＯＳ半導体装置のつ工−ハ製
造工程の一例を第２図の（ａ）〜（ｈ＞を用いて説明す
る。なお以下の説明において（ａ）〜（ｈ）の各項目記
号は、第２図の（ａ）〜（ｈ）のそれぞれに対応する。

（ａ）　　シリコン半導体基板１は、ｎ形で両方位（１
００）、濃度１ｘ１０　　／ｃｍ３のものを使用し、温
度１０００℃で熱酸化し、その主表面に、厚さ約１００
０Ａの酸化膜２１を形成する。次いでこの酸化１！２１
上にレジスト２２をコーティングし、フォトリソグラフ
ィー法で溝１２を掘る位置のレジスト２２の部分に孔開
け２２ａを行なう。

（ｔ））　　Ｎ８４　Ｆ液で溝１２を掘る位置の酸化膜
２１を選択的にエツチングし、レジスト２２および酸化
膜２１をマスクにＲＩＥ法で、シリコン半導体基板１を
約２μｍの深さに垂直にエツチングして溝１２を形成す
る。溝１２の開口幅は、はぼ０．８μｍである。

（Ｃ）　　レジスト２２および酸化膜２１を除去した後
、改めて温度１０００℃で熱酸化し、溝１２の内壁部お
よび半導体基板１の主表面に、厚さ約１０００人の酸化
ＷＡ１０を形成する。次いで溝１２の内部を含む酸化膜
１ｏ上に多結晶シリコンを、厚さ約１μｍ堆積する。

（ｄ）　　ＲＩＥ法により、満１２内部の多結晶シリコ
ン１１を残して、半導体基板１の主表面側の多結晶シリ
コン１１を除去する。この工程により溝１２の内部は酸
化膜１０および多結晶シリコン１１で充填され、絶縁性
が付与される。

（ｅ）　　酸化膜１０上に、改めてレジスト２３をコー
ティングし、フォトリソグラフィー法で、ウェル２の形
成部分のレジスト２３を開口する。

次いでｐ形不純物となるウェル２の領域部分にボロンＢ
を１００ＫｅＶで６Ｘ１０　　／ｃｉ２イオン注入する
。

（ｆ）　　ウェル２の領域上の酸化ｌ１１１０をエツチ
ング除去した後、レジスト２３を除去し、温度１０５０
℃、Ｎ２　＋０２雰囲気中でアニールして深さ約２μｍ
のｐウェル２を形成する。

＜Ｑ）　　再びレジスト２４をコーティングし、高抵抗
領域層１３の埋設位置を開口２４ａした後、ｐ形不純物
であるボロンＢを５００ＫｅＶで深さ約１μｍの位置に
６ｘｌＯ／ｃｍ２の濃度でイオン注入する。イオン種は
、ｐ形不純物としてボロンＢに代えてＡΩでもよい。ま
た高抵抗領域層１３を絶縁物により高抵抗とする場合は
、絶縁イオン種としては０、Ｎ等を使用する。ざらにド
ーズ量はプロセス条件により任意に変えることができる
。

さらに、ｐウェル２内に高抵抗領域層１３を形成すると
きは、ｎ形不純物となるＡＳ、ＰＳＳｂ等を使用する。

（ｈ）　　Ｉｌ化ｌ！２４の除去後、通常のＬＳＩ製造
プロセスに従って、選択酸化法（ＬＯＣＯ８法）により
フィールド酸化ＩＩ８を形成する。この酸化工程の熱処
理で前記（Ｑ）の工程で深い位置に予めイオン注入され
たボロンＢ等の不純物は活性化されるとともに、所要の
領域範囲に拡散されて高抵抗領域１１１３が形成される
。次いで、前記のし＄Ｉ製造プロセスをさらに進めて所
定の領域にｎＭＯ８１４およびｐＭＯ８１５を、それぞ
れ形成する。

次に作用を説明する。

溝１２の深さは、２μｍ程度とされているので、容易形
成性が得られる。この溝１２の存在により、奇生ラテラ
ルトランジスタｑＩのコレクタから、奇生バーチカルト
ランジスタｑ２のベースに流れる電流の径路が、当該溝
１２の下方を回り込むようになるので、これによりバー
チｈルトランジスタｑ２側等のベース幅が厚くなったこ
とに相当し、その電流増幅率β２等が低下する。この結
果前記のβ１　・β２〉１のラッチアップ現象発生のた
めの条件は、非成立傾向となってラッチアップ現象の発
生が抑制される。

溝１２の深さは、第３図の従来のものと較べると浅く形
成されているので電流の回り込み経路長は、従来のもの
より短かい。このためこの溝１２のみによってはラッチ
アップ現象の発生を防止するまでには至らず、上記のよ
うに抑制するだけに止まる。溝１２を設けただけの段階
では、電源電圧Ｖｄｄが例えば５Ｖであるのに対し、ホ
ールディング電圧ｖｈは例えば１．５Ｖ程度であり、こ
のままでは、Ｖｈ＜Ｖｄｄのラッチアップ現象の発生持
続条件を満足し、一旦ラッチアップ現象が発生すると、
一旦電源Ｖｄｄを切るまでは元のオフ状態に復帰させる
ことはできない。

しかしこの発明では、次のような作用によりラッチアッ
プの発生傾向が生じても、これを直ちに消失させて、ラ
ッチアップ耐性が高められる。

即ち、この発明では寄生サイリスタの順方向電流径路に
＾抵抗領域層１３が存在するので、当該順方向ｌｌ流に
よる、この高抵抗領域層１３の部分の電圧降下が増大し
、ホールディング電圧ｖｈが例えば８Ｖまで増してＶｈ
＞Ｖｄｄの関係となる。

このためラッチアップ現象が発生したとしても、持続さ
れることなく直らに消失し、実質的にラッチアップフリ
ーとされる。

したがって装置内の素子寸法等の微細化を図っても、ラ
ッチアップ耐性を適切に増大させることができて、ラッ
チアップフリーのＣＭＯＳ半導体装置とすることができ
る。

なお上述の実施例では、シリコン半導体基板１として、
ｎ形のバルクの基板を用いたが、ｎ０Ｎｎ＋のエピタキ
シャルウェーハを使用して、低抵抗のｎ＋％板に寄生パ
ーティカルトランジスタに電流を流し寄生ラテラルトラ
ンジスタとの結合を弱くすることによって本発明の効果
は一層増大する。

［発明の効果］ 以上説明したように、この発明によれば、ｐＭｏｓおよ
びｐＭｏｓの両ＭＯＳトランジスタの少なくともその間
の部分におけるウェルの形成境界部に所要深さの絶縁性
の溝を設けるとともに、この溝の少なくとも何れか一方
の側方部に高抵抗領［１を埋設したので、ラッチアップ
現象に寄与する径路の抵抗値が増大して、ラッチアップ
現象が継続して生じるのに必要なホールディング電圧の
値が所要値まで上昇し、ラッチアップ現象の発生傾向が
生じても、これが直ちに消失して、ラッチアップ耐性が
向上し、実質的にラッチアップフリーなＣＭＯＳ半導体
装置を提供することができるという利点がある。

【図面の簡単な説明】

第１図はこの発明に係わるＣＭＯＳ半導体装置の実施例
を示す縦断面図、第２図は同上実施例の製造工程の一例
を示す工程図、第３図は従来のＣＭＯ３半導体装置を示
す一部省略縦断面図である。 １：半導体基板、　　　　２：ウェル、３．４：ソース
領域、　　７：ｆｆｉ源入力端子、１０：ｗｉ化膜、 １１：多結晶シリコン、　１２：溝、 １３：高抵抗領域層、 １４　：　ｐＭｏｓ、　　　　１５　：　ｐＭＯ８０第
１図 第２図（Ｃ） 第２図（ｄ） 第２図（ｈ） 第３図

Claims (1)

1. 【特許請求の範囲】 第１の導電形の半導体基板の主表面に形成された第２の
   導電形のウェルと、 該ウェルの領域に形成された第１のチャンネル形のＭＯ
   Ｓトランジスタと、 前記半導体基板の主表面における前記ウェルに隣接した
   領域に形成された第２のチャンネル形のＭＯＳトランジ
   スタと、 前記第１および第２のチャンネル形の両ＭＯＳトランジ
   スタの少なくとも間の部分における前記ウェルの形成境
   界部に所要の深さに形成された絶縁性の溝と、 該溝の少なくとも何れか一方の側方部に埋設された高抵
   抗領域層とを有することを特徴とするＣＭＯＳ半導体装
   置。