JP2005116695A - 半導体装置 - Google Patents

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Abstract

【課題】 ゲート絶縁膜の破壊および高耐久性を有するＥＳＤ保護回路を有する半導体装置を提供する。
【解決手段】 主回路を保護するためにソースとドレインとの間にサージ電流を流すＭＯＳトランジスタを有する半導体装置であって、ＭＯＳトランジスタは、半導体基板１の表面に形成された第１不純物濃度の第１導電型のウェル２を有する。ウェルの表面上に配設されたゲート絶縁膜１２上に接地電位と電気的に接続されたゲート電極１３が設けられる。ソース領域およびドレイン領域１５は、ゲート電極下のチャネル領域を挟むようにウェルの表面に形成され、第１導電型と反対の第２導電型を有し、一方が接地電位と電気的に接続され、ソースおよびドレインを構成する。第１導電型の第１不純物拡散領域１６は、ソース領域およびドレイン領域のそれぞれのチャネル領域と面する面に沿って形成され、第１不純物濃度より高い第２不純物濃度を有する。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関し、詳しくは、例えば、半導体装置のＩ／Ｏ部の静電保護回路に関する。
ＩＣ（Integrated Circuit）等の半導体装置内の素子を保護するための、静電保護回路（静電放電（electrostatic discharge: ESD）保護回路）が知られている。ＥＳＤ保護回路として、ＧＧＮＭＯＳが用いられた第１従来例を図２１に示す。ＧＧＮＭＯＳとは、ゲートが接地されたＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタをいう。図２１に示すように、パッドＰに印加されたサージ電圧に発生した電流（ＥＳＤ電流）が、保護回路ＥＳＤを介してグランドに流れることにより、主回路ＭＣが保護される。
図２２は、トランジスタＴの端子電圧Ｖと、トランジスタＴを流れる電流Ｉと、の関係を示している。図２１のように接続されたトランジスタＴは、図２２に示すような挙動を示す。すなわち、端子電圧Ｖは、トランジスタＴの特性に応じたブレークダウン電圧（トリガー電圧）Ｖｔ１１に達することにより急激に減少し、その後、所定の電圧Ｖｔ１２に達することにより電流Ｉは急激に増加する。電圧Ｖｔ１１、Ｖｔ１２の値を適当に設定することにより、トランジスタＴが保護回路として所望の動作を行う。現在、トラジスタＴに用いられるＭＯＳトランジスタは、約７．７Ｖ程度のブレークダウン電圧Ｖｔ１１を有する。また、このＭＯＳトランジスタは約６ｎｍのゲート絶縁膜を有し、約８Ｖの耐圧を有する。
また、逆バイアス状態で使用される第１従来例と異なり、Ｎ型のＭＯＳトランジスタが順バイアス状態で使用されるＥＳＤ保護回路が知られている。第２従来例を示す図２３に示すように、検知部Ｄによりサージ電圧が検知され、検知部Ｄの出力電圧がＣＭＯＳインバータにより増幅される。ＣＭＯＳインバータの出力信号によってＮＭＯＳトランジスタＭｎ２がオンすることにより、サージ電圧がグランドへと流出する。
第３従来例を図２４に示す。図２４に示すように、サージ電圧が検知部Ｄにより検知されることにより、Ｐ型ＭＯＳトランジスタＭｐ２がオンする。この結果、電源電位線Ｌｖｄからの電位が、ｎｐｎバイポーラトランジスタＴｎ３のベースに印加されることにより、トランジスタＴｎ３がオンする。次いで、ｐｎｐバイポーラトランジスタＴｐ１のベースの電位がグランドによって引かれることによりトランジスタＴｐ１がオンする。サージ電圧は、トランジスタＴｐ１、抵抗Ｒ２を介してグランドへと流出する。
第１従来例では、ゲート絶縁膜の膜厚が６ｎｍの場合、ブレークダウン電圧Ｖｔ１１はＭＯＳトランジスタの耐圧より低い。しかしながら、ＭＯＳトランジスタの微細化に従い、ゲート絶縁膜の膜厚は減少している。したがって、トランジスタＴのゲート絶縁膜の膜厚が例えば３ｎｍとなった場合、耐圧は約５Ｖに低下し、ブレークダウン電圧Ｖｔ１１が耐圧を越えてしまう。この結果、トランジスタＴがＥＳＤ保護回路として動作する前に、ゲート絶縁膜が静電破壊される。そこで、ゲート絶縁膜の膜厚が低下することにより耐圧が下がっても、その耐圧以下のブレークダウン電圧を有するＥＳＤ保護回路が求められる。
第２、第３従来例では、第１従来例と異なり、ＭＯＳトランジスタＭｎ２、Ｍｐ２は順バイアスの条件下で用いられるため、ゲート絶縁膜が静電破壊される恐れは無い。しかしながら、ゲート絶縁膜の膜厚の低下により、ゲート絶縁膜にかかるダメージが大きくなる。すなわち、ＭＯＳトランジスタＭｎ２、Ｍｐ２の耐久性が低下する。
この出願の発明に関連する先行技術文献情報としては次のものがある。
Ming-Dou Ker, “Whole-Chip ESD Protection Design with Efficient VDD-to-VSS ESD Clamp Circuits for Submicron CMOS VLSI”IEEE Trans. Electron Devices, VOL.46, NO.1 JANUARY 1999 Ajith Amerasekera, “Correlating Drain Junction Scaling, Salicide Thickness, and Lateral NPN Behavior, with the ESD/EOS Performance of a 0.25um CMOS Process” Tech. Dig. IEDM, 893, 1996
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、ゲート絶縁膜が静電破壊されたり、耐久性が低下したりすることを回避可能なＥＳＤ保護回路を有する半導体装置を提供しようとするものである。
本発明の第１の視点による半導体装置は、主回路を保護するためにソースとドレインとの間にサージ電流を流すＭＯＳトランジスタを有する半導体装置であって、前記ＭＯＳトランジスタは、半導体基板の表面に形成され、且つ第１不純物濃度を有する、第１導電型のウェルと、前記ウェルの表面上に配設されたゲート絶縁膜と、前記ゲート絶縁膜上に配設され、且つ接地電位と電気的に接続されたゲート電極と、前記ゲート電極下のチャネル領域を挟むように前記ウェルの表面に形成され、且つ前記第１導電型と反対の第２導電型を有し、且つ一方が前記接地電位と電気的に接続された前記ソースおよび前記ドレインを構成するソース領域およびドレイン領域と、前記ソース領域の前記チャネル領域と面する面に沿って形成され、且つ前記第１不純物濃度より高い第２不純物濃度を有する、前記第１導電型の第１不純物拡散領域と、前記ドレイン領域の前記チャネル領域と面する面に沿って前記第１不純物拡散領域と離れて形成され、且つ前記第２不純物濃度を有する、前記第１導電型の第２不純物拡散領域と、を具備することを特徴とする。
本発明の第２の視点による半導体装置は、主回路を保護するためにサージ電流を流す保護回路を有する半導体装置であって、前記保護回路は、サージ電圧入力部と、前記サージ電圧入力部と接続され、サージ電圧の印加を検知した際に検知信号を出力する検知部と、前記検知信号が増幅された増幅信号を出力する増幅部と、ベースに前記増幅信号を供給され、且つコレクタを前記サージ電圧入力部と電気的に接続されたｎｐｎ型の第１トランジスタと、ベースを前記第１トランジスタのエミッタと電気的に接続され、且つコレクタを前記第１トランジスタのコレクタと電気的に接続され、且つエミッタが接地電位と電気的に接続されたｎｐｎ型の第２トランジスタと、を具備することを特徴とする。
本発明の第３の視点による半導体装置は、主回路を保護するためにサージ電流を流す保護回路を有する半導体装置であって、前記保護回路は、サージ電圧入力部と、前記サージ電圧入力部と接続され、サージ電圧の印加を検知した際に検知信号を出力する検知部と、ベースに前記検知信号を供給され、且つコレクタを前記サージ電圧入力部と電気的に接続されたｎｐｎ型の第１トランジスタと、ベースを前記第１トランジスタのエミッタと電気的に接続され、且つコレクタを前記第１トランジスタのコレクタと電気的に接続されたｎｐｎ型の第２トランジスタと、入力端を前記サージ電圧入力部と接続され、且つ出力端を接地電位と電気的に接続され、且つトリガー信号入力端を前記第２トランジスタのエミッタと接続された、サイリスタ部と、を具備することを特徴とする。
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
本発明によれば、ゲート絶縁膜が静電破壊されたり、耐久性が低下したりすることを回避可能なＥＳＤ保護回路を有する半導体装置を提供できる。
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置を概略的に示す断面図である。図１に示すように、例えばシリコンからなるｎ型の半導体基板１の表面に、ｐ型のウェル２が形成される。ｐウェル２の表面に、例えば深さ２００〜３５０ｎｍの素子分離絶縁膜３が形成される。
ｐウェル２上にｎ型のＭＩＳトランジスタ１１が設けられる。トランジスタ１１は、図２１のＥＳＤ保護回路のＧＧＮＭＯＳとして用いられる。トランジスタ１１は、ゲート絶縁膜１２、ゲート電極１３、低濃度ソース／ドレイン拡散領域１４、高濃度ソース／ドレイン拡散領域１５、不純物拡散領域１６、側壁絶縁膜１７を有する。
ゲート電極１３は、低濃度ソース／ドレイン拡散領域１４の相互間のウェル２上（半導体基板１上）にゲート絶縁膜１２を介して設けられる。ゲート絶縁膜１２は、例えば１〜６ｎｍの膜厚を有するシリコン酸化膜により構成される。ゲート電極１３は、例えば５０〜２００ｎｍの厚さを有する多結晶シリコンにより構成される。
側壁絶縁膜１７により、ゲート絶縁膜１２、ゲート電極１３の側面が覆われる。側壁絶縁膜１７は、例えば、シリコン酸化膜、シリコン窒化膜により構成される。さらに、シリコン酸化膜、シリコン窒化膜のいずれかをライナー膜として、もう一方がライナー膜の外側に設けられる構成とすることもできる。
ｐ型の高濃度ソース／ドレイン拡散領域（ソース／ドレインコンタクト領域）１５は、ｐウェル２の表面内において、例えば素子分離絶縁膜３から、側壁絶縁膜１７の近傍まで形成される。ｐ型の低濃度ソース／ドレイン拡散領域（ソース／ドレイン・エクステンション領域）１４は、ｐウェル２の表面で、高濃度ソース／ドレイン拡散領域１５の端部からゲート電極１３の端部まで形成される。低濃度ソース／ドレイン拡散領域１５は、高濃度ソース／ドレイン領域１４より浅く形成される。
ｐ型の不純物拡散領域１６は、低濃度ソース／ドレイン拡散領域１４のそれぞれの境界に沿って形成され、少なくとも低濃度ソース／ドレイン拡散領域１４のチャネル領域に面する面に沿って形成される。不純物拡散領域１６は、ｐウェル２より高い不純物濃度を有する。また、不純物拡散領域１６の端部は、半導体基板１の表面において、低濃度ソース／ドレイン拡散領域１４と同様に、ゲート電極１３の端部まで達する。不純物拡散領域１６は、低濃度ソース／ドレイン拡散領域１４よりやや深い位置まで形成される。
半導体基板１上の全面には、層間絶縁膜２１が設けられる。層間絶縁膜２１は、例えばＴＥＯＳ（tetraethylorthosilicate）、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、ＳｉＮ（窒化シリコン）等により構成される。層間絶縁膜２１内に、高濃度ソース／ドレイン拡散領域１５に達するコンタクトプラグ２２が設けられる。コンタクトプラグ２２は、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）等からなるバリアメタル（図示せぬ）、およびＷ（タングステン）等により構成される。層間絶縁膜２１内のコンタクトプラグ２２上に配線層２３が設けられる。トランジスタ１１のチャネル領域には、ｐウェル２の表面に形成されたｐ型のコンタクト領域２４により電位が印加される。
図２は、図１のＩＩ−ＩＩ線に沿った不純物プロファイルを示している。図２に示すように、ｎ型の低濃度ソース／ドレイン拡散領域１４より、深い位置までｐ型の不純物拡散領域１６が形成されている。
次に、図１の半導体装置の製造方法について図３〜図６を用いて説明する。図３、図４、図６、図７は、図１の半導体装置の製造工程を順に示す断面図である。図５は、図４に続く工程を示す平面図である。図３に示すように、半導体基板１の表面に、リソグラフィ工程、エッチング技術を用いて、素子分離絶縁膜３が形成される。次に、半導体基板１の表面に、イオン注入を行うことによりｐウェル２が形成される。典型的なイオン注入の条件として、ボロンが２６０ＫｅＶ、２．０×１０13ｃｍ-2の条件下で注入される。次に、リソグラフィ工程、エッチング技術を用いて、トランジスタ１１のチャネル形成予定領域に、閾値調整のためのイオン注入が行われる。典型的なイオン注入の条件として、ヒ素が１００ＫｅＶ、１．５×１０13ｃｍ-2の条件下で注入される。次に、注入されたイオンの活性化のための熱処理が行われる。
次に、図４に示すように、熱酸化法、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、ゲート絶縁膜１２が形成される。次に、半導体基板１上の全面にゲート電極１３の材料膜が堆積される。次に、リソグラフィ工程、およびＲＩＥ（Reactive Ion Etching）等のエッチング技術を用いてゲート電極１３が形成される。次に、熱酸化法によって、ゲート電極１３の表面にＳｉＯ2等の後酸化膜（図示せぬ）が形成される。
次に、図５、図６に示すように、ｐウェル２よりやや大きい開口３１を有するマスク材３２が、半導体基板１上に、リソグラフィ工程およびエッチング技術を用いて形成される。次に、このマスク材３２およびゲート電極１３マスクとして、イオン注入を行うことにより、不純物拡散領域１６が形成される。イオン注入の条件の一例として、ＢＦ2が（フッ化ボロン）３０〜６０ＫｅＶ、１×１０13ｃｍ-2〜１０×１０13ｃｍ-2の条件下で注入される。次に、マスク材３２が除去される。
次に、図７に示すように、リソグラフィ工程、エッチング技術、イオン注入法、熱酸化法を用いて、低濃度ソース／ドレイン拡散領域１４が形成される。この際のイオン注入は、例えばＡｓが１〜５ＫｅＶ、５×１０14ｃｍ-2〜１．５×１０15ｃｍ-2の条件下で行われる。次に、ＬＰＣＶＤ法、およびＲＩＥ法等のエッチング技術を用いて、側壁絶縁膜１７が形成される。次に、リソグラフィ工程、エッチング技術、イオン注入法を用いて、例えばＰ（リン）、Ａｓ（ヒ素）等の不純物が注入された高濃度ソース／ドレイン拡散領域１５、コンタクト領域２４が形成される。次に、高濃度ソース／ドレイン拡散領域１５上に、スパッタリング法および熱処理を経ることにより、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等の材料を用いたシリサイドが形成される。コンタクトホール形成時にシリサイドが一部除去されることを防止するために、ＲＩＥ時の選択比がシリサイドより高い膜が、シリサイド上に設けられても良い。
次に、図１に示すように、半導体基板１上に層間絶縁膜２１が形成され、層間絶縁膜２１内にコンタクトホールが形成される。次に、コンタクトホールがバリアメタル、コンタクトプラグ２２の材料膜により埋め込まれる。次に、配線層２３が形成される。
次に、上記構成の半導体装置の効果について説明する。図８は、ＧＧＮＭＯＳトランジスタの電圧、電流特性を示している。図８中、破線は、不純物拡散領域１６を有さない場合、すなわち第１従来例の場合を示している。一方、実線は上記条件でイオン注入することにより形成された不純物拡散領域１６を有する場合を示している。図８に示すように、第１従来例の場合、トリガー電圧Ｖｔ１は、約７．７Ｖである。これに対し、本発明の第１実施形態によれば、トリガー電圧Ｖｔ１１は、約６．５Ｖである。
図９は、不純物拡散領域１６の不純物濃度と、トランジスタ１１のトリガー電圧と、の関係を示している。また、図１０は、不純物拡散領域１６の不純物濃度と、ソース／ドレイン拡散領域
１４相互間のリーク電流と、の関係を示している。図９に示すように、不純物拡散領域１６形成の際、例えば打ち込みエネルギーを一定とした場合、不純物拡散領域の不純物濃度を増加させることにより、トリガー電圧Ｖｔ１を低下させることができる。すなわち、後述するような、第１実施形態により得られる効果が大きくなる。しかしながら、図１０に示すように、同様に同じ打ち込みエネルギーの下、不純物拡散領域の不純物濃度を増加させることにより、リーク電流が増加する。したがって、不純物拡散領域１６の濃度は、許容されるリーク電流の値と、所望のトリガー電圧の値と、を考慮して決定されることが重要である。
第１実施形態に係る半導体装置によれば、ＧＧＮＭＯＳトランジスタ１１は、ｎ型の低濃度ソース／ドレイン拡散領域１４に沿って、チャネル領域を挟むようにｐ型の不純物拡散領域１６が形成される。このため、ＧＧＮＭＯＳトランジスタ１１のトリガー電圧Ｖｔ１を低下させることができる。したがって、トランジスタ１１のゲート絶縁膜１２の膜厚の低下に伴ってトランジスタ１１の耐圧が低下しても、トリガー電圧Ｖｔ１に達する前にトランジスタ１１が静電破壊されることを回避できる。
また、不純物拡散領域１６の濃度を調整することにより、トリガー電圧Ｖｔ１を任意に設定することができる。このため、トリガー電圧Ｖｔ１を、トランジスタ１１の耐圧に対してマージンを持って設定できる。
（第２実施形態）
第１実施形態では、トランジスタ１１の全面に亘ってイオン注入されることにより、不純物拡散領域１６が形成される。これに対して、第２実施形態では、延在するゲート電極１３の一部にのみイオン注入される。
図１１は、本発明の第２実施形態に係る半導体装置を概略的に示す平面図である。図１１に示すように、トランジスタ１１は、ゲート電極１３の延在方向に沿って、第１領域１１ａと、第２領域１１ｂとを有する。第１領域１１ａには、第１実施形態と同様の不純物拡散領域１６が形成される。一方、第２領域１１ｂには、不純物拡散領域１６は形成されない。第１領域１１ａの断面図は、図１と同様である。第２領域１１ａの断面図は、図１から不純物拡散領域１６を除いた構成と同じである。第１領域１１ａは、ゲート電極１３に沿って、任意の位置に、任意の個数配置される。
次に、図１１の構成の半導体装置の製造方法について、図１２を用いて説明する。図３までの工程は、第１実施形態と同様である。図３の工程後、図１２に示すように、ゲート電極１３に沿って、開口３１を有するマスク材３２が、半導体基板１上に形成される。開口３１は、第１領域１１ａが形成される予定の領域に対応する。具体的な構成の一例は、ゲート電極１３と交差する方向の寸法Ｌａ、ゲート電極１３の延在方向の寸法Ｌｂは、ともに４００〜１０００ｎｍである。また、開口３１の間隔Ｌｃも、４００〜１０００ｎｍである。このマスク材３２をマスクとして、第１実施形態の図５、図６の工程と同じ条件により、イオンが注入されることにより、不純物拡散領域１６が形成される。この後の工程は、第１実施形態と同じである。
次に、上記構成の半導体装置の効果について説明する。上記したように、不純物拡散領域１６が形成されると、その不純物濃度の値によっても異なるが、トランジスタ１１のリーク電流が増加する。したがって、第２実施形態のように、第１領域１１ａを、トランジスタ１１の一部とし、この第１領域１１ａ内にのみ不純物拡散領域１６が形成される。こうすることにより、リーク電流が発生する位置は、トランジスタ１１の全体では無く、第１領域１１ａ内に限られる。このため、トランジスタ１１内で発生するリーク電流の総量が低下する。
一方、第１領域１１ａは、ゲート電極１３に沿っていずれかの位置に、少なくとも１つ配置されていれば、第１実施形態に記載した効果を得られる。しかしながら、大きなゲート幅を有するゲート電極１３に対して第１領域１１ａが占める割合が小さすぎると、十分な効果を得られない恐れがある。このため、各第１領域１１ａ間の間隔Ｌｃは、ゲート電極１３のゲート幅の７７．５％〜９２．５％、好ましくは８５％〜９２．５％、さらに好ましくは９０％〜９２．５％を占めるように設定される。
第２実施形態に係る半導体装置によれば、不純物拡散領域１６が、ゲート電極１３の全体ではなく、一部のみに沿って形成される。よって、第１実施形態と同様の効果を得られるとともに、第１実施形態よりもリーク電流を低減することができる。
（第３実施形態）
第１、第２実施形態では、ＥＳＤ保護素子として、ＧＧＮＭＯＳトランジスタが用いられる。これに対して、第３実施形態では、バイポーラトランジスタが用いられる。
図１３は、本発明の第３実施形態に係る半導体装置を示す回路図である。図１３に示すように、電源電位線Ｌｖｄに、サージ電圧の入力パッドＰ（サージ電圧入力部）が接続される。また、電源電位線Ｌｖｄと、接地電位線Ｌｖｓとの間に、主回路ＭＣ、検知部Ｄ１、増幅部Ａ１、サージ電流バイパス部Ｂ１、が接続される。
検知部Ｄ１は、サージ電圧の入力を検知した際に、検知信号Ｓｄ１を出力する。検知部Ｄ１は、例えば、直列接続された抵抗Ｒ１とキャパシタＣとから構成される。抵抗Ｒ１の、キャパシタＣとの接続ノードＮ１と反対の端部は、電源電位線Ｌｖｄと接続される。キャパシタＣの、接続ノートＮ１と反対の端部は、接地電位線Ｌｖｓと接続される。
増幅部Ａ１は、検知信号Ｓｄ１を増幅し、トリガー信号Ｓｇ１を出力する。増幅部Ａ１は、ＰＭＯＳトランジスタＭｐ１、ＮＭＯＳトランジスタＭｎ１からなるＣＭＯＳインバータ回路により構成される。
サージ電流バイパス部Ｂ１は、トリガー信号Ｓｇ１を供給されるとオンし、電源電位線Ｌｖｄと接地電位線Ｌｖｓとをショートすることにより、サージ電流が主回路ＭＣに流入することを防止する。サージ電流バイパス部Ｂ１は、ダーリントン接続されたｎｐｎトランジスタＴｎ１、Ｔｎ２により構成される。すなわち、トランジスタＴｎ１のベースには、トリガー信号Ｓｇ１が供給され、コレクタは電源電位線Ｌｖｄと接続される。トランジスタＴｎ２のコレクタは、電源電位線Ｌｖｄと接続され、ベースは、トランジスタＴｎ１のエミッタと接続され、エミッタは接地電位線Ｌｖｓと接続される。
トランジスタＴｎ１、Ｔｎ２は、５〜１０程度の電流増幅率βを有する。したがって、サージ電流バイパス部Ｂ１はβ×β＝２５〜１００の電流増幅率を有する。トランジスタＴｎ１、Ｔｎ２として、後述するように、通常のＭＯＳトランジスタ形成工程を利用して構成される素子を用いることができる。
次に、図１３の構成の回路の動作について説明する。サージ電圧の印加に伴い、増幅部Ａ１によってトランジスタＴｎ１のベース・エミッタ間がバイアスされ、この結果、トランジスタＴｎ１がオンする。トランジスタＴｎ１がオンすることにより、トランジスタＴｎ２のベースがバイアスされ、この結果、トランジスタＴｎ２がオンする。トランジスタＴｎ２を流れる電流は、トランジスタＴｎ１のベース・エミッタ間を流れる電流にサージ電流バイパス部Ｂ１の電流増幅率を乗じた値である。
次に、図１３のバイポーラトランジスタＴｎ１、Ｔｎ２をＭＯＳトランジスタ形成工程を用いて実現する方法について説明する。図１４は、本発明の第３実施形態に係る半導体装置を概略的に示す断面図であり、図１３のバイポーラトランジスタＴｎ１、Ｔｎ２を概略的に示す断面図である。図１５は、図１４のバイポーラトランジスタ形成領域５の平面図である。
図１４、図１５に示すように、バイポーラトランジスタ形成領域５、ＰＭＯＳトランジスタ形成領域６、ＮＭＯＳトランジスタ形成領域７が形成される。ｐ型の半導体基板１の表面に、例えばヒ素を１２００ＫｅＶ、１×１０13ｃｍ-2の条件下で注入することによりｎウェル４が形成される。ｎウェル４内には、相互に離れて形成されたｐウェル２が形成される。ｎウェル４とｐウェル２との境界には、素子分離絶縁膜３が形成される。
ＰＭＯＳトランジスタ形成領域６には、ＰＭＯＳトランジスタ１１ｐが形成される。ＰＭＯＳトランジスタ１１ｐは、１対の高濃度ソース／ドレイン拡散領域１５ｂ、図示せぬゲート絶縁膜を介してｎウェル４の表面上に設けられたゲート電極１３を有する。高濃度ソース／ドレイン拡散領域１５ｂは、ｎウェル４の表面に形成され、また、ｐウェル２より高い不純物濃度を有する。ＰＭＯＳトランジスタ１１ｐが、ｐ型の低濃度ソース／ドレイン拡散領域１４を有する構成とすることも可能である。
ＮＭＯＳトランジスタ形成領域７には、ＮＭＯＳトランジスタ１１ｎが形成される。ＮＭＯＳトランジスタ１１ｎは、１対の高濃度ソース／ドレイン拡散領域１５ａ、図示せぬゲート絶縁膜を介してｐウェル２の表面上に設けられたゲート電極１３を有する。高濃度ソース／ドレイン拡散領域１５ａは、ｐウェル２の表面に形成される。ＮＭＯＳトランジスタ１１ｎが、ｎ型の低濃度ソース／ドレイン拡散領域１４を有する構成とすることも可能である。
バイポーラトランジスタ形成領域５のｐウェル２内には、トランジスタ構造Ｔ１、Ｔ２が設けられる。トランジスタ構造Ｔ１、Ｔ２は、高濃度ソース／ドレイン拡散領域１５ａ、１５ｂと、ゲート電極１３を有する。トランジスタ構造Ｔ１、Ｔ２、ＮＭＯＳトランジスタ１１ｎ、ＰＭＯＳトランジスタ１１ｐを構成する高濃度ソース／ドレイン拡散領域１５ａは、同一の工程により形成される。したがって、実質的に同じ不純物濃度を有する。高濃度ソース／ドレイン拡散層１５ｂに関しても同様である。
また、トランジスタ構造Ｔ１、Ｔ２、ＮＭＯＳトランジスタ１１ｎ、ＰＭＯＳトランジスタ１１ｐを構成するゲート電極１３は、同一の工程により形成される。したがって、各ゲート電極１３は、実質的に同じ材料により構成される。ｎウェル４の表面には、ｎウェル４の不純物濃度より高い不純物濃度を有するコンタクト領域４１が形成される。
トランジスタ構造Ｔ１、Ｔ２により、高濃度ソース／ドレイン拡散領域１５ｂをベース、ｎウェル４をコレクタ、高濃度ソース／ドレイン拡散領域１５ａをエミッタとした、トランジスタＴｎ１、Ｔｎ２が構成される。トランジスタ構造Ｔ１の高濃度ソース／ドレイン拡散領域１５ａと接続された配線層２３ａと、トランジスタ構造Ｔ２の高濃度ソース／ドレイン拡散領域１５ｂと接続された配線層２３ｂとは、電気的に接続されている。トランジスタＴｎ１、Ｔｎ２のコレクタを構成するｎウェル４には、コンタクト領域４１を介して電位が与えられる。
第３実施形態に係る半導体装置によれば、ＥＳＤ保護回路のサージ電流バイパス部Ｂ１が、バイポーラトランジスタＴｎ１、Ｔｎ２により構成される。バイポーラトランジスタは、ＭＯＳトランジスタと異なり、動作の度に電圧を印加されるゲート絶縁膜のような壊れやすい部分を有さない。したがって、バイポーラトランジスタは、耐久性の点でＭＯＳトランジスタより優れる。サージ電流バイパス部Ｂ１をバイポーラトランジスタＴｎ１、Ｔｎ２により構成することにより、耐久性に優れたＥＳＤ保護回路を有する半導体装置を提供できる。
また、第３実施形態によれば、トランジスタＴｎ１、Ｔｎ２は、ＭＯＳトランジスタ１１ｎ、１１ｐの形成工程と同一の工程により形成できる。この場合、ゲート電極１３のパターン、および不純物注入の際のマスクの変更により実現できる。したがって、製造工程を大幅に変更することなく、バイポーラトランジスタＴｎ１、Ｔｎ２を形成することができる。
また、第３実施形態によれば、ダーリントン接続されたトランジスタＴｎ１、Ｔｎ２により、サージ電流バイパス部Ｂ１が構成される。一般に、ＭＯＳトランジスタの形成工程を利用して形成されたバイポーラトランジスタは、注入される不純物の条件および不純物濃度に起因して、低い電流増幅率を有する。そこで、トランジスタＴｎ１、Ｔｎ２をダーリントン接続することにより、低い電流増幅率を補うことができる。したがって、サージ電流を接地電位線Ｌｖｓへと効率よくバイパスすることができる。
（第４実施形態）
第４実施形態では、サージ電流バイパス部、および増幅部がバイポーラトランジスタにより構成される。
図１６は、本発明の第４実施形態に係る半導体装置を示す回路図である。図１６に示すように、電源電位線Ｌｖｄと、配線Ｌ１との間に、検知部Ｄ２、増幅部Ａ２、サージ電流バイパス部Ｂ２、が接続される。
検知部Ｄ２は、例えば、直列接続された抵抗Ｒ１とキャパシタＣとから構成される。キャパシタＣの、抵抗Ｒ１との接続ノードＮ２と反対の端部は、電源電位線Ｌｖｄと接続される。抵抗Ｒ１の、接続ノードＮ２と反対の端部は、配線Ｌ１と接続される。
増幅部Ａ２は、検知信号Ｓｄ２を増幅し、トリガー信号Ｓｇ２を出力する。増幅部Ａ２は、ダーリントン接続されたトランジスタＴｎ１、Ｔｎ２により構成される。
サージ電流バイパス部Ｂ２は、サイリスタ接続されたｐｎｐトランジスタＴｐ１、ｎｐｎトランジスタＴｎ３により構成される。すなわち、トランジスタＴｐ１のエミッタは、電源電位線Ｌｖｄと接続され、コレクタは、バイアス発生のための抵抗Ｒ２を介して接地電位とされる。トランジスタＴｎ３のコレクタは、トランジスタＴｐ１のベースと接続され、コレクタは接地電位とされ、ベースには、トリガー信号Ｓｇ２が供給される。サイリスタの入力端は、トランジスタＴｐ１のエミッタに相当し、出力端はトランジスタＴｎ３のエミッタに相当する。
次に、図１６の構成の回路の動作について説明する。サージ電圧の入力に伴い、検知部Ｄ２は、検知信号Ｓｄ２を出力する。検知信号Ｓｄ２が増幅部Ａ２に供給されることにより、トランジスタＴｎ１のベース・エミッタ間がバイアスされ、この結果、トランジスタＴｎ１がオンする。トランジスタＴｎ１がオンすることにより、トランジスタＴｎ２のベースがバイアスされ、この結果、トランジスタＴｎ２がオンする。
トランジスタＴｎ２のオンに伴い、トリガー信号Ｓｇ２がサージ電流バイパス部Ｂ２に供給される。トリガー信号Ｓｇ２が供給されることによって、トランジスタＴｎ３がオンする。トランジスタＴｎ３がオンすることにより、トランジスタＴｐ１がオンし、すなわちサイリスタ構造がオンする。この結果、サージ電流バイパス部Ｂ２を介してサージ電流がグランドへ流出する。
図１６の増幅部Ａ２のトランジスタＴｎ１、Ｔｎ２の断面構造は第３実施形態と同様であるため説明は省略する。
第４実施形態に係る半導体装置によれば、ＥＳＤ保護回路の増幅部Ａ２が、第３実施形態と同様に、ダーリントン接続されたバイポーラトランジスタＴｎ１、Ｔｎ２により構成される。このため、第３実施形態と同様の理由により、増幅部Ａ２は検知信号Ｓｄ２を効率よく増幅することができる。よって、効率よく増幅されたトリガー信号Ｓｇ２により、サージ電流バイパス部Ｂ２は大きなサージ電流を主回路ＭＣから迂回させることができる。
また、第４実施形態によれば、ＭＯＳトランジスタが用いられていないので、優れた耐久性を有するＥＳＤ保護回路を含んだ半導体装置を提供できる。さらに、ＭＯＳトランジスタの形成工程を利用して形成されたバイポーラトランジスタにより増幅部Ａ２が構成されるため、第３実施形態と同様の効果を得られる。
（第５実施形態）
第５実施形態は、第３、第４実施形態の構成の回路を実現できる半導体装置の構造に関する。すなわち、第３、第４実施形態では、高濃度ソース／ドレイン拡散領域１５ａ、１５ｂ相互の電気的な分離に、ゲート電極１３と同様の構造が用いられる。これに対して、第５実施形態では、素子分離絶縁膜３が用いられる。
図１７は、本発明の第５実施形態に係る半導体装置を概略的に示す断面図であり、図１３、図１６のバイポーラトランジスタＴｎ１、Ｔｎ２を概略的に示す断面図である。図１８は、図１７のバイポーラトランジスタ形成領域５の平面図である。
図１７、図１８に示すように、高濃度ソース／ドレイン拡散領域１５ａ、１５ｂの相互間には、素子分離絶縁膜３が設けられる。また、この部分の半導体基板１上には、ゲート電極１３は設けられていない。その他の構成は、第３実施形態と同様である。
第５実施形態に係る半導体装置によれば、第３、第４実施形態と同様の効果を得られる。
（第６実施形態）
第４、第５実施形態では、トランジスタＴｎ１、Ｔｎ２が、いわゆる縦型のバイポーラトランジスタにより実現される。これに対して、第６実施形態では、いわゆる横型バイポーラトランジスタが用いられる。
図１９は、本発明の第６実施形態に係る半導体装置を概略的に示す断面図であり、図１３、図１６の構成の回路をＭＯＳトランジスタ形成工程を用いて実現することが可能な半導体装置を概略的に示している。また、図２０は、図１９のバイポーラトランジスタ形成領域５の平面図である。
図１９、図２０に示すように、ｐウェル２内にトランジスタ構造Ｔ３が設けられる。トランジスタ構造Ｔ３は、ｎ型の高濃度ソース／ドレイン拡散領域１５ａとゲート電極１３とを有する。ｐウェル４の表面のソース／ドレイン拡散領域１５ｂ（コンタクト領域）を介してｐウェル４に電位が与えられる。
トランジスタ構造Ｔ３により、ｐウェル４をベース、高濃度ソース／ドレイン拡散領域１５ａをコレクタ、エミッタとするトランジスタＴｎ１、Ｔｎ２が構成される。２つのトランジスタ構造Ｔ３のうち、一方のエミッタが他方のベースと図示せぬ配線層およびコンタクトにより電気的に接続されることにより、ダーリントン接続が実現される。その他の構成は、第３実施形態と同様である。
第６実施形態に係る半導体装置によれば、第３、第４実施形態と同様の効果を得られる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第１実施形態に係る半導体装置を概略的に示す断面図。 図１の一部の不純物プロファイルを示す図。 図１の半導体装置の製造工程の一部を概略的に示す断面図。 図３に続く工程を示す断面図。 図４に続く工程を示す平面図。 図４に続く工程を示す断面図。 図６に続く工程を示す断面図。 ＧＧＮＭＯＳトランジスタの電圧、電流特性を示す図。 不純物拡散領域の不純物濃度とＧＧＮＭＯＳトランジスタのトリガー電圧との関係を示す図。 不純物拡散領域の不純物濃度とリーク電流との関係を示す図。 本発明の第２実施形態に係る半導体装置を概略的に示す平面図。 図１１の半導体装置の製造工程の一部を概略的に示す平面図。 本発明の第３実施形態に係る半導体装置を示す回路図。 本発明の第３実施形態に係る半導体装置を概略的に示す断面図。 本発明の第３実施形態に係る半導体装置を概略的に示す平面図。 本発明の第４実施形態に係る半導体装置を示す回路図。 本発明の第５実施形態に係る半導体装置を概略的に示す断面図。 本発明の第５実施形態に係る半導体装置を概略的に示す平面図。 本発明の第６実施形態に係る半導体装置を概略的に示す断面図。 本発明の第６実施形態に係る半導体装置を概略的に示す平面図。 保護回路の第１従来例を示す図。 図２１の保護回路の電流・電圧特性を示す図。 保護回路の第２従来例を示す図。 保護回路の第３従来例を示す図。
符号の説明
１…半導体基板、２…ｐウェル、３…素子分離絶縁膜、４…ｎウェル、５…バイポーラトランジスタ形成領域、６…ＰＭＯＳトランジスタ形成領域、７…ＮＭＯＳトランジスタ形成領域、１１、１１ｎ、１１ｐ…ＭＯＳトランジスタ、１１ａ…第１領域、１１ｂ…第２領域、１２…ゲート絶縁膜、１３…ゲート電極、１４…低濃度ソース／ドレイン拡散領域
１５、１５ａ、１５ｂ…高濃度ソース／ドレイン拡散領域、１６…不純物拡散領域、１７…側壁絶縁膜、２１…層間絶縁膜、２２…コンタクトプラグ、２３、２３ａ、２３ｂ…配線層、２４、４１…コンタクト領域、３１…開口、３２…マスク材、Ｌｖｄ…電源電位線、Ｌｖｓ…接地電位線、Ｄ１、Ｄ２…検知部、Ａ１、Ａ２…増幅部、Ｂ１、Ｂ２…サージ電流バイパス部、Ｒ１、Ｒ２…抵抗、Ｃ…キャパシタ、Ｓｄ１…検知信号、Ｓｇ１…トリガー信号、Ｍｐ１、Ｍｎ１…ＭＯＳトランジスタ、Ｎ１、Ｎ２…接続ノード、Ｔｎ１、Ｔｎ２、Ｔｎ３…ｎｐｎトランジスタ、Ｔｐ１…ｐｎｐトランジスタ、Ｔ１、Ｔ２…トランジスタ構造、Ｌ１…配線。

Claims (14)

  1. 主回路を保護するためにソースとドレインとの間にサージ電流を流すＭＯＳトランジスタを有する半導体装置であって、
    前記ＭＯＳトランジスタは、
    半導体基板の表面に形成され、且つ第１不純物濃度を有する、第１導電型のウェルと、
    前記ウェルの表面上に配設されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配設され、且つ接地電位と電気的に接続されたゲート電極と、
    前記ゲート電極下のチャネル領域を挟むように前記ウェルの表面に形成され、且つ前記第１導電型と反対の第２導電型を有し、且つ一方が前記接地電位と電気的に接続された前記ソースおよび前記ドレインを構成するソース領域およびドレイン領域と、
    前記ソース領域の前記チャネル領域と面する面に沿って形成され、且つ前記第１不純物濃度より高い第２不純物濃度を有する、前記第１導電型の第１不純物拡散領域と、
    前記ドレイン領域の前記チャネル領域と面する面に沿って前記第１不純物拡散領域と離れて形成され、且つ前記第２不純物濃度を有する、前記第１導電型の第２不純物拡散領域と、
    を具備することを特徴とする半導体装置。
  2. 前記第１不純物拡散領域および第２不純物拡散領域は、それぞれが、前記ゲート電極の延在方向に沿って延在することを特徴とする請求項１に記載に半導体装置。
  3. 前記ゲート電極の延在方向において前記第１不純物拡散領域と離れた位置の前記ソース領域の前記チャネル領域と面する面に沿って形成され、且つ前記第２不純物濃度を有する、前記第１導電型の第３不純物拡散領域と、
    前記ゲート電極の延在方向において前記第１不純物拡散領域と離れた位置の前記ドレイン領域の前記チャネル領域と面する面に沿って形成され、且つ前記第２不純物濃度を有する、前記第１導電型の第４不純物拡散領域と、
    をさらに具備することを特徴とする請求項１に記載の半導体装置。
  4. 主回路を保護するためにサージ電流を流す保護回路を有する半導体装置であって、
    前記保護回路は、
    サージ電圧入力部と、
    前記サージ電圧入力部と接続され、サージ電圧の印加を検知した際に検知信号を出力する検知部と、
    前記検知信号が増幅された増幅信号を出力する増幅部と、
    ベースに前記増幅信号を供給され、且つコレクタを前記サージ電圧入力部と電気的に接続されたｎｐｎ型の第１トランジスタと、
    ベースを前記第１トランジスタのエミッタと電気的に接続され、且つコレクタを前記第１トランジスタのコレクタと電気的に接続され、且つエミッタが接地電位と電気的に接続されたｎｐｎ型の第２トランジスタと、
    を具備することを特徴とする半導体装置。
  5. 主回路を保護するためにサージ電流を流す保護回路を有する半導体装置であって、
    前記保護回路は、
    サージ電圧入力部と、
    前記サージ電圧入力部と接続され、サージ電圧の印加を検知した際に検知信号を出力する検知部と、
    ベースに前記検知信号を供給され、且つコレクタを前記サージ電圧入力部と電気的に接続されたｎｐｎ型の第１トランジスタと、
    ベースを前記第１トランジスタのエミッタと電気的に接続され、且つコレクタを前記第１トランジスタのコレクタと電気的に接続されたｎｐｎ型の第２トランジスタと、
    入力端を前記サージ電圧入力部と接続され、且つ出力端を接地電位と電気的に接続され、且つトリガー信号入力端を前記第２トランジスタのエミッタと接続された、サイリスタ部と、
    を具備することを特徴とする半導体装置。
  6. 前記第１トランジスタおよび前記第２トランジスタは、それぞれ、
    半導体基板の表面に形成され、且つコレクタとして機能する、ｎ型の第１ウェルと、
    前記第１ウェルの表面に形成され、且つベースとして機能する、ｐ型の第２ウェルと、
    前記第２ウェルの表面に形成され、且つエミッタとして機能する、ｎ型の第１不純物拡散領域と、
    を具備することを特徴とする請求項４または５に記載の半導体装置。
  7. 前記第２ウェルの表面に前記第１不純物拡散領域と離れて形成され、前記第２ウェルより高い不純物濃度を有するｐ型の第２不純物拡散領域をさらに具備することを特徴とする請求項６に記載の半導体装置。
  8. 前記第１不純物拡散領域と前記第２不純物拡散領域との間の前記第２ウェルの表面上に配設されたゲート電極構造をさらに具備することを特徴とする請求項７に記載の半導体装置。
  9. 前記半導体基板の表面に形成され、且つ前記第１不純物拡散領域と同じ不純物濃度を有する、ｎ型の２つの第３不純物拡散領域と、前記２つの第３不純物拡散領域の相互間の前記半導体基板の表面上にゲート絶縁膜を介して配設された第１ゲート電極と、を具備する第１ＭＯＳトランジスタと、
    前記半導体基板の表面に形成され、且つ前記第２不純物拡散領域と同じ不純物濃度を有する、ｐ型の２つの第４不純物拡散領域と、前記２つの第４不純物拡散領域の相互間の前記半導体基板の表面上にゲート絶縁膜を介して配設された第２ゲート電極と、を具備する第２ＭＯＳトランジスタと、
    をさらに具備することを特徴とする請求項８に記載の半導体装置。
  10. 前記ゲート電極構造と、前記第１ゲート電極と、前記第２ゲート電極と、は同じ材料に由来することを特徴とする請求項９に記載の半導体装置。
  11. 前記第１不純物拡散領域と前記第２不純物拡散領域との間の前記第２ウェルの表面内に形成された素子分離絶縁膜をさらに具備することを特徴とする請求項７に記載の半導体装置。
  12. 前記半導体基板の表面に形成され、且つ前記第１不純物拡散領域と同じ不純物濃度を有する、ｎ型の２つの第３不純物拡散領域と、前記２つの第３不純物拡散領域の相互間の前記半導体基板の表面上にゲート絶縁膜を介して配設されたゲート電極と、を具備する第１ＭＯＳトランジスタと、
    前記半導体基板の表面に形成され、且つ前記第２不純物拡散領域と同じ不純物濃度を有する、ｐ型の２つの第４不純物拡散領域と、前記２つの第４不純物拡散領域の相互間の前記半導体基板の表面上にゲート絶縁膜を介して配設されたゲート電極と、を具備する第２ＭＯＳトランジスタと、
    をさらに具備することを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１トランジスタおよび前記第２トランジスタは、それぞれ、
    半導体基板の表面に形成され、且つベースとして機能する、ｐ型の第１ウェルと、
    前記第１ウェルの表面に形成され、且つコレクタとして機能する、ｎ型の第１不純物拡散領域と、
    前記第１ウェルの表面に前記第１不純物拡散領域と離れて形成され、且つエミッタとして機能する、ｎ型の第２不純物拡散領域と、
    を具備することを特徴とする請求項４または５に記載の半導体装置。
  14. 前記半導体基板の表面に形成され、且つ前記第１不純物拡散領域と同じ不純物濃度を有する、ｎ型の２つの第３不純物拡散領域と、前記２つの第３不純物拡散領域の相互間の前記半導体基板の表面上にゲート絶縁膜を介して配設されたゲート電極と、を具備する第１ＭＯＳトランジスタと、
    前記半導体基板の表面に形成され、且つ前記第２不純物拡散領域と同じ不純物濃度を有する、ｐ型の２つの第４不純物拡散領域と、前記２つの第４不純物拡散領域の相互間の前記半導体基板の表面上にゲート絶縁膜を介して配設されたゲート電極と、を具備する第２ＭＯＳトランジスタと、
    をさらに具備することを特徴とする請求項１３に記載の半導体装置。
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