TW202310185A - 減少功率fet電流感測堆疊中的電晶體崩潰 - Google Patents

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納拉亞納 沙帝許 皮爾賴
張剛強
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Abstract

本發明揭示一種積體電路(100A)，其包含一第一場效電晶體(FET) (M1)及一第二FET (M2)，其等形成在一半導體基板中或上方，且經組態以在一第一電路節點(N1)與一第二電路節點(N2)之間選擇性地傳導一電流。該第一FET (M1)具有全部具有一第一導電性類型之一第一源極(S1)、一第一汲極及一第一掩埋層(IT1之部分)，及位於該第一源極與該第一汲極之間的一第一閘極。該第二FET (M2)具有全部具有該第一導電性類型之一第二源極、一第二汲極及一第二掩埋層(IT2之部分)，及位於該第二源極與該第二汲極之間的一第二閘極。該第一源極與該第一掩埋層之間的一第一電位可獨立於該第二源極與該第二掩埋層之間的一第二電位組態。

Description

減少功率FET電流感測堆疊中的電晶體崩潰
為了感測通過一高壓功率場效電晶體(FET)之電流，一電流感測電路可含有配置成一堆疊之小寬度電流感測FET，且亦可含有與原始堆疊並聯配置之備用電流感測FET之一堆疊，以容許在需要時進行調整。來自寄生雙極接面電晶體(BJT)之電流感測FET中之過早崩潰可導致整個積體電路(IC)之破壞，或可導致更難以偵測之更細微變化。
在包含一功率FET、一第一電流感測FET及一第二電流感測FET之一積體電路中，所揭示之實施方案靜態地或動態地控制該第一電流感測FET之一源極與一下覆掩埋層之間之一電位。此等實施方案可減輕一相關聯寄生電晶體之導通之可能性。
在一個態樣中，揭示一種積體電路之實施方案。該積體電路包含一第一場效電晶體(FET)及一第二FET，其等形成在一半導體基板中或上方，且經組態以在一第一電路節點與一第二電路節點之間選擇性地傳導一電流。該第一FET具有全部具有一第一導電性類型之一第一源極、一第一汲極及一第一掩埋層，及位於該第一源極與該第一汲極之間的一第一閘極。該第二FET具有全部具有該第一導電性類型之一第二源極、一第二汲極及一第二掩埋層，及位於該第二源極與該第二汲極之間的一第二閘極。該第一源極與該第一掩埋層之間的一第一電位可獨立於該第二源極與該第二掩埋層之間的一第二電位組態。
在另一態樣中，揭示一種製造一積體電路之方法之實施方案。該方法包含在一半導體基板中或上方形成一第一FET及一第二FET，且亦包含組態該等第一及第二FET以在一第一電路節點與一第二電路節點之間選擇性地傳導一電流。該第一FET具有全部具有一第一導電性類型之一第一源極、一第一汲極及一第一掩埋層，及位於該第一源極與該第一汲極之間的一第一閘極。該第二FET具有全部具有該第一導電性類型之一第二源極、一第二汲極及一第二掩埋層，及位於該第二源極與該第二汲極之間的一第二閘極。該方法組態該第一源極以接收相對於該第一掩埋層之一第一電位，且組態該第二源極以接收相對於該第二掩埋層之一差異第二電位。
相關申請案之交叉參考
此非臨時申請案主張基於2021年7月1日申請之美國臨時申請案第63/217,380號之優先權，該案之全部內容以引用的方式併入本文中。
現將參考附圖詳細描述特定實施方案。在下列詳細描述中，闡釋許多特定細節以便提供一更透徹理解。然而，一般技術者將瞭解可在無此等特定細節之情況下實踐實施方案。在其他例項中，未詳細描述眾所周知之特徵以避免使描述不必要地複雜化。
本發明之各種所揭示方法及裝置可有益地應用於切換DC-DC轉換器及其他應用。雖然可期望此等實施方案提供效能及/或可靠性之改良，但除非在一特定請求項中明確地敘述，否則特定結果並非一要求。
在切換轉換器中，可作為橫向擴散之金屬氧化物半導體(LDMOS)電晶體之功率FET及電流感測FET兩者在各切換事件中可經歷高汲極/源極電壓V DS。一個實例係一降壓轉換器中之一低側FET，其可具有在低側功率FET關斷且高側功率FET導通時經歷一高汲極/源極電壓V DS應力之一感測FET。此等切換事件可啟動寄生BJT，且觸發主功率FET或小感測FET之過早崩潰。本申請案之各種實例可減少感測FET之此等過早崩潰事件之發生率。
圖4描繪含有一LDMOS電晶體401及圍封LDMOS電晶體401之一隔離槽403之一積體電路400之一橫截面。疊加在橫截面上的為可促成LDMOS電晶體401之崩潰之若干寄生BJT之示意性表示。LDMOS電晶體401經製造於基板402上，在所展示之實施方案中，該基板402包含一P型塊體矽層404及一P型磊晶層406。已在P型塊體矽層404與P型磊晶層406之間形成一N型掩埋層(NBL) 408。P型磊晶層406內之一N型漂移區410含有一淺N型井(SNWELL) 412及在SNWELL 412內之一N型汲極區414。亦位於P型磊晶層406內的係一淺P型井(SPWELL) 416及在SPWELL 416上方之一P型擴散井DWELL-P 418。DWELL-P含有一N型源極區420及一P型整合式背閘接觸區422兩者，以提供至一本體區425之接觸，該本體區425可為P型磊晶層406之一部分。
在基板402之一第一表面423處，場減緩氧化物424已生長在N型漂移區410及SNWELL 412之一部分上方。一多晶矽閘極426位於N型源極區420、N型漂移區410及N型源極區420與N型漂移區410之間的一通道區428之部分上方。多晶矽閘極426亦已在場減緩氧化物424上方延伸以提供一場板。可為一熱生長閘極氧化物之一閘極介電質430位於多晶矽閘極426及介電質側壁間隔件432下方。可包含一沉積氧化矽之側壁間隔件432鄰近多晶矽閘極之側壁或在多晶矽閘極之側壁上。
N型隔離槽403包含NBL 408及一DEEPN區434兩者，該DEEPN區434亦可被稱為一N型下沉區434。N型下沉區434從第一表面423延伸且觸碰NBL 408，且亦可橫向圍繞LDMOS電晶體401，以圍封且隔離含有LDMOS電晶體401之磊晶層406之一部分。例如，藉由植入N型源極/汲極摻雜劑，可在N型下沉區434中形成用於加偏壓於N型下沉區434及NBL 408之一隔離接觸件436。儘管在N型隔離槽403中展示一單一電晶體，但LDMOS電晶體401或其他電晶體之一或多個例項可形成在N型隔離槽403內。在所展示之實施方案中，連接至N型源極區420之一電極S及連接至P型整合式背閘接觸區422之一電極BG電連接在一起。亦展示至多晶矽閘極426之一電極G、至N型汲極區414之一電極D及至隔離槽403之一電極T。在各種基線實施方案中，LDMOS電晶體401及隔離槽403通常在典型操作狀態下無問題地操作，但自此等典型操作狀態之偏移(excursion)可導致不合意之操作問題及/或裝置故障。
除了界定LDMOS電晶體401及隔離槽403之結構及區之外，在LDMOS電晶體401中示意性地展示三個寄生雙極接面電晶體。一第一寄生NPN電晶體438具有由N型源極區420提供之一集極、由N型漂移區410提供之一射極及由P型本體區425提供之一閘極。一第二寄生NPN電晶體440具有由N型漂移區410提供之一集極、由N型掩埋層408提供之一射極及由P型本體區425提供之一閘極。一寄生PNP電晶體442具有由P型塊體矽層404提供之一集極、由本體區425提供之一射極及由N型掩埋層408提供之一基極。儘管在一些情況下所有三個寄生電晶體438、440、442可影響LDMOS電晶體401之操作之態樣，但在無隱含限制之情況下，本討論之一些態樣解決關於第二寄生NPN 440之操作考慮。
圖5、圖5A、圖5B及圖5C繪示先前技術LDMOS電路組態之各種態樣，且在以下討論中同時被提及。
圖5描繪包含一功率FET M0及包含電流感測FET M1至M4之一堆疊之一電流感測電路502之一基線積體電路(IC) 500之一示意圖。功率FET M0可為具有一大面積之一LDMOS電晶體，且可處置安培數量級之一電流，而電流感測FET通常小得多且具有更高之電阻，通常載送微安培至毫安培之範圍內之一電流。功率FET M0具有耦合至一第一電路節點N1之一汲極、耦合至一第二電路節點N2之一源極及耦合至一控制節點CNTL之一閘極。在所展示之實施方案中，電流感測電路502包含耦合在第一電路節點N1與與額外電流感測FET M2、M3、M4串聯之一第三電路節點N3之間的一第一電流感測FET M1，不過額外電流感測FET之數目可高於或低於所展示之三個。FET M1至M4被展示為全部定位於表示隔離槽403之同一隔離槽IT中(圖4)。藉由將若干電流感測FET串聯連接或「堆疊」至第一電流感測FET M1之源極，微安培之範圍內之一感測電流可用於藉由連接至第三電路節點N3之一感測放大器來監測功率FET M0之大電流，通常幾安培。第一電流感測FET M1之汲極耦合至第一電路節點N1，且電流感測FET M1至M4之各自閘極耦合至控制節點CNTL。隔離槽連接至電路接地節點。在一降壓轉換器之一實例實施方案中，功率FET M0可實施為低側功率FET，使得第一電路節點N1係一開關節點SW，第二電路節點N2耦合至接地節點，且控制節點CNTL耦合至驅動低側功率FET之一控制電路(未展示)。
圖5A示意性地描繪可表示圖5之電流感測電路502之一等效電路504。電路504包含電流感測FET M1及一電阻器R1，該電阻器R1與電流感測FET M1之源極串聯耦合且表示由電晶體M2至M4提供之電阻。隔離槽被展示為經由隔離節點T連接至接地。一電晶體506表示一寄生NPN電晶體，其由寄生NPN電晶體440例示，該寄生NPN電晶體440形成在電流感測電晶體M1中。電晶體506具有由電流感測電晶體M1之汲極形成之一集極、由隔離槽形成之一射極及由電流感測電晶體M1之本體/源極形成之一基極。
圖6提供一組特性，其等展示依據一NPN電晶體之基極與射極之間的三個不同電阻值中之各者之基極/射極電壓而變化之NPN電晶體之集極/射極崩潰電壓BVceo。(見J. Kraft、D. Kraft、B. Loffler、H. Jauk及E. WachMann之「Usage of HBTs beyond BV CEO」，2005年雙極/BiCMOS電路及技術會議記錄，2005年，第33至36頁，doi：10.1109/BIPOL.2005.1555195，該案之全部內容以引用的方式併入。)特性表明，當基極至射極電壓低時，諸如寄生NPN電晶體506之標的NPN電晶體之集極/射極崩潰電壓BVceo高，但隨著基極至射極電壓增加而減少。當NPN電晶體之源極上之電阻增加時，集極/射極崩潰電壓BVceo可出現在NPN電晶體上之一較低之基極/射極電壓下。
將此關係返回至與電路504 (圖5A)及電流感測電路502 (圖5)相關，電流感測電路502可用於量測通過一低側功率FET之電流。在此一實施方案中，當低側功率FET關斷時，可出現一高基極至射極電壓。控制節點可從大約5 V至大約0 V，從而關斷功率FET M0及電流感測FET M1至M4兩者。同時，第一電路節點N1變高，且電流感測FET M1上之汲極電壓迅速增加，且被傳送至寄生NPN電晶體506之集極。接地隔離槽充當射極，因此寄生NPN電晶體506經歷一高集極/射極電壓。寄生NPN電晶體506之基極係其中形成FET M1之磊晶層，例如P型磊晶層406。當電流感測FET M2至M4關斷時，此等電晶體現在充當一高值電阻器，諸如在電路504中展示為R1，而第一電流感測FET M1上之高汲極電壓可導致發生一洩漏電流。通過等效高值電阻器R1之洩漏電流增加FET M1之源極處之電壓，此增加磊晶層之電位且導致寄生NPN 506之基極/射極電壓之增加。
若基極/射極電壓增加至大於約0.5伏特之一值，則歸因於NPN 506以一加正向偏壓之基極-射極電壓及一加反向偏壓之集極-射極電壓導通，跨P型磊晶層之LDMOS感測FET M1之崩潰電壓可減少。與此加正向偏壓之基極-射極電壓之NPN作用將崩潰電壓從一BVdss機制(崩潰電壓汲極至源極，控制端子OFF)改變為一BVceo機制(集極-射極之崩潰電壓，基極端子斷開或浮動)。BVceo電壓取決於基極至射極電壓，此促成該問題。在正常情況下，當基極至射極電壓小於約0.25 V時，BVceo大於BVdss。同時，若集極/射極電壓超過寄生電晶體之現在降低之集極/射極崩潰電壓BVceo，則可發生一崩潰。操作供應電壓愈高，且功率FET之大小與電流感測FET之大小之間的比愈大，電流感測FET損壞之機會愈大，其中第一電流感測FET M1通常為故障點。流過隔離槽之一電流亦可損壞隔離槽。由此引發之損壞可導致一災難性硬電路故障，或可取而代之導致使積體電路之有效性減少或不可預測之一軟故障。因此，透過此機制避免一故障顯然係合意的。
圖5B描繪一電流感測電路508，其係圖5所展示之基線電流感測電路502之一變體。電流感測電路508亦含有電流感測FET M1至M4之一堆疊，其等全部定位於同一隔離槽509中。與電流感測電路502形成對比，電流感測電路508之電流感測FET M1至M4各具有多個指狀物，由符號N*(W/L)，N＞1所展示，其中一指狀物係源極、汲極及閘極之一並聯總成之一單一例項。因此，各FET M1至M4包含至少兩個指狀物，各指狀物具有一寬度W及一長度L，或一總寬度N*W。可添加額外指狀物以增加電流感測FET之載流能力。然而，在可觸發集極/射極電壓崩潰BVceo之上述情況下，額外指狀物可容許額外洩漏電流，且可增加潛在可靠性及/或效能問題。
圖5C描繪另一基線電流感測電路510，其係電流感測電路502之一額外變體。電流感測FET M1至M4之一第一堆疊512耦合至電流感測FET M5至M8之一第二堆疊514，其中第二堆疊514最初停用，但若需要，能夠被置在服務中。在第一堆疊512中，第一電流感測FET M1再次具有耦合至第一電路節點N1之一汲極，該第一電路節點N1亦耦合至功率FET(未展示)之汲極。電流感測FET M1至M4之閘極再次耦合至控制節點CNTL。另外，第二堆疊514中之各電流感測FET M5至M8與第一堆疊512中之一對應電流感測FET並聯耦合。例如，電流感測FET M5之汲極及源極分別連接至電流感測FET M1之汲極及源極，電流感測FET M6之汲極及源極分別連接至電流感測FET M2之汲極及源極，等等。隨著電路細化，第二堆疊514可提供通過電流感測電路510之增加電流。所展示之組態係一初始組態，其中各FET M5至M8之閘極耦合至同一FET之源極，確保電流感測FET M5至M8最初係不可操作的。若判定對任何電流感測FET M5至M8之一需要，則至少一些電流感測FET M5至M8之閘極可藉由在一隨後佈局修改中重新組態互連而連接至控制節點CNTL，因此啟動各自電流感測FET且將通過電流感測電路510之電流增加達一遞增量。
認識到基線電路組態之各種所描述之可能故障模式，發明人已識別可用於減少此等故障之發生或防止此等故障之數個創新。本發明之各種實例包含提供一偏壓之電路元件，該偏壓在FET堆疊中之FET處於一關斷狀態時限制一電流感測FET堆疊中之最頂部FET之源極與隔離槽(或隔離槽之掩埋層部分)之間的電位。在一些實例中，此偏壓可為穩態(DC)，而在其他實例中，此偏壓可僅當FET堆疊之FET處於一關斷狀態時在作用中。源極隔離電位之此選擇性調變容許FET堆疊在相關聯功率FET之操作階段正常操作，同時保護堆疊FET在功率FET之關斷或靜態階段免於崩潰。
圖1A至圖1F繪示演示本發明原理之實例，此等實例可減小歸因於超過一寄生雙極電晶體之集極/射極崩潰電壓BVceo之例如一切換轉換器感測電路之堆疊FET中之一故障之可能性或防止該故障，及/或減少此等電流感測電路中之洩漏電流。
圖1A描繪一積體電路100A，其包含一功率FET M0及一切換轉換器電流感測電路102，該切換轉換器電流感測電路102經耦合以量測通過功率FET M0之電流。電流感測電路102含有串聯連接在一第一電路節點N1與耦合至一第二電路節點N2之一感測放大器電路(未展示)之間的堆疊電流感測FET M1至M4。功率FET M0具有耦合至第一電路節點N1之一汲極、耦合至一第三電路節點N3之一源極及耦合至一控制節點CNTL之一閘極，該控制節點CNTL可耦合至用於驅動功率FET M0之一控制電路。(在本發明通篇，除非另有說明，否則術語「耦合」係指一導電電連接。)在此實施方案中，電流感測電路102包含一第一電流感測FET M1及三個額外電流感測FET M2至M4，不過電流感測電路102可含有更大數目個電流感測FET。電流感測FET M1至M4之閘極各耦合至控制節點CNTL，且第一電流感測FET M1之一汲極耦合至第一電路節點N1。電晶體M0至M4之各者形成於同一半導體基板中。
FET M1定位於與FET M2至M4定位於其中之一第二隔離槽IT2分開之一第一隔離槽IT1中。換言之，FET M1藉由定位於FET M1與其他電晶體之間的基板中之諸如一隔離槽之一隔離結構與電晶體M0及M2至M4隔離。視情況而言，電晶體M0及M2至M4可定位於同一隔離槽內。一導電路徑101將一電路信號節點ISO電連接至一端子T，該端子T導電地連接至隔離槽(例如，一NBL及至NBL之深溝槽)。ISO電路信號節點提供亦可被稱為ISO之一信號至端子T。ISO信號可提供大於FET M1之一源極節點S1處之電壓之一電壓。(在本發明通篇，所有電壓係關於同一電路接地參考。)導電路徑101可被視為且有時被稱為一崩潰保護電路。藉由維持隔離槽IT1處之電壓大於源極節點S1處之電壓，寄生NPN電晶體(例如，寄生NPN電晶體440 (圖4))之集極/射極崩潰電壓BV CEO將不被超過。當然，源極節點S1處之電壓隨著功率FET被切換而改變，故電路信號節點ISO上之一電壓可被選擇為大於在功率FET M0關斷之時間期間在源極節點S1上可經歷之最高電壓。在一個實施方案中，電路信號節點ISO可耦合至提供(例如) 1至4 V之一DC電壓源。在IC 100A中展示之實施方案中，隔離槽IT2連接至一接地節點。在一些其他實例中，隔離槽IT2亦可連接至電路信號節點ISO。在此等實例中，FET M1至M4可全部定位於連接至ISO之同一隔離槽中。
圖1B描繪一積體電路100B，其含有一功率FET M0及包含電流感測FET M1至M4以及備用電流感測FET M6至M8之一電流感測電路103。電流感測FET M6至M8之各者與主電流感測FET M2至M4之一對應者並聯連接。功率FET M0再次具有耦合至第一電路節點N1之一汲極、耦合至第三電路節點N3之一源極及耦合至一控制節點CNTL之一閘極，且提供N1與N3之間的一電流路徑。在所展示之實施方案中，電流感測電路103包含串聯耦合之電流感測FET之一第一堆疊104及充當備件且彼此串聯耦合之電流感測FET之一第二堆疊105。在之前實例中，第一堆疊104包含一第一電流感測FET M1及三個額外電流感測FET M2至M4，但與圖5C之基線電流感測電路510形成對比，第二堆疊105不含有與第一電流感測FET M1並聯耦合之一電流感測FET，例如，省略圖5C之電流感測FET M5。第一堆疊104中之各電流感測FET (例如電流感測FET M1至M4)之閘極耦合至控制節點CNTL，第四電流感測FET M4之一源極耦合至第二電路節點N2，且第一電流感測FET M1之一汲極耦合至第一電路節點N1。第二堆疊105含有電流感測FET M6至M8。電流感測FET M6與電流感測FET M2並聯耦合，例如，M6源極導電地連接至M2源極，M6汲極導電地連接至M2汲極，且M6閘極導電地連接至M2閘極。類似地，電流感測FET M7與電流感測FET M3並聯耦合，且電流感測FET M8與電流感測FET M4並聯耦合。正如最初形成，電流感測FET M6至M8之各者藉由(例如)藉由一可熔鏈(fusible link)將各閘極耦合至一各自源極而撤銷啟動。若需要，可藉由斷開一所要源極與汲極之間之連接來重新組態一或多個FET M6至M8以載送額外電流。藉由消除先前使用之電流感測FET M5，電流感測電路103避免否則可能存在之來自備用電流感測FET之額外洩漏電流。
FET M1藉由隔離槽IT1與其他FET隔離。正如所繪示，FET M2至M8定位於同一隔離槽IT2中，不過此特徵並非一要求。視情況而言，FET M0亦可定位於隔離槽IT2中。一導電路徑107將隔離槽IT1之端子T耦合至一電路信號節點ISO，該電路信號節點ISO可經耦合以提供大於源極節點S1處之電壓之一電壓。導電路徑107可被視為且被稱為一崩潰保護電路。在一個實施方案中(未展示)，用於電流感測FET M2至M4及電流感測FET M6至M8之隔離槽IT2亦可耦合至電路信號節點ISO。
圖1C描繪一積體電路100C，其含有一功率FET M0及包含用於FET M2至M4之一或多者之多個指狀物之一電流感測電路106。在一些其他實例中，電流感測FET可各具有少至一單一指狀物。作為對基線電流感測電路508 (圖5B)之一改良來呈現IC 100C之實例。功率FET M0再次具有耦合至第一電路節點N1之一汲極、耦合至第三電路節點N3之一源極及耦合至一控制節點CNTL之一閘極。在電流感測電路508 (圖5B)之實施方案中，各電流感測FET包含N個指狀物，各指狀物具有一寬度W及一長度L。在電流感測電路106中，FET M1具有具寬度M*W之一單一指狀物。(見圖5B。) FET M2至M4之各者包含具有寬度W之M個指狀物，M＞1，總面積M*(W/L)。藉由消除電流感測FET M1中之多個指狀物，電流感測電路106避免否則可能存在之來自多個指狀物之額外洩漏電流。第一電流感測FET M1之汲極耦合至第一電路節點N1；電流感測FET M1至M4之閘極各耦合至控制節點CNTL，且第四電流感測FET M4之源極耦合至第二電路節點N2。隔離槽IT2接地且含有FET M2至M4。一導電路徑109將用於電流感測FET M1之隔離槽IT1耦合至電路信號節點ISO。正如之前描述，電路信號節點ISO可耦合至例如將電路信號節點ISO上之電壓維持在高於源極節點S1處之電壓之一值之一可用本端電壓供應。導電路徑109可被視為且被稱為一崩潰保護電路。
圖1D描繪一積體電路100D，其含有一功率FET M0、一電流感測電路108及動態加偏壓於隔離槽IT1之一崩潰保護電路110。正如在之前實施方案中，功率FET M0具有耦合至第一電路節點N1之一汲極、耦合至第三電路節點N3之一源極及耦合至一控制節點CNTL之一閘極。電流感測電路108包含串聯連接之一第一電流感測FET M1及三個額外電流感測FET M2至M4，不過可使用少於或多於兩個額外電流感測FET。崩潰保護電路110在一反相器112之一輸入111處接收CNTL信號。M0至M3之閘極接收CNTL之一非反相感測，且反相器112將CNTL()之一反相感測從一輸出113引導至隔離槽IT1之端子T。FET M2至M4定位於隔離槽IT2中，因此一基板隔離結構定位於FET M1與M2之間、M1與M3之間以及M1與M4之間。視情況而言，FET M0定位於與FET M2至M4相同之一隔離槽中。在各種實例中，CNTL信號可為一方波。當CNTL為高(TRUE)時，功率FET M0及第一電流感測FET M1導通。因此，電流感測FET M1之源極透過功率FET M0耦合至接地，而隔離槽IT1藉由
Figure 02_image001
保持為低。在此狀況下，不滿足寄生NPN電晶體之崩潰條件。當CNTL為低(FALSE)時，功率FET M0及電流感測FET M1至M4關斷，因此源極節點S1處之電壓可由連接至第一電路節點N1之其他裝置判定。第一電路節點N1可具有大約20伏特之一正切換電壓，其可藉由切換瞬態被短暫地超過幾伏特。正如先前所描述，通過M2至M4之洩漏電流可增加源極節點S1處之電壓，從而增加寄生NPN基極處之電壓(由圖4展示之P型磊晶層406例示)，藉此減小寄生NPN之崩潰裕度。然而，隔離槽IT1之節點T接收來自反相器112之一邏輯高信號，藉此降低寄生NPN之基極至射極電壓，且增加集極/射極崩潰電壓BVceo，且保護FET M1免於崩潰。
圖1E描繪一積體電路100E，其含有一功率FET M0、一電流感測電路116及一崩潰保護電路118，該崩潰保護電路118提供動態崩潰保護之一變化，其中動態地調變源極節點S1處之電壓。再次，功率FET M0具有耦合至第一電路節點N1之一汲極、耦合至第三電路節點N3之一源極及耦合至一控制節點CNTL之一閘極。電流感測電路116包含電流感測FET之一堆疊，該堆疊包含一第一電流感測FET M1及至少一個額外電流感測FET(例如，M2、M3、M4)，其等串聯電連接以提供第一電路節點N1與第二電路節點N2之間的一電流路徑。在電流感測電路116中，第一電流感測FET M1之一汲極電連接至第一電路節點N1，第四電流感測FET M4之一源極電連接至第二電路節點N2，各電流感測FET之閘極電連接至控制節點CNTL，且一隔離槽IT1電連接至電路之一參考電壓節點，例如，一接地節點。各FET M1至M4定位於隔離槽IT1中，該隔離槽IT1可視情況包含FET M0。因此，各FET M1至M4包含一掩埋層，該掩埋層係同一掩埋層之一部分，例如，NBL 408。崩潰保護電路118包含任何數目個電路元件，其等實施一功能，使得當控制節點CNTL具有一邏輯高值時，源極節點S1之電壓不受崩潰保護電路118約束。且當控制節點CNTL具有一邏輯低值時，源極節點S1被約束為減少由寄生NPN電晶體440 (圖4)所例示之寄生NPN之崩潰機會之一值。崩潰保護電路118具有電連接至控制節點CNTL之一輸入117及電連接至源極節點S1之一輸出119。當控制節點CNTL具有一高值時，輸出119可具有高電阻(例如，大於1 MΩ)，使得源極節點S1不受崩潰保護電路118約束。但，當控制節點CNTL具有一低值時，輸出119可提供一低輸出值，或可主動地將源極節點S1下拉至電路之接地參考。
圖1F繪示崩潰保護電路118之一更特定實例實施方案。一積體電路100F含有功率FET M0、電流感測電路116及一源極下拉電路120。除源極下拉電路120之外，IC 100F否則可與IC 100E相同。源極下拉電路120含有一反相器122及一下拉FET MPD。FET MPD具有耦合至第一電流感測FET M1之源極節點S1之一汲極及耦合至接地之一電路功率節點之一源極。FET MPD被展示為一NMOS FET，而無隱含限制。至源極下拉電路120之一輸入117可被稱為一保護電路輸入，且電連接至控制節點CNTL。一反相器輸出124耦合至下拉FET MPD之一閘極。當控制節點CNTL處於一邏輯高狀態時，功率FET M0及電流感測FET M1至M4之閘極導通，下拉FET MPD關斷(例如，具有大於1 MΩ之一高電阻)，使得源極節點S1不受源極下拉電路120影響。當控制節點CNTL處於一邏輯低狀態時，功率FET M0及電流感測FET M1至M4之閘極關斷。下拉FET MPD導通(例如，具有小於100 Ω之一低電阻)，且源極節點S1被拉至接地節點附近之一值，即在無隱含限制之情況下被稱為「接地」之一狀況。因此，下拉FET MPD係在源極節點S1與一電路功率節點之間提供一電流路徑之一個實例，該電流路徑經組態以在FET M1導通之情況下具有一高電阻，且經組態以在FET M1關斷之情況下具有一低電阻。當FET MPD導通時，源極節點S1上之電壓約等於直接聯結至接地之隔離槽IT1上之電壓。在此狀況下，實質上防止否則可增加源極節點之電壓之通過FET M2至M4之洩漏電流。因此，避免寄生NPN 440之崩潰電壓之先前描述之狀況。圖1F之實例相對於其他實例可係有利的，其中FET M0至M4可全部定位於一單一隔離槽中，藉此最小化致力於隔離結構之晶粒面積。
源極下拉電路120之一替代實例(未展示)可使用一PMOS FET來實施FET MPD。PMOS FET之閘極耦合至控制節點CNTL，源極耦合至源極節點S1，且汲極耦合至接地節點。此實例可提供消除反相器122之能力，此係因為PMOS FET提供CNTL狀態之一有效反轉。當然，在類似實例中，其他功能可被包含於PMOS FET，諸如PMOS FET與CNTL節點之間的一非反相緩衝器。熟習此項技術者將認識到，許多其他實施方案係可能的。
圖2描繪製造一IC之一方法200之一流程圖，該IC含有一功率FET、經耦合以偵測流過功率FET之電流之電流感測FET及圍封一或多個FET之一或多個隔離槽。結合圖3A至圖3G討論方法200，圖3A至圖3G以橫截面描繪產生一N通道FET之IC之製造中之各種階段，該N通道FET可為一LDMOS電晶體。在其他實施方案中，一P通道FET可使用相反之摻雜劑植入步驟及材料來製造。方法200從在一半導體基板中形成一掩埋層(205)及在半導體基板中形成一深井開始，該深井從掩埋層延伸至半導體基板之一頂表面(210)以形成一隔離槽。一或多個隔離槽之製造可為習知的，或可藉由一未來開發之程序形成。
圖3A繪示含有一半導體基板302之一積體電路300，在一個實施方案中，該半導體基板302可包含一P型塊體矽304，在該P型塊體矽304上已生長或沉積一P型磊晶層306。在形成磊晶層306之前，可沉積、圖案化及蝕刻一硬遮罩(未展示)以曝露N型掩埋層之所要位置，且將一N型摻雜劑(未展示)植入半導體基板302之一第一表面307。在一個實施方案中，N型摻雜劑可為銻或其他N型摻雜劑。當形成磊晶層306時，N型摻雜劑擴散至塊體矽304及磊晶層306兩者中以形成一NBL 308。
一旦磊晶層306形成，一遮罩(未展示)再次被沉積、圖案化及蝕刻以曝露一N型深井(DEEPN) 310 (亦稱為一DEEPN下沉區310)之所要位置。將一N型摻雜劑(未展示)植入半導體基板302中。在移除遮罩之後，可使用一熱程序來擴散N型摻雜劑以形成DEEPN下沉區310，該DEEPN下沉區310從第一表面307延伸至NBL 308，且亦沿著NBL 308之周邊延伸以形成隔離槽312。在一個實施方案中，DEEPN下沉區310可為N+；在一個實施方案中，DEEPN下沉區310可為N-。
在一個實施方案中，可例如藉由沉積、圖案化及蝕刻曝露一所要深溝槽之一區之一硬遮罩(未展示)來形成一深溝槽(未展示)，而非形成DEEPN下沉區310。接著蝕刻深溝槽穿過半導體基板302至與NBL 308相交之一深度。接著可沿著深溝槽之側壁向下至NBL 308將N型摻雜劑植入至基板中。N型摻雜劑可包含磷及砷，且可依偏離垂直於半導體基板302之第一表面307之一垂直軸20度至30度之傾斜角以若干步驟植入。在一個實施方案中，N型摻雜劑可例如以3x10 14cm -2至3x10 15cm -2之一總劑量植入，以在隨後形成之垂直N型區(未展示)中獲得一所要導電率。儘管僅展示一單一隔離槽312，但可形成多個隔離槽以便隔離各隔離槽中之一或多個FET。
返回圖2，方法200繼續在半導體基板中或上方形成一第一FET，第一FET具有一第一汲極、一第一源極、一第一掩埋層及位於第一汲極與第一源極之間的一第一閘極(215)。該方法在半導體基板中或上方形成一第二FET，第二FET具有一第二汲極、一第二源極、一第二掩埋層及位於第二汲極與第二源極之間的一第二閘極(220)。可為LDMOS電晶體之第一及第二FET經組態以在例如N1 (圖1A)之一第一電路節點與例如N2 (圖1A)之一第二電路節點之間選擇性地傳導一電流。該方法亦在半導體基板中或上方形成一第三FET，第三FET具有一第三汲極、一第三源極、一第三掩埋層及一第三閘極(225)。第三FET可為一功率FET，且可經組態以在第一電路節點與一第三電路節點之間選擇性地傳導一電流。在一項實施例中，第三汲極可電連接至第二汲極，且第三源極可電連接至第二源極及第三閘極。
圖3B至圖3F一起描繪在先前形成之隔離槽312內形成一FET 301之一實例程序。儘管為簡單起見展示一單一FET 301，但電流感測FET及功率FET之各者可以一類似方式形成。在一個實施方案中，第一FET (例如，M1 (圖1A))可形成在一第一隔離槽(例如，IT1 (圖1A))中，且第二FET (例如，M2 (圖1A))可形成在一第二隔離槽(例如，IT2 (圖1A))中。在一個實施方案中，第一FET (例如，M1 (圖1E))及第二FET (例如，M2 (圖1E))兩者可形成在一第一隔離槽(例如，IT1 (圖1E))中。
圖3B描繪形成隔離結構之後之積體電路300，該等隔離結構可包含淺溝槽隔離(STI)結構314及矽局部氧化(LOCOS)結構316。在所展示之實施方案中，STI結構314可定位於隔離槽312外側，且亦定位於DEEPN下沉區310與FET之作用區域之間，而LOCOS結構316可定位於計劃之汲極區上方。可藉由沉積且圖案化一STI遮罩(未展示)以曝露其中STI結構係合意之半導體基板302之區來形成STI結構314。接著將半導體基板302之曝露區蝕刻至一所要深度。在移除STI遮罩之後，可沉積氧化物層以填充及過度填充藉由蝕刻程序形成之溝槽。例如，可藉由化學機械處理來移除過量氧化物以提供一平坦表面。接著沉積且圖案化一LOCOS遮罩(未展示)以曝露其中LOCOS結構係合意之第一表面307之區。接著執行場氧化以生長LOCOS結構316，在此之後移除LOCOS遮罩。
圖3C描繪在FET 301之下一製造階段之後之積體電路300。沉積且圖案化一漂移遮罩(未展示)以在一計劃之漂移區上方曝露半導體基板302之區。使用一或多個植入程序將可為磷、砷等之一N型摻雜劑植入半導體基板302中。在一個實施方案中，可使用一退火程序來擴散摻雜劑以形成N型漂移區320。
圖3D描繪形成若干井及一閘極324之後之積體電路300。在一個實施方案中，可沉積且圖案化一SP遮罩(未展示)以在一計劃之淺P型井(SPWELL)區上方曝露半導體基板302之區。可將一P型摻雜劑植入半導體基板302中，從而形成SPWELL區328。在移除SP遮罩之後，可形成一選用淺N型井(SNWELL)區。若合意，可沉積且圖案化一SN遮罩(未展示)以在一計劃之淺N型井(SNWELL)區上方曝露半導體基板302之區，隨後植入一N型摻雜劑以形成SNWELL區330。在移除SN遮罩之後，若使用，則可在半導體基板302之表面上方熱生長或沉積一薄閘極氧化物322。在一個實施方案中，多晶矽層(未展示)可沉積在閘極氧化物322上方。沉積且圖案化一閘極遮罩(未展示)以曝露將不被包含在閘極中之多晶矽層之區，且使用一蝕刻程序來移除曝露之多晶矽以形成閘極324。在其他實施方案中，閘極324可由不同材料或藉由另一程序形成，其可為習知的或將來開發的，例如，金屬閘極。
圖3E描繪在於隔離槽312內形成用於FET 301之數個額外井之後之積體電路300。一DW遮罩(未展示)可經沉積且圖案化至一計劃之擴散井區上方之基板之曝露區。在一個實施方案中，透過DW遮罩植入一N型摻雜劑(例如磷)及一P型摻雜劑(例如硼)兩者。在擴散N型及P型摻雜劑之一退火期間，P型摻雜劑可比N型摻雜劑擴散更遠以形成一P型擴散井(DWELL-P) 332及一N型擴散井(DWELL-N) 334。在一個實施方案中，可在形成閘極之前形成DWELL-P 332及DWELL-N 334。在一個實施方案中，可在形成閘極之後，但在形成側壁間隔件326之前形成DWELL-P 332及DWELL-N 334。
圖3F描繪在於FET 301中及隔離槽312中形成接觸區之後之積體電路300。可沉積且圖案化一NSD遮罩(未展示)以在計劃之N型接觸區上方曝露半導體基板302。可使用NSD遮罩植入可為磷之一N型摻雜劑以形成一源極區336，該源極區336可包含來自DWELL-N 334、一汲極區338及一隔離接觸件340之摻雜。在移除NSD遮罩之後，可沉積且圖案化一PSD遮罩以在計劃之P型接觸區上方曝露半導體基板302。可使用PSD遮罩植入可為硼之一P型摻雜劑以形成一背閘接觸區342，該背閘接觸區342提供至下覆P型區之一接觸。
返回圖2，方法繼續組態第一源極以接收相對於第一掩埋層之一第一電位(230)，且組態第二源極以接收相對於第二掩埋層之一差異第二電位(235)。組態第一源極以接收第一電位可包含形成具有一保護輸入之一崩潰保護電路。正如圖1A至圖1F中繪示，崩潰保護電路可採取數種形式，包含導電路徑101 (圖1A)、導電路徑107 (圖1B)、導電路徑109 (圖1C)、崩潰保護電路110 (圖1D)、崩潰保護電路118 (圖1E)及源極下拉電路120 (圖1F)。組態第二源極以接收一差異第二電位可包含直接或透過額外FET將第二源極耦合至一接地節點。
圖3G描繪在已於FET 301上方形成一第一金屬化層之後之積體電路300。在一個實施方案中，可為氧化物之一預金屬介電質344可沉積在IC 300上。在一個實施方案中，IC 300可在沉積預金屬介電質344之前經歷接觸區之矽化。通孔346可穿過預金屬介電質344形成。在圖3G中展示之一個實例實施方案中，一隔離通孔346A延伸至隔離接觸件340；一背閘通孔346B延伸至背閘接觸區342；一源極通孔346C延伸至源極區336；一閘極通孔346D延伸至閘極324；且一汲極通孔346E延伸至汲極區338。沉積且圖案化可為鋁之一第一金屬化層348以開始提供IC 300內至晶圓上之其他裝置之連接及至外部連接(未展示)之連接。在一個實施方案中，第一金屬化層348可為使用一鑲嵌程序形成之銅。正如圖3G中展示，背閘接觸區342及源極區336可在第一金屬化層348中以及在矽化物(當存在時)中耦合在一起。接觸區(例如，閘極324、源極區336、汲極區338、隔離接觸件340及背閘接觸區342)之各者之最終連接係由IC 300內之FET 301及所使用之崩潰保護電路之目的判定。
已在圖1A至圖1F中揭示用於組態第一源極以接收相對於第一掩埋層之第一電位之崩潰保護電路之若干實施方案。在IC 100A (圖1A)，100B (圖1B)、100C (圖1C)中展示之實例實施方案中，崩潰保護電路可包含隔離槽IT1 (圖1A)，該隔離槽IT1可耦合至一電路信號節點ISO，該電路信號節點ISO自身可耦合至一低壓電源，例如，在約1 V至約3 V之範圍內。在IC 100D (圖1D)中展示之實例實施方案中，崩潰保護電路可包含隔離槽IT1 (圖1D)、諸如反相器112 (圖1D)之一反相電路及諸如控制節點CNTL之一控制節點。控制節點CNTL可耦合至控制功率FET M0之閘極之一控制電路(未展示)。在IC 100A (圖1A)、100B (圖1B)、100C (圖1C)及100D (圖1D)之各者中，第二源極在耦合至一接地節點之隔離槽IT2內，使得第二電位將不同於第一電位。
在IC 100E (圖1E)中展示之實例實施方案中，第一FET M1及第二FET M2兩者含於隔離槽IT1內，且隔離槽IT1耦合至接地節點。然而，在此實施方案中，第一源極處之電壓係藉由崩潰保護電路118 (圖1E)調變，該崩潰保護電路118可在各種電路元件中實施，且可在輸入117上耦合至控制節點CNTL。在一個實施方案中，當控制節點CNTL具有一高值時，輸出119可具有一高電阻，使得源極節點S1 (圖1E)不受崩潰保護電路118約束，且當控制節點CNTL具有一低值時，輸出119可提供一低輸出值，或可主動地將源極節點S1下拉至接地節點。
在IC 100F (圖1F)中展示之實例實施方案中，第一FET M1及第二FET M2兩者再次含於耦合至接地節點之隔離槽IT1內。源極下拉電路120可在輸入117處耦合至控制節點CNTL (圖1F)，且在輸出119處耦合至源極節點S1 (圖1F)。在一個實施方案中，源極下拉電路120包含一邏輯非反相電路，諸如源極下拉電路120 (圖1F)，該源極下拉電路120包含一反相器122及一下拉電晶體(例如，下拉FET MPD (圖1F))。在一個實施方案中，源極節點S1 (圖1F)可耦合至下拉FET MPD (圖1F)之一汲極，而下拉FET MPD (圖1F)之一源極耦合至一接地節點。控制節點CNTL可耦合至源極下拉電路120 (圖1F)之輸入117 (圖1F)，且下拉FET MPD (圖1F)之一閘極可耦合至反相器122 (圖1F)之輸出124 (圖1F)。控制節點CNTL可耦合至控制功率FET M0之閘極之一控制電路(未展示)。
申請人已揭示一種包含一功率FET及包含電流感測FET之一電流感測電路之IC。申請人已描述可在IC之操作期間觸發之電流感測電路內之一寄生BJT之一崩潰電壓，且亦已提供用以防止崩潰電壓在操作期間發生之一崩潰保護電路之若干實例實施方案。雖然崩潰保護電路之實例可含有不同元件，但所有實例防止隔離結構之隔離電壓下降至低於電流感測電路中之一第一電流感測FET之源極之源極電壓。
雖然已詳細展示且描述各種實施方案，但發明申請專利範圍不限於任何特定實施方案或實例。上述實施方式不應被解讀為暗示任何特定組件、元件、步驟、動作或功能係必要的，使得其必須被包含於申請專利範圍之範疇中。除非明確如此陳述，否則對一單數元件之引用不旨在意謂「一個且僅一個」，而為「一或多個」。一般技術者已知之上文描述之實施方案之元件之所有結構及功能等效物明確地以引用之形式併入本文中且旨在由本發明申請專利範圍所涵蓋。因此，熟習此項技術者將認識到，可在下文隨附之發明申請專利範圍之精神及範疇內憑藉各種修改及更改實踐本文描述之實例實施方案。
100A:積體電路/IC 100B:積體電路/IC 100C:積體電路/IC 100D:積體電路/IC 100E:積體電路/IC 100F:積體電路/IC 101:導電路徑 102:切換轉換器電流感測電路 103:電流感測電路 104:第一堆疊 105:第二堆疊 106:電流感測電路 107:導電路徑 108:電流感測電路 109:導電路徑 110:崩潰保護電路 111:輸入 112:反相器 113:輸出 116:電流感測電路 117:輸入 118:崩潰保護電路 119:輸出 120:源極下拉電路 122:反相器 124:反相器輸出 200:方法 205:步驟 210:步驟 215:步驟 220:步驟 225:步驟 230:步驟 235:步驟 300:積體電路/IC 301:場效電晶體(FET) 302:半導體基板 304:P型塊體矽 306:P型磊晶層 307:第一表面 308:N型掩埋層(NBL) 310:N型深井(DEEPN)/ DEEPN下沉區 312:隔離槽 314:淺溝槽隔離(STI)結構 316:矽局部氧化(LOCOS)結構 320:N型漂移區 322:薄閘極氧化物 324:閘極 326:側壁間隔件 328:淺P型井(SPWELL)區 330:淺N型井(SNWELL)區 332:P型擴散井(DWELL-P) 334:N型擴散井(DWELL-N) 336:源極區 338:汲極區 340:隔離接觸件 342:背閘接觸區 344:預金屬介電質 346:通孔 346A:隔離通孔 346B:背閘通孔 346C:源極通孔 346D:閘極通孔 346E:汲極通孔 348:第一金屬化層 400:積體電路 401:橫向擴散金屬氧化物半導體(LDMOS)電晶體 402:基板 403:隔離槽/N型隔離槽 404:P型塊體矽層 406:P型磊晶層 408:N型掩埋層(NBL) 410:N型漂移區 412:淺N型井(SNWELL) 414:N型汲極區 416:淺P型井(SPWELL) 418:P型擴散井DWELL-P 420:N型源極區 422:P型整合式背閘接觸區 423:第一表面 424:場減緩氧化物 425:P型本體區/本體區 426:多晶矽閘極 428:通道區 430:閘極介電質 432:介電質側壁間隔件 434:N型深井(DEEPN)區/N型下沉區 436:隔離接觸件 438:第一寄生NPN電晶體 440:第二寄生NPN電晶體 442:寄生PNP電晶體 500:基線積體電路(IC) 502:電流感測電路 504:電路 506:電晶體 508:電流感測電路 509:隔離槽 510:基線電流感測電路 512:第一堆疊 514:第二堆疊 CNTL:控制節點 ISO:電路信號節點 IT:隔離槽 IT1:第一隔離槽 IT2:第二隔離槽 MPD:下拉場效電晶體(FET) M0:功率場效電晶體(FET)/電晶體 M1:第一場效電晶體(FET)/第一電流感測場效電晶體(FET)/電晶體 M2:第二場效電晶體(FET)/電流感測場效電晶體(FET)/電晶體 M3:電流感測場效電晶體(FET)/電晶體 M4:電流感測場效電晶體(FET)/電晶體 M5:電流感測場效電晶體(FET) M6:電流感測場效電晶體(FET) M7:電流感測場效電晶體(FET) M8:電流感測場效電晶體(FET) N1:第一電路節點 N2:第二電路節點 N3:第三電路節點 R1:電阻器 S1:第一源極/源極節點 T:端子
在隨附圖式之圖中藉由實例且非藉由限制來繪示本發明之實施方案，其中相似元件符號指示類似元件。應注意，本發明中對於「一」或「一個」實施方案之不同參考未必指代同一實施方案，且此等參考可意指至少一個。此外，當結合一實施方案描述一特定特徵、結構或特性時，認為結合無論是否明確描述之其他實施方案來實現此特徵、結構或特性係在熟習此項技術者之知識範圍內。本文中使用，術語「耦合(couple或couples)」旨在意指一間接或直接電連接，除非限定為「可通信耦合」，其可包含無線連接。因此，若一第一裝置經耦合至一第二裝置，則該連接可透過一直接電連接，或透過經由裝置及連接之一間接電連接。
隨附圖式被併入本說明書中且形成其之一部分以繪示本發明之一或多個實例實施方案。將自與隨附發明申請專利範圍結合獲取之下列實施方式且參考隨附圖式理解本發明之各種優勢及特徵，該等圖中：
圖1A描繪根據本發明之一實施方案之含有一功率FET及一電流感測堆疊之一IC之一示意圖；
圖1B描繪根據本發明之一實施方案之含有一功率FET及具有備用電流感測FET之一電流感測堆疊之一IC之一示意圖；
圖1C描繪根據本發明之一實施方案之含有一功率FET及一電流感測堆疊之一IC之一示意圖，其中一第一電流感測FET中之多個指狀物已組合成一單一指狀物；
圖1D繪示根據本發明之一實施方案之含有一功率FET及一電流感測堆疊之一IC之一示意圖，其中第一電流感測FET之隔離上之電壓耦合至一動態值；
圖1E繪示根據本發明之一實施方案之含有一功率FET及一電流感測堆疊之一IC之一示意圖，其中第一電流感測FET之源極耦合至一動態值；
圖1F繪示根據本發明之一實施方案之含有一功率FET及一電流感測堆疊之一IC之一示意圖，其中第一電流感測FET之源極耦合至一動態值；
圖2描繪根據本發明之一實施方案之製造具有一電流感測堆疊之一IC之一方法；
圖3A至圖3G描繪根據本發明之一實施方案之在一FET及含有該FET之一隔離槽之製造期間之各種階段之一IC之橫截面；
圖4描繪包含已形成在一隔離槽中之一LDMOS電晶體之一IC之一橫截面圖，繪示可導致LDMOS電晶體之崩潰之寄生電晶體；
圖5描繪根據一基線實施方案之具有一功率電晶體及可用於感測通過功率電晶體之電流之一電流感測堆疊之一IC；
圖5A描繪等效於圖5之電流感測堆疊之一電路；
圖5B描繪根據一基線實施方案之一電流感測堆疊，其中電流感測FET含有多個指狀物；
圖5C描繪根據一基線實施方案之包含備用電流感測FET之一電流感測堆疊；及
圖6描繪一系列圖表，其等繪製一NPN電晶體之基極/射極電壓與集極/射極崩潰電壓BVceo之間的關係。
100A:積體電路/IC
101:導電路徑
102:切換轉換器電流感測電路
CNTL:控制節點
ISO:電路信號節點
IT1:第一隔離槽
IT2:第二隔離槽
M0:功率場效電晶體(FET)/電晶體
M1:第一場效電晶體(FET)/第一電流感測場效電晶體(FET)/電晶體
M2:第二場效電晶體(FET)/電流感測場效電晶體(FET)/電晶體
M3:電流感測場效電晶體(FET)/電晶體
M4:電流感測場效電晶體(FET)/電晶體
N1:第一電路節點
N2:第二電路節點
N3:第三電路節點
S1:第一源極/源極節點

Claims (20)

  1. 一種積體電路，其包括： 一第一場效電晶體(FET)，其形成在一半導體基板中或上方，且具有全部具有一第一導電性類型之一第一源極、一第一汲極及一第一掩埋層，及位於該第一源極與該第一汲極之間的一第一閘極；及 一第二FET，其形成在該半導體基板中或上方，且具有全部具有該第一導電性類型之一第二源極、一第二汲極及一第二掩埋層，及位於該第二源極與該第二汲極之間的一第二閘極，該等第一及第二FET經組態以在一第一電路節點與一第二電路節點之間選擇性地傳導一電流； 其中該第一源極與第一掩埋層之間的一第一電位可獨立於該第二源極與該第二掩埋層之間的一第二電位組態。
  2. 如請求項1之積體電路，其中該第一掩埋層及該第二掩埋層係同一掩埋層之部分。
  3. 如請求項1之積體電路，其中該第一掩埋層觸碰延伸至該半導體基板之一頂表面之具有該第一導電性類型之一井。
  4. 如請求項1之積體電路，其進一步包括一第三FET，其形成在該半導體基板中或上方，且具有全部具有該第一導電性類型之一第三源極、一第三汲極及一第三掩埋層，及位於該第三源極與該第三汲極之間的一第三閘極，該第三FET經組態以在該第一電路節點與一第三電路節點之間選擇性地傳導一電流。
  5. 如請求項4之積體電路，其中該等第一、第二及第三掩埋層係同一掩埋層之部分。
  6. 如請求項1之積體電路，其中該第一源極與一電路功率節點之間的一電流路徑經組態以在該第一FET導通之情況下具有一高電阻，且在該第一FET關斷之情況下具有一低電阻。
  7. 如請求項1之積體電路，其中該等第一、第二及第三FET之各者係一橫向擴散金屬氧化物半導體(LDMOS) FET。
  8. 如請求項1之積體電路，其進一步包括一第三FET，其形成在該半導體基板中或上方，且具有全部具有該第一導電性類型之一第三源極、一第三汲極、位於該第三源極與該第三汲極之間的一第三閘極以及一第三掩埋層，該第三汲極電連接至該第二汲極，且該第三源極電連接至該第二源極及該第三閘極。
  9. 如請求項1之積體電路，其中一基板隔離結構定位於該等第一與第二FET之間。
  10. 如請求項1之積體電路，其中該第一導電性類型為N型。
  11. 一種形成一積體電路之方法，其包括： 在一半導體基板中或上方形成一第一場效電晶體(FET)，且該第一FET具有全部具有一第一導電性類型之一第一源極、一第一汲極及一第一掩埋層，及位於該第一源極與該第一汲極之間的一第一閘極；及 在該半導體基板中或上方形成一第二FET，且該第二FET具有全部具有該第一導電性類型之一第二源極、一第二汲極及一第二掩埋層，及位於該第二源極與該第二汲極之間的一第二閘極，該等第一及第二FET經組態以在一第一電路節點與一第二電路節點之間選擇性地傳導一電流；及 組態該第一源極以接收相對於該第一掩埋層之一第一電位，且組態該第二源極以接收相對於該第二掩埋層之一差異第二電位。
  12. 如請求項11之方法，其中該第一掩埋層及該第二掩埋層係同一掩埋層之部分。
  13. 如請求項11之方法，其進一步包括形成從該半導體基板之一頂表面延伸至該第一掩埋層之具有該第一導電性類型之一井。
  14. 如請求項11之方法，其進一步包括在該半導體基板中或上方形成一第三FET，且該第三FET具有全部具有該第一導電性類型之一第三源極、一第三汲極及一第三掩埋層，及位於該第三源極與該第三汲極之間的一第三閘極，該第三FET經組態以在該第一電路節點與一第三電路節點之間選擇性地傳導一電流。
  15. 如請求項14之方法，其中該等第一、第二及第三掩埋層係同一掩埋層之部分。
  16. 如請求項11之方法，其進一步包括組態該第一源極與一電路功率節點之間之一電流路徑以在該第一FET經組態以在該第一源極與該第一汲極之間具有一低電阻之情況下具有一高電阻，及在該第一FET經組態以在該第一源極與該第一汲極之間具有一高電阻之情況下具有一低電阻。
  17. 如請求項11之方法，其中該等第一、第二及第三FET之各者係一橫向擴散金屬氧化物半導體(LDMOS) FET。
  18. 如請求項11之方法，其進一步包括在該半導體基板中或上方形成一第三FET，且該第三FET具有全部具有該第一導電性類型之一第三源極、一第三汲極、位於該第三源極與該第三汲極之間的一第三閘極以及一第三掩埋層，該第三汲極電連接至該第二汲極，且該第三源極電連接至該第二源極及該第三閘極。
  19. 如請求項11之方法，其中一基板隔離結構定位於該等第一與第二FET之間。
  20. 如請求項11之方法，其中該第一導電性類型為N型。
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