JP4491558B2 - パワーダウン動作モードを備えた電源供給ラインのシリコン制御整流静電放電保護デバイス - Google Patents

パワーダウン動作モードを備えた電源供給ラインのシリコン制御整流静電放電保護デバイス Download PDF

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Description

相互参照
[0001]本特許出願は、２００３年４月１０日出願の米国仮出願第６０／４６１，６７６号の、ならびに同時係属中の２００３年８月２５日出願の米国特許出願第１０／６４８，５４５号および同時係属中の２００１年１１月５日出願の米国特許出願第１０／００７，８３３号の利益を主張するものであり、この出願は２００１年３月３０日出願の米国仮出願第６０／２８０，３４５号、２０００年１１月６日出願の第６０／２４６，１２３号、および２００１年２月２日出願の第６０／２６６，１７１号の利益を主張するものである。また本特許出願は、同時係属中の２００２年３月１５日出願の米国特許出願第１０／０９９，２６３号、２００２年３月１５日出願の第１０／０９９，６００号にも関連するものである。上記特許出願はすべてが全体として参照することにより本明細書に援用される。
発明の分野
[0002]本発明は、一般に静電放電（ＥＳＤ）保護回路の分野に関し、より詳細には、ＩＣ上の電源同士供給ライン間で使用するためのＥＳＤシリコン制御整流（ＳＣＲ）デバイスに関する。電源供給ラインはパワーダウン動作モードに入ることができる。
発明の背景
[0003]集積回路（ＩＣ）および他の半導体デバイスは、ＥＳＤ事象に接触することによって発生しうる高電圧に対して極端に敏感である。したがって、静電放電（ＥＳＤ）保護回路が集積回路には不可欠である。ＥＳＤ事象は高い電位（通常数キロボルト）の放電により生じることが多く、短期間（通常１００ナノ秒）における大電流（数アンペア）のパルスをもたらす。ＥＳＤ事象は、例えばＩＣのリード線に人が接触するか、または帯電した機械がＩＣの他のリード線に放電することによってＩＣ内で発生する。集積回路を製品内に取り付けている間に静電放電によりＩＣが破壊され、製品に高額の修理が必要となる場合があるが、これはＩＣが被るであろう静電放電を散逸させる機構を設けることによって回避されるはずである。
[0004]ＥＳＤ問題は、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタにおいて特に顕著であった。これらの過電圧状態から保護するために、シリコン制御整流器（ＳＣＲ）およびゲート接地ＮＭＯＳ等の他の保護デバイスがＣＭＯＳＩＣの回路に組み込まれて、高い静電電位の放電により発生する大電流に放電路を提供してきた。ＥＳＤ事象に先立って、ＳＣＲが非導通状態となる。一旦、ＥＳＤ事象の高電圧が生じると、ＳＣＲが導通状態に変わって電流をアースに分路する。ＳＣＲは電圧が安全なレベルまで放電されるまでこの導通状態を維持する。
[0005]図１Ａは、米国特許第５，４６５，１８９号および米国特許第５，５０２，３１７号に例示されたような、ＥＳＤ保護を与えるために集積回路内に含まれる従来技術のＳＣＲの回路図を示す。特に、例示的な従来技術の集積回路１００は、パッド１４８からアースへと接続されたＳＣＲ保護回路１０１を有する。パッド１４８は、オプションとして限流抵抗器ＲＬを介して保護されたＩＣの回路にも接続されている。ＳＣＲ保護回路１０１は、トリガーデバイス１０５およびＳＣＲ１０２を備えている。ＳＣＲ１０２は、ＮＰＮトランジスタＴ１１３１およびＰＮＰトランジスタＴ２１３２をさらに備えている。特に、ＳＣＲ保護デバイス１０１は、パッド１４８に接続され、さらに抵抗器ＲＢ２１４２の一方の側に接続されたアノード１２２を含んでいる。抵抗器ＲＢ２１４２はＮウェルの抵抗を表わし、以下にさらなる詳細を述べるが、これはＳＣＲ１０２のＰＮＰトランジスタのベースで見られる。加えて、アノード１２２がＰＮＰトランジスタＴ２１３２のエミッタ１０８に結合され、Ｎウェル抵抗ＲＢ２１４２に並列とされている。第１のノード１３４は、ＰＮＰトランジスタＴ２１３２のベースと、抵抗器ＲＢ２１４２の他方の側と、ＮＰＮトランジスタＴ１１３１のコレクタを含んでいる。加えて、ＰＮＰトランジスタＴ２１３２のコレクタ１０６が第２のノード１３６に接続され、これがＮＰＮトランジスタＴ１１３１のベース１０６および抵抗器ＲＢ１１４１の一方の側にも接続されている。抵抗器ＲＢ１１４１の他方の側は、接地された第３のノード１２４に接続され、カソードとして働く。さらに、ＮＰＮトランジスタＴ１１３１のエミッタ１１２も接地された第３のノード１２４に接続されている。
[0006]トリガーデバイス１０５は例えばゲート接地ＮＭＯＳ（ＧＧＮＭＯＳ）トランジスタであり、そのソース１２７とゲート１２６はアースに結合されている。加えて、ＧＧＮＭＯＳトランジスタ１０５のドレイン１２５およびソース１２７は、それぞれＮＰＮトランジスタＴ１１３１のコレクタ１１０およびエミッタ１２１に結合されている。さらに、ＧＧＮＭＯＳトランジスタのゲート１２６およびソース１２７もまた接地された第３のノード１２４（すなわちＳＣＲのカソード）に接続されている。
[0007]図１Ｂは、図１Ａに示された従来技術の低電圧トリガーＳＣＲ（ＬＶＴＳＣＲ）デバイスの断面図を示す。さらに、図１ＢはＩＣ１００のＰおよびＮドープ領域に関連するＳＣＲの回路図を例示的に含んでいる。具体的には、集積回路１００が、内部にＮウェル１０４およびＰウェル１０６が互いに隣接して形成されるＰ型基板１０３を含んでいる。接合部１０７はＮウェル１０４およびＰウェル１０６の隣接境界に形成される。
[0008]Ｎウェル１０４内には、第１のＰ＋領域１０８が形成される。さらに、Ｐウェル１０６内には、第１のＮ＋領域１１２および第２のＰ＋領域１１４がその上に形成される。加えて、第２のＮ＋領域１１０がＰウェルおよびＮウェル領域１０６、１０４の接合部１０７に重なるように、第２のＮ＋領域１１０がＰウェル１０６およびＮウェル１０４領域両方の上部に形成される。Ｐ＋およびＮ＋で示した領域は、ＮウェルおよびＰウェル領域１０４、１０６よりもドーピングレベルが高い領域である。
[0009]浅溝分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ）は最先端のＣＭＯＳ処理技術において横方向に高濃度ドープ領域を分離する。浅溝分離は高Ｐ＋およびＮ＋ドープ領域を形成する前に行われる。特に、溝が特定のエリアでシリコン表面からエッチングされ、絶縁材料（例えば二酸化ケイ素（ＳｉＯ２））が蒸着されて溝を充填する。二酸化ケイ素（ＳｉＯ２）等のゲート誘電体層１３０を裸のシリコンを露出する表面の部分上で成長させる。ゲート電極材料（例えばポリシリコン）が表面全体に蒸着される。このゲート電極材料およびゲート誘電体は、フォトリソグラフィマスキングとその後のエッチングステップにより構築される。マスキングおよびエッチングステップの後、図示のようにゲート誘電体１３０およびゲート電極１２８のフォトパターンエリアだけが残る。次に、ＳＴＩ間のシリコンがイオン注入を受け、前述の高濃度ドープＰおよびＮ領域を形成する。
[0010]具体的には、ＳＴＩを行って高濃度ドープ領域を作り出した後で、第１のＳＴＩ領域１１６１が例えば第１のＰ＋ドープ領域１０８の左側に配置される。加えて、第２のＳＴＩ領域１１６2が第１のＰ＋領域１０８と第２のＮ＋領域１１０の間に配置される。さらに、第３のＳＴＩ領域１１６３が第１のＮ＋領域１１２と第２のＰ＋領域１１４の間に配置され、第４のＳＴＩ領域１１６４が第２のＰ＋領域１１４の左側に配置される。
[0011]ＧＧＮＭＯＳトランジスタ１０５のゲート１２６が第１および第２のＮ＋領域１１２、１１０を分離する。さらに、ＧＧＮＭＯＳトランジスタ１０５がＳＣＲを「トリガー」すなわちオンする。特に、ＧＧＮＭＯＳトランジスタ１０５はＮチャネルＭＯＳトランジスタであり、ドレインおよびソースを含むが、それらは各々第２のＮ＋領域１１０と第１のＮ＋領域１１２により形成される。ＮＭＯＳチャネルはＰウェル領域１２０の表面で第１および第２のＮ＋領域１１２、１１０間に形成される。加えて、ゲート１２６が接地されているので、Ｐウェル領域１２０がＮＭＯＳチャネルを第１および第２のＮ＋領域１１２、１１０間に形成することができず、それによってＳＣＲのバイポーラトランジスタＴ１１３１の機能性を保存する。
[0012]ＮＰＮトランジスタＴ１１３１は、そのエミッタが第１のＮ＋領域１１２により形成され、ベースがＰウェル１０６により形成され、コレクタがＮウェル１０４により形成されており、第２のＮ＋領域１１０（ＮＭＯＳドレイン）と電気的に並列である。ＰＮＰトランジスタＴ２１３２は、そのエミッタが第１のＰ＋領域１０８により形成され、ベースがＮウェル１０４および第２のＮ＋領域１１０により形成され、コレクタがＰウェル１０６により形成されている。Ｎウェル１０４とドレイン領域１１０がＮＰＮトランジスタＴ１１３１のコレクタとＰＮＰトランジスタＴ２１３２のベースの両方を規定していることに留意されたい。
[0013]第１のＰ＋領域１０８は第２のＮ＋領域１１０から離間されている。一例では、Ｎウェル１０４が追加のＮ＋領域（図示せず）によりアノード１２２にオプションで接続され、Ｎウェル抵抗ＲＢ２１４２がその間（例えばＮウェル１０４の追加のＮ＋領域）に規定されている。そうでなければ、Ｎウェルが（図１Ｂの仮想線に示すように）フロートの場合に抵抗器ＲＢ２１４２が規定されない。したがって、ウェル抵抗ＲＢ２１４２はＰＮＰトランジスタＴ２１３２のベース抵抗であり、Ｎ型材料の比抵抗値に依存する抵抗値を有する。Ｎ型材料にはＮウェル１０４（すなわちベース）の長さおよび断面積だけでなく、ドーピングのレベルも含まれる。通常、抵抗ＲＢ２１４２は５００オームから５０００オームの範囲にあるか、または（図１Ｂに示すように）Ｎウェルがフロートの場合に開状態である。さらに、第２のＮ＋領域１１０がＮウェル１０４に結合されているので、Ｎ＋領域１１０はＰＮＰトランジスタＴ２１３２のベースの一部としても機能する。同様に、Ｐウェル領域１０６がＮＰＮトランジスタＴ１１３１のベースを形成しており、基板抵抗ＲＢ１１４１も有している。通常、抵抗ＲＢ１１４１は５００オームから５０００オームの範囲にある。
[0014]アノード１２２、カソード１２４、および基板結合材１２５は、シリサイド層１１８Ａ、１１８Ｃ、１１８Ｓ（総称してシリサイド層１１８）を介してそれぞれ第１のＰ＋領域１０８、第１のＮ＋領域１１２、および第２のＰ＋領域１１４に結合されている。さらに、シリサイド層を持たない旧式の製造技術があることが当業者には認識されよう。したがって、アノード１２２、カソード１２４、および基板結合材１２５は、Ｎ＋およびＰ＋領域に直接接続される。シリサイド層１１８は、導電性金属（通常はタングステンまたはコバルト）が非常に浅薄な膜としてＩＣウエハー全体に成膜されるように形成される。加熱ステップがそれに続き、金属がシリコン表面とのみ反応してシリコンと金属の合金（「シリサイド」）を形成する。酸化物または窒化物等の他の表面は金属と反応しない。無反応金属が選択的にエッチング除去され、シリサイド層のみがシリコン上に残る。シリサイド層１１８は、それぞれアノード１２２、カソード１２４、および基板結合材１２５の各金属接点１２１Ａ、１２１Ｃ、および１２１Ｓ（総称して金属接点１２１）間の導電性結合材として働く。図１Ｂは、シリサイド形成が一部ＮＭＯＳ１０５で遮られている通常の実施を示す。
[0015]動作中、ＮＰＮおよびＰＮＰトランジスタＴ１１３１、Ｔ２１３２を備える保護ＳＣＲ回路１０２は、アノード１２２と接地されたカソード１２４の間に電流を通さない。つまり、高い電圧（すなわちＥＳＤ電圧）はＳＣＲ１０２に印加されず、ＩＣの定格信号電圧のみが印加されるので、ＳＣＲ１０２がオフされる。ＥＳＤ事象がパッド１４８で発生すると、電位がアノード１２２上に現れる。さらに、ＥＳＤ事象で生成された電位がＮウェル１０４を介して部分的にＮ＋領域１１０に移される。つまり、アノード１２２、Ｐ＋領域１０８、Ｎウェル領域１０４、およびＮ＋領域１１０が、電圧をＮ＋領域１１０で形成するように直列に接続されている。
[0016]Ｎ＋領域１１０およびＰウェル１０６がＳＣＲ１０２用のトリガー機構として機能するダイオードを形成する。特に、Ｎ＋領域１１０およびＰウェル領域１２０はダイオードＤＲとして働く。（仮想線で図示した）ダイオードＤＲは、ダイオードにかかる電圧がダイオードの逆方向降伏電圧（通常６〜１０ボルト）を超えると導通する。つまり、一旦、Ｎ＋領域１１０上で一部ＥＳＤ事象から移った電圧がダイオードＤＲの逆方向降伏電圧を超えると、ホールおよび電子がダイオードＤＲのＰＮ接合で生成されるように電子なだれが発生する。ホールは、Ｐウェル１６０のＰウェル領域１２０および１１９内ならびに接地されたＰ＋領域１１４に流れ込む。Ｐウェル領域１２０および１１９の電位が増加し、電子がＮ＋領域１１２（エミッタ）から主にＰウェル領域１２０内、また１１９で示されたＰウェル領域１１９の一部にも流れ込む。少数キャリア（電子）がＰウェル領域１２０内に流れ込むことにより、ＳＣＲ１０２が起動する。同様に、ダイオードＤＲのＰＮ接合で生成される電子がＮウェル１０４内に流れ込むことにより、Ｐ＋エミッタ１０８が少数キャリア（ホール）をＮウェル１０４内に注入する。
[0017]詳細には、Ｎ＋領域１１０およびＰウェル領域１２０のＰＮ接合で生成された多数キャリア（すなわちホール）が、Ｐウェル領域１２０および１１９においてＮ＋領域１１２（エミッタ）から注入された少数キャリア（電子）と再結合する。したがって、ＮＰＮトランジスタＴ１１３１のベースが例えばＰウェル領域１２０のゲートＧ１で電流を取り出し、これが続いてＮＰＮトランジスタＴ１１３１をオンする。さらに、ＮＰＮトランジスタＴ１１３１のコレクタがＰＮＰトランジスタＴ２１３２のベースと結合され、これがＰＮＰトランジスタＴ２１３２をオンする。ＮＰＮトランジスタＴ１１３１のコレクタ電流は、ＮＰＮトランジスタＴ１１３１のベース電流のＴ１１３１の電流ゲイン（b１）倍と等しい。電流ゲインb１は、ＮＰＮトランジスタＴ１１３１のベースおよびエミッタにおける幾何学的寸法およびドーピングレベルに依存する。同様に、電流ゲインb２は、ＰＮＰトランジスタＴ２１３２の幾何学的寸法およびドーピングレベルに依存する。
[0018]したがって、一旦、ＮＰＮトランジスタＴ１１３１がオンされると、Ｔ１１３１のコレクタがＰＮＰトランジスタＴ２１３２にベース電流を与える。したがって、ＰＮＰトランジスタＴ２１３２のベース電流はＮＰＮトランジスタＴ１１３１のベース電流より大きくなる。さらに、ＰＮＰトランジスタＴ２１３２の電流ゲインb２は、Ｔ２１３２のコレクタ電流として実現され、次にこれがＮＰＮトランジスタＴ１１３１のベースにフィードバックされることによってＮＰＮトランジスタＴ１１３１のベース電流を増幅する。ＳＣＲ１０２におけるこのベース電流の増幅が両トランジスタＴ１１３１およびＴ２１３２間のループにおいて累進的に増加し続ける。したがって、オンされたＳＣＲにおける導通は、「再生プロセス」とも呼ばれる。
[0019]ＳＣＲ１０２は高い導通状態となり、アノードおよびカソード間において非常に小さな電圧降下（通常１〜２Ｖ）で電流を維持する。したがって、一旦、ＳＣＲ１０２がオンされると、ＥＳＤ事象からの電流がアノード１２２から接地カソード１２４に流れる。したがって、ＳＣＲ１０２はＩＣ回路１００の残りの部分を保護する。一旦、ＥＳＤ事象がアノード１２２からカソード１２４に放電されると、ＳＣＲ１０２が自己の再生導通モードを維持できないためオフとなる。
[0020]保護ＳＣＲそれ自体だけでなくＩＣの回路へのダメージを防ぐには、ＥＳＤ事象をできるだけ迅速に放電させることが重要である。上記従来技術のＬＶＴＳＣＲでは、ＮＭＯＳトランジスタ１０５がＳＣＲ１０２内に集積されている。Ｎ＋領域拡散１１０は、集積トリガー手段として挿入されるが、ＮＰＮトランジスタＴ１１３１およびＰＮＰトランジスタＴ２１３２の過剰なベース幅によるデメリットがある。したがって、大きな横方向のＴ１およびＴ２トランジスタ寸法では、Ｎ＋拡散の挿入および電荷キャリアの高い再結合により、ＳＣＲトリガーが遅くなってしまう。特に、Ｎ＋領域１１０（「トリガー拡散領域」）は、これもＰＮＰトランジスタＴ２１３２のベースの一部であるが、Ｔ２１３２のこの部分の電流ゲインを悪化させる。つまり、Ｎウェル領域１０４は中に高いドープＮ＋領域１１０が配置されているので、トランジスタＴ２１３２の全体の電流ゲインb２が低下し、これがＥＳＤ事象中にＳＣＲ１０２のトリガーを阻害する（すなわち、遅らせるか妨げる）可能性がある。したがって、当技術分野において、信頼性の高い制御可能なトリガー機構を有する高速トリガーＳＣＲ保護デバイスが必要である。
[0021]回路設計者らは、例えば省電力のために、電源供給ラインをパワーダウンモードにすることができる回路を提供することのメリットをたびたび見出してきた。パワーダウンモードは、ＩＣの他の電源供給ラインが電力を供給されているままで、１つまたは複数の異なる供給をアースに接続可能であることを意味する。したがって、現在ＩＣの機能的な側面に利用されていないＩＣ回路の部分を省電力のために一時的にパワーダウンさせることができ、ラインが必要に応じてパワーアップされる。
[0022]図９Ａおよび９Ｂは、例えば電源供給ライン間にＥＳＤ保護のために電源供給ライン同士を結合させる２つの従来技術回路を示す。図９Ａを参照すると、第１および第２の電源供給ライン９０２１および９０２２が「逆並列」（すなわち逆並列）ダイオード９０６１および９０６２により結合されている。第１および第２の電源供給ライン９０２１および９０２２は、例えば正常な回路動作中にアース９０４より高い電位を有する。逆並列ダイオード９０６１および９０６２が第１および第２の電源供給ライン９０２１および９０２２間に並列に結合されているので、電源供給ライン９０２の一方がアース９０４になると、ダイオード９０６の一方が順方向バイアスとされ、導通し、他方の電源供給ラインを原則的にアース９０４に分路する。例えば、第１の電源供給ライン９０２１がアース９０４までパワーダウンされた場合、例としてダイオード９０６２が順方向バイアスとされ、導通し、第２の電源供給ライン９０２２からの電流を効率的にアース９０４に分路する。したがって、電源供給ライン９０２間の逆並列ダイオード９０６は、図９Ａに例示したように、「パワーダウンモード」に対応する解決策を提供するものではない。回路の部品がエネルギー消費を制限するためにパワーダウンされるとき、このような「パワーダウンモード」が集積回路上に存在している。
[0023]図９Ｂは、正常な回路動作中にパワーダウンモードに対応するＥＳＤ保護を提供する２つの電源供給ライン９０２１および９０２２間に接続されたＮＭＯＳデバイス９０８を示す。特に、ＮＭＯＳデバイス９０８のソースは、例えば第１の電源供給ライン９０２１に結合され、ＮＭＯＳデバイス９０８のドレインは第２の電源供給ライン９０２２に結合されている。さらに、ＮＭＯＳデバイス９０８のゲートとＰ基板はアース９０４に結合されている。Ｐ基板に配置されたＮ＋領域がＮＭＯＳデバイス９０８のソースおよびドレイン領域を形成する。ＮＭＯＳデバイス９０８のソースおよびドレイン領域が対称的であり、印加電圧極性に応じて交換可能であることに留意されたい。
[0024]さらに、Ｎ＋領域およびＰ基板は共同で寄生バイポーラトランジスタを形成し、そこでＮ＋対Ｐ基板接合が、ダイオード９１０１および９１０２（仮想線で図示）として例示されているような逆バイアスダイオード９１０を形成する。電源供給ラインの一方が接地された場合には、対応するＮ＋領域およびＰ基板により形成された逆バイアスダイオード９１０によって他方の電源供給ラインがアース９０４に分路されない。
[0025]詳細には、電源供給ライン９０２の一方がアース９０４にパワーダウンされた場合、他方の電源供給ラインは依然としてパワーアップされつつ、対称ＮＭＯＳデバイス９０８のラテラル寄生ＮＰＮトランジスタは常にＮ＋対Ｐ基板接合の一方を逆バイアスされる。例えば、第１の電源供給ライン９０２１がアース９０４にパワーダウンされた場合、第２の電源供給ライン９０２２は依然としてパワーアップされつつ、ＮＭＯＳデバイス９０８のラテラル寄生ＮＰＮトランジスタにより形成された逆バイアスダイオード９１０１が、第１の電源供給ライン９０２１がアース９０４に電流を分路するのを防ぐ。ＮＭＯＳデバイス９０８のＰ基板とゲートがアース９０４に接続されているので、ドレインおよびソース間のＮＭＯＳ電流が遮断される。
[0026]図９ＢのＮＭＯＳベースのＥＳＤ保護デバイス９０８はパワーダウン対応であるが、ＮＭＯＳデバイス９０８はＥＳＤ電圧クランプ特性が低い。さらに、ＮＭＯＳＥＳＤ保護デバイス９０８は、面積効率が低く、したがってＩＣのサイズをさらに縮小しようとする製造技術の足を引っ張ることになる。よって、当技術分野において、電源供給ライン間に改良されたＥＳＤ電圧クランプを提供するＥＳＤ保護回路が必要であり、非常に高いＥＳＤ保護性能および高い面積効率を有しながら、電源供給ラインをパワーダウン動作モードで動作させることができる。
発明の概要
[0027]従来技術と関連するこれまでの不利点は、本発明の集積回路の電源供給ラインを保護するための静電放電（ＥＳＤ）保護デバイスにより克服される。一実施形態では、このＥＳＤ保護デバイスが、第１の電源供給ラインおよび第２の電源供給ライン間に結合された第１のシリコン制御整流器（ＳＣＲ）と、第１のＳＣＲと逆並列に第１および第２の電源供給ライン間に結合された第２のＳＣＲとを含んでいる。第１のトリガーデバイスが第１の電源供給ラインおよび第１のＳＣＲの第１のトリガーゲートに結合され、第２のトリガーデバイスが第２の電源供給ラインおよび第２のＳＣＲの第１のトリガーゲートに結合されている。
[0028]第２の実施形態では、この静電放電（ＥＳＤ）保護デバイスが、第１の電源供給ラインおよび第２の電源供給ライン間に結合された第１のシリコン制御整流器（ＳＣＲ）と、第１のＳＣＲと逆並列に第１および第２の電源供給ライン間に結合された第２のＳＣＲとを含んでいる。シングルＮＭＯＳトランジスタ等のトリガーデバイスが、第１および第２の電源供給ライン間に結合され、ＮＭＯＳトランジスタが第１および第２のＳＣＲの第１のトリガーゲートの各々に結合されたバルク端子を有し、ＮＭＯＳトランジスタのバルク端子が第１および第２のＳＣＲのバルク端子にさらに結合されている。
[0029]第３の実施形態では、この静電放電（ＥＳＤ）保護デバイスが、第１の電源供給ラインおよび第２の電源供給ライン間に結合された第１のシリコン制御整流器（ＳＣＲ）と、第１のＳＣＲと逆並列に第１および第２の電源供給ライン間に結合された第２のＳＣＲとを含んでいる。少なくとも１つのダイオード等の第１のトリガーデバイスが、第１のＳＣＲの第２のゲートから第２の電源供給ラインへの順方向導通方向に結合され、少なくとも１つのダイオード等の第２のトリガーデバイスが、第２のＳＣＲの第２のゲートから第１の電源供給ラインへの順方向導通方向に結合されている。例示的な実施形態のそれぞれにおいて、トリガーデバイスとＳＣＲが、ＥＳＤ保護だけでなく電源供給ラインのパワーダウンモード対応動作を提供する。
本発明の詳細説明
[0046]理解を容易にするために、同一の参照番号が用いられ、可能であれば、図面に共通の同一の要素を指定している。
[0047]以下に説明するプロセスステップおよび構造は、集積回路（ＩＣ）を製造するための完全なプロセスフローを形成するものではない。本発明は、当技術分野で現在使用されている集積回路作製技術とともに実施することができ、本発明の理解のために必要であるように一般的に実施されるプロセスステップの大半を含んでいるに過ぎない。作製中のＩＣの部分の断面およびレイアウトを表わす図は、縮尺が一律ではないが、その代わり本発明の重要な特徴を示すように描かれている。さらに、可能であれば、図は例示的にＩＣ回路のＰおよびＮ型ドープ領域に関連する回路（例えばＳＣＲ回路）の回路図を含んでいる。
[0048]本発明はＣＭＯＳデバイスに関連して説明されている。しかしながら、異なるドーパント型を選択し、濃度を調整することによって、本発明がＮＭＯＳ、ＰＭＯＳ、およびＥＳＤに起因するダメージに対応する他のプロセスに適用可能となることが当業者には理解されよう。
[0049]図２Ａは、本発明のＮＭＯＳトリガーＳＣＲＥＳＤ保護デバイス２０１の４つの例示的な回路図の実施形態（Ａ〜Ｄ）のを示す。回路図Ａ〜Ｄの実施形態それぞれが、例示的にトリガーデバイス２０５およびＳＣＲ２０２に結合されたＩＣパッド１４８を示している。オプションの電流制限抵抗器ＲＬを保護される回路とＳＣＲＥＳＤ保護デバイス２０１の間に配置することができる。トリガーデバイス２０５およびＳＣＲ２０２は、ともに集積回路（ＩＣ）２００上の回路構成に対する保護デバイスとして働く。特に、トリガーデバイス２０５およびＳＣＲ２０２は、ＩＣ回路に結合されるパッド１４８で発生する可能性のある静電放電（ＥＳＤ）からＩＣ回路を保護する。オンされると、ＳＣＲ２０２はパッド１４８からアースへとＥＳＤ電流の方向を変えるための分路として機能する。トリガーデバイス２０５はＳＣＲ２０２をオンに、すなわちこのような過電圧ＥＳＤ状態を速く散逸するように「トリガー」する。
[0050]図２Ａの回路図Ａを参照すると、ＳＣＲ保護デバイス２０１は、パッド１４８に接続され、オプションで抵抗器ＲＢ２２４２の一方の側に接続されたアノード１２２を含んでいる。抵抗器ＲＢ２２４２は、ＳＣＲ２０２のトランジスタＴ２２３２のベースにおけるＮウェル抵抗を表わすが、これについては以下でより詳細に述べる。加えて、アノード１２２は、ＰＮＰトランジスタＴ２２３２のエミッタ１０８に結合され、Ｎウェル抵抗ＲＢ２２４２に並列となっている。オプションで、多数のダイオードＤＳ（仮想線で図示）がアノード１２２とＰＮＰトランジスタＴ２２３２のエミッタ１０８の間に結合することができる。ＳＣＲの保持電圧をラッチアップスペックを満たすのに必要とされるだけ増加するために、直列に接続されたダイオードＤ（通常１〜４個）をオプションで設ける。
[0051]第１のノード１３４はＰＮＰトランジスタＴ２２３２のベースと、抵抗ＲＢ２２４２の他方の側と、ＮＰＮトランジスタＴ１２３１のコレクタを含む。加えて、ＰＮＰトランジスタＴ２２３２のコレクタが第２のノード１３６に接続され、これが抵抗器ＲＢ１２４１の一方の側だけでなくＮＰＮトランジスタＴ１２３１のベースにも接続され、（以下で述べる）トリガー２０５内に接続されている。抵抗器ＲＢ１２４１の他方の側は第３のノード１２４に接続されており、接地されてカソードとして働く。抵抗器ＲＢ１２４１はＳＣＲ２０２のトランジスタＴ１２３１のベースにおける基板抵抗を表わすが、これについては以下でより詳細に述べる。さらに、ＰＮＰトランジスタＴ１２３１のエミッタも接地された第３のノード１２４に接続されて、カソードとして機能する。
[0052]回路図Ａ内のトリガーデバイス２０５はＮＭＯＳトランジスタ２０６を含んでおり、ゲートがソースおよび外部抵抗器２１０に接続されている。詳細には、ＮＭＯＳトランジスタ２０６のドレインがパッド１４８に接続され、ゲートはＭＯＳ電流をオフするようにソースに接続され、ＮＭＯＳトランジスタ２０６のソースおよびゲートがＳＣＲ２０２の第２のノード１３６に結合されている。さらに、抵抗器２１０は一端で第２のノード１３６と結合され、他端で第３のノード１２４と接続されている。つまり、抵抗器２１０がＳＣＲトランジスタＴ１２３１およびＴ２２３２の外部にあり、ＰウェルがないときはＰ基板１０３の固有抵抗ＲＢ１２４１と、またはＰウェル１０４と並列に設けられている。抵抗器２１０は固有ベース抵抗ＲＢ１２４１よりも低い抵抗値で選択され、少量の電流をアースに方向付ける分路抵抗器として働く。したがって、抵抗器２１０はトリガーデバイス２０５のソースおよびアース間の望ましくない漏れ電流のための経路を提供するが、そうでなければＳＣＲ２０２を意図せずトリガーしてしまいかねない。さらに、当業者には理解されるように、抵抗器２１０はＳＣＲのいわゆる保持電流を制御する。
[0053]図２Ａの図Ｂ〜Ｄに示された残りの３つの回路図は、トリガーデバイス２０５が様々な実施形態で示されていることを除けば同じである。例えば、回路図Ｂでは、ＮＭＯＳトランジスタにドレイン−バルク−ゲート結合が設けられ、すなわちローカルバルク（Ｐウェル）とゲートが接続され、ドレイン−バルク結合がドレイン−バルクコンデンサ（図示せず）により実現されている。回路図Ｃでは、ＮＭＯＳが絶縁Ｐウェル内にあり、回路図Ｄでは、２つのカスコードＮＭＯＳトランジスタ２０６１および２０６２がトリガーデバイス２０５の一部として用いられている。さらに、当業者には、ＳＣＲの外部で他のトリガーデバイスおよび構成が実施されうることが理解されよう。
[0054]（図２Ａの回路図に図示されたように）結合されたトリガーＮＭＯＳトランジスタ２０６は、ＳＣＲ２０２を従来技術のＬＶＴＳＣＲデバイス（図１Ａ参照）より速くオンすることができる。詳細には、ＰＮＰトランジスタＴ２２３２のＮ＋領域１１０（ベース）とＮＰＮトランジスタＴ１２３１のＰウェル領域１２０（ベース）の間に逆方向バイアス降伏電圧を与えるために用いられたが、ＮＭＯＳトランジスタ２０６のドレインがＮＰＮトランジスタＴ１２３１のコレクタに（ＰＮＰトランジスタＴ２２３２にも）結合されなくなる。逆に、ＮＭＯＳトランジスタ２０６のソースおよびゲートはＮＰＮトランジスタＴ１２３１のベースに直接結合されるが、これについては図３および４を参照して以下で詳細に述べる。
[0055]さらに、本発明に関連する当業者には、ＰＭＯＳトリガーＳＣＲＥＳＤ保護デバイスも利用できることが理解されよう。例えば、図２Ｂは、本発明のＰＭＯＳトリガーＳＣＲＥＳＤ保護デバイス２０１を表わす例示的な回路図Ｅを示している。さらに、上述のように、ドレイン−バルク−ゲート結合を備えるＰＭＯＳトランジスタまたは２つのカスコードＰＭＯＳトランジスタ、または他の外部トリガーデバイス２０５をＥＳＤ保護デバイス２０１の一部として用いてよいことが、当業者には理解されよう。
[0056]明確化のために、本発明を図２Ａの回路図Ａに例示的に示されたＮＭＯＳトリガーＳＣＲとして述べる。図３は、図２Ａおよび図２ＢのＮＭＯＳトリガーＳＣＲＥＳＤ保護デバイス２０１のＳＣＲ２０２の断面図を示す。
[0057]詳細には、保護デバイス２１０は、Ｐ型基板３０３を部分的に含み、その内部にＮウェル３０４およびＰウェル３０６が形成されている。Ｎウェル３０４およびＰウェル３０６は、互いに隣接し、隣接境界に接合部３０７を形成する。Ｎウェル３０４内には、第１のＰ＋領域３０８が形成されている。さらに、Ｐウェル３０６内には、単一のＮ＋領域３１２および第２のＰ＋領域３１４がその上に形成されている。Ｐ＋およびＮ＋で示される領域は、ＮウェルおよびＰウェル領域３０４、３０６よりも高いドーピングレベルを有する領域である。さらに、図１Ｂの従来技術に示されたような、Ｐウェル３０４およびＮウェル３０６領域両方の間に接合部３０７の上部に重なって形成される「第２のＮ＋領域１１０」がないことに留意されたい。
[0058]図３の例示的な回路図は、ＳＣＲ２０２のコンポーネントを表わし、図２Ａの回路図に対応している。つまり、図３は互いに接続されたソースおよびゲートを備えるＮＭＯＳトリガーデバイス用のＳＣＲとして例示し、それについて述べている。しかしながら、当業者にはどこでＰＭＯＳトリガーデバイスを用いるのかが理解されよう。電位および端子とともに例示的に図３に示されたＮおよびＰ型領域が逆にされる。図３を参照すると、ＮＰＮトランジスタＴ１２３１がＮ＋領域３１２（エミッタ）、Ｐウェル３０６（ベース）、およびＮウェル３０４（コレクタ）により形成されている。ＰＮＰトランジスタＴ２２３２はＰ＋領域３０８（エミッタ）、Ｎウェル領域３０４（ベース）、およびＰウェル領域３０６（コレクタ）により形成されている。Ｎウェル３０４がＰＮＰトランジスタＴ２２３２のベースだけでなくＮＰＮトランジスタＴ１２３１のコレクタとしての二重の機能を果たしていることに留意されたい。同様に、Ｐウェル３０６は、ＮＰＮトランジスタＴ１２３１のベースだけでなくＰＮＰトランジスタＴ２２３２のコレクタとしての二重の機能を果たしている。第２のＰ＋領域３１４は基板結合材１２５を形成し、通常カソード１２４に接続されて接地されている。
[0059]Ｐウェル３０６は固有抵抗を有し、これがウェル／基板として、またはＮＰＮトランジスタＴ１２３１のベース抵抗ＲＢ１２４１として観察される。ウェル／基板抵抗ＲＢ１２４１は基板結合材１２５（Ｐ＋領域３１４を含む）とトランジスタＴ１２３１の固有ベースノードの間に現れる。同様に、Ｎウェル３０４は固有抵抗を有し、これがＰＮＰトランジスタＴ２２３２のベース抵抗ＲＢ２２４２として観察される。Ｎウェルまたはベース抵抗ＲＢ２２４２はトランジスタＴ２２３２の固有ベースノードとＮウェル３０４のＮ＋ドープ領域により形成されることになるオプションのＮウェル結合材（図３には図示せず）の間に現れる。このＮウェル結合材はオプションであるが、本デバイスの機能に寄与するものではないため省略されている（図３にはフロート状態で示す）。したがって、Ｎウェル結合材はＮウェルトリガータップＧ２（図２Ｂの回路図Ｅを参照）を有するＰＭＯＳトリガーＳＣＲのためだけに必要なものに過ぎない。ＮウェルまたはＰ型基板のいずれかについて、関連する抵抗が固有抵抗である。ウェルまたは基板抵抗値は、Ｎウェル３０４およびＰウェル３０６／Ｐ基板３０３の長さおよび断面積だけでなく、ドーピングレベルに依存する。通常、ウェル／ベース抵抗ＲＢ１２４１およびＲＢ２２４２は（Ｎウェル結合材が設けられる場合に）シリコン材料に対して５００から５０００オームの範囲の抵抗値を有する。
[0060]浅溝分離（ＳＴＩ）は、図６に示すように、高いドーピングを受ける領域（例えば領域３０８、３１２、および３１４）を分離するのに用いられる。特に、溝は特定のエリアにエッチングされ、例えば絶縁材料（例えば二酸化ケイ素（ＳｉＯ２））が蒸着される。領域３０８および３１２も当技術分野で周知の他の技術により分離することができ、ＳＣＲ動作には有益である。
[0061]Ｎ＋およびＰ＋注入およびアニールステップがＳＴＩ領域形成後に行われ、高濃度ドープＮ＋およびＰ＋領域がそれぞれ形成される。注入はＮ＋およびＰ＋について別個のフォトマスクを介して行われ、ＩＣ２００の専用領域内にのみドーパントを侵入させる。
[0062]さらに、シリサイド層３１８がＮ＋領域３１２およびＰ＋領域３０８、３１４上に形成される。特に、導電層（例えば、コバルト、チタン等を用いる）がＩＣ２００の表面に形成される。シリサイドブロックマスクが不要なシリサイド層をブロックするためにＩＣの特定エリア上に設けられる。シリサイド層３１８は、それぞれアノード１２２、カソード１２４、および基板結合材１２５で各金属接点１２１Ａ、１２１Ｃ、および１２１Ｓ（総称して金属接点１２１）間の導電性材料として働く。シリサイド層３１８を領域３０８（アノード１２２用）および領域３１２（カソード１２４用）の特定の部分にのみ用いることにより、アノード１２２および領域３２０Ｎ表面間ならびにカソード１２４および領域３２０Ｐ表面間の短絡の危険（例えば、熱および機械的応力）が大幅に低下する。
[0063]詳細には、図３の左側から右側を見ると、第１のＳＴＩ領域３１６１が第１のＰ＋ドープ領域３０８の左側に形成されている。さらに、第２のＳＴＩ領域３１６３が第１のＮ＋領域３１２と第２のＰ＋領域３１４の間に形成され、第３のＳＴＩ領域３１６４が第２のＰ＋領域３１４の左側に形成されている。したがって、アノード１２２およびカソード１２４の間に配置された表面領域３０９は全く溝がエッチングされておらず、高濃度ドープ領域もその間に蒸着された絶縁材料も有していない。このように、図３の実施形態は従来技術とは異なる（図１ＡのＳＴＩ領域１１６2、Ｎ＋領域１１０、および酸化物層１３０を参照）。したがって、Ｎウェル領域３２０ＮおよびＰウェル領域３２０Ｐ（総称して高濃度でないドープ領域３２０）上に延びている表面領域３０９を含むデバイス断面全体をＳＣＲの導通に利用することができる。
[0064]高濃度ドープ領域（Ｎ＋領域３１２およびＰ＋領域３０８、３１４）のそれぞれが、基礎をなす半導体技術で定義された値「Ｘｊ」をとる深さを有する。一実施形態では、深さＸｊが０．１〜０．３ミクロンの範囲である。加えて、シリサイド化されたアノードからアノードエッジ３１１までの距離が長さ「Ａｊ」を有する。同様に、シリサイド化されたカソードからカソードエッジ３１３までの距離が長さ「Ｃｊ」を有する。長さＡｊおよびＣｊは、シリサイド３１８の形成中に発生しうる機械的応力の好ましくない衝撃（これが後に漏れ電流の増加をもたらすこともある）を低減するために、特定の範囲内に維持される。特に、物理的長さＡｊおよびＣｊは、Ｐ＋およびＮ＋ドープ領域３０８、３１２の高さＸｊに比例的に基づいている。長さＡｊおよびＣｊは、ドープ領域の深さの２〜５倍の範囲にあり、ＡｊおよびＣｊはほぼ等しい。つまり、ＡｊおよびＣｊはほぼ２Ｘｊ〜５Ｘｊの範囲にある値をとる。好ましくは、シリサイド化されたアノードからアノードエッジまでの距離Ａｊおよびシリサイド化されたカソードからカソードエッジまでの距離Ｃｊはドープ領域３０８および３１２の高さＸｊのほぼ３倍に等しい。カソードおよび接合部３０７間の距離だけでなく、アノード１２２および接合部３０７間のこのような距離を維持することにより、シリサイド層３１８の応力関連の漏れ電流および短絡の確率が大幅に低下する。
[0065]本発明の一目標は、ＳＣＲ２０２がオンする速度を上げることである。従来技術を振り返ると、Ｎ＋ドープ領域１１０は、ホール−電子対の高い再結合によってＳＣＲのＰＮＰトランジスタのゲインを低下させていた。ＳＣＲ２０２のターンオン時間の短縮は、従来技術に対する２つの顕著な差異により実現される。第１の差異は、ＳＣＲ２０２においてトランジスタＴ１２３１およびＴ２２３２の各ベース領域のサイズが縮小されたことである。図３の寸法ＷＰおよびＷＮがＮＰＮトランジスタＴ１２３１およびＰＮＰトランジスタＴ２２３２の各ベース幅を表わしている。ベース幅ＷＮおよびＷＰはそれぞれＰ＋領域３０８のエッジ３１１から接合部３０７まで、ならびにＮ＋領域３１２のエッジ３１３から接合部３０７までを測定したものである。ＳＣＲ２０２の各トランジスタＴ１２３１およびＴ２２３２のベースのサイズ（ベース幅）を縮小することにより、少数キャリアがこれらの領域を通って拡散し、対応するコレクタ領域に達するまでにかかる時間が短縮される。トランジスタＴ１２３１およびＴ２２３２は、（半導体プロセス仕様に許容されるように）できるだけ小さいベース幅ＷＮおよびＷＰを有することが好ましい。
[0066]ＳＣＲターンオン時間（ＳＣＲＴｏｎ）は、各ＳＣＲトランジスタＴ１２３１およびＴ２２３２の合計ベース幅と比例関係にある。特に、ＮＰＮトランジスタＴ１２３１のターンオン時間Ｔｏｎ１は、ＮＰＮトランジスタＴ１２３１のベース幅ＷＰの二乗と比例関係にある。同様に、ＰＮＰトランジスタＴ２２３２ターンオン時間Ｔｏｎ２は、ＰＮＰトランジスタＴ２２３２のベース幅ＷＮの二乗と比例関係にある。したがって、ＳＣＲＴｏｎのターンオン時間＝（（Ｔｏｎ１）２＋（Ｔｏｎ２）２）１／２である。したがって、ベース幅が従来技術に比べて短縮されているので、ターンオン時間ＳＣＲＴｏｎも短縮されている。
[0067]従来技術に対する第２の差異は、第２のＮ＋領域１１０がないことである。このことはトランジスタＴ２２３２ベース（Ｎウェル３０４）の全体的なドーピングレベルを低下させる。したがって、図３の実施形態では、ベース領域における拡散中に再結合する電子−ホール対が少なくなるため、Ｎウェル３０４はＳＣＲ２０２のＰＮＰトランジスタＴ２２３２に対して電流ゲインを増加させることが可能である。図３の例示的な実施形態を図１Ｂの従来技術と比較されたい。図１Ｂを参照すると、高濃度ドープＮ＋領域１１０はＰＮＰトランジスタＴ２２３２のベースの一部を形成し、それによってＰＮＰトランジスタＴ２２３２の全体的なゲインを低下させる。このＮ＋領域１１０は少数キャリア（ホール）と多数キャリア（電子）の高い再結合を生じさせ、それによってトランジスタＴ１２３１の低増幅特性をもたらす。図１Ｂの従来技術についてのさらに別の問題点は、Ｎ＋領域１１０、Ｐ領域１２０、およびＮ＋領域１１２が、ＮＰＮトランジスタＴ１２３１と比べて比較的良好なラテラル寄生バイポーラトランジスタを表面（図示せず）付近に形成することであり、それは基板／Ｐウェル１０６においてより深くに位置している。この表面ＮＰＮトランジスタは共通の高濃度ドープＮ＋領域１１０を介してＰＮＰトランジスタＴ２２３２の劣化（表面）部分に非常に良く結合される。図１Ｂの従来技術ＳＣＲデバイスは、この寄生表面ＮＰＮトランジスタだけがスナップバックモードで導通する状態を保つ。さらに、ＰＮＰトランジスタＴ２２３２が順方向バイアスベース−エミッタダイオードとしてのみ働くが、基板内のより深いＮＰＮトランジスタ（より低い電流ゲイン）が起動しない。したがって、従来技術ＳＣＲデバイスは、その幾何学的な欠陥により所望のＳＣＲモードで十分に動作しない。従来技術は通常１０％低い電流対応能力を有する。加えて、大型の形状により、従来デバイスは非常に敏感な回路素子を保護するのに十分なほどは安全かつ高速に起動しない。
[0068]図３を参照すると、Ｎ＋領域１１０をなくすだけでなくトランジスタベースの幅ＷＮおよびＷＰを短縮することによって、起動速度が低下する。さらに、短縮された幅ＷＮおよびＷＰが、Ｎ＋領域１１０の存在に起因するホール−電子再結合効果を低下させることによって、ＳＣＲ２０２においてトランジスタＴ１２３１およびＴ２２３２の全体ゲインを増加させる。増加したトランジスタ電流ゲインbは、十分な電流が各トランジスタＴ１２３１およびＴ２２３２の順方向バイアスベースに与えられ、それによって速く確実なＳＣＲ２０２の起動を確保するのに役立つ。
[0069]図３の断面図は、例示的にＳＣＲＥＳＤ保護デバイス２０１のＳＣＲ２０２部分のみを示しているが、図２に示した本発明のトリガーデバイス２０５は示していない。しかしながら、図４は、図３のＳＣＲ２０２とともにトリガーデバイス２０５を例示的に示している。特に図４は、図２ＡのＮＭＯＳトリガーＳＣＲＥＳＤ保護デバイス２０１上面図を示しており、図３と一緒に見るべきものである。
[0070]特に図４は、トリガーデバイス２０５がＳＣＲ２０２の外部にある集積回路２００の一部の上面図を、ＳＣＲ１０２の内部にある従来のトリガーデバイス１０５（図１Ａおよび１Ｂ）と比較して表す。さらに、トリガーデバイス２０５およびＳＣＲ２０２は別個の異なるデバイスであるように見えるが、それらは同じＩＣ２００上に組み込まれており、複数のＥＳＤ保護デバイス２０１の１つにもなりうる。実際は、典型的なＩＣは、それぞれＩＣの内部回路に結合された多数のパッド１４８を有する。したがって、ＩＣのパッド１４８は、ＮＭＯＳトリガーＳＣＲ等のＥＳＤ保護デバイスがその上に結合されているのが好ましい。
[0071]図４を参照すると、ＳＣＲ２０２の上面図はＮウェル領域３０４とＰウェル領域３０６を示している。特に、Ｎウェル３０４内の単一のＰ＋領域３０８がアノード１２２を形成している。複数の金属接点１２１Ａがアノード１２２をパッド１４８に接続している。パッド１４８はオプションで限流抵抗器ＲＬを介してＩＣ２００の保護された回路にも結合されている。金属接点１２１Ａの下にあるＰ＋領域３０８の一部が図３を参照して上述したシリサイド３１８Ａにより覆われている。さらに、上述した距離Ａｊも図４に示されている。
[0072]カソード１２４がＮ＋領域３１２１〜３１２ｍ（総称してＮ＋領域３１２）に形成されている。複数の金属接点１２１Ｃがカソード１２４をアースに接続している。金属接点１２１Ｃの下にある各（散在された）Ｎ＋領域３１２ｍの部分が、図３を参照して上述した対応するシリサイド層（例えばシリサイド層３１８Ｃ-１および３１８Ｃ-ｍ）により覆われている。さらに、距離Ｃｊも図４に示されている。
[0073]Ｎ＋領域３１２の近傍にはトリガータップ４０１が配置されている。トリガータップ４０１は、Ｐ＋領域４０２の一部を覆って配置されたシリサイド層４１８Ｔを有するＰ＋領域４０２と、シリサイド層４１８Ｔを覆って配置された１つまたは複数の金属接点１２１Ｔにより形成されている。さらに、例えばトリガータップ４０１が間にＰウェルスペーシングが画定された複数のトリガータップの１つでもよい。
[0074]詳細には、トリガータップ４０１のＰ＋領域４０２はＮ＋領域３１２のごく近傍に配置されている。トリガータップ４０１もＮ＋領域３１２と位置合わせされているのが好ましい。トリガータップ４０１をＮ＋領域３１２のごく近傍に配置することによって、トリガータップからＮＰＮトランジスタＴ１２３１の固有ベースノードまでのベース抵抗が低下する。Ｐウェルスペーシング４０４がＰウェル材料３０６により好ましくは最小限のサイズに画定される。トリガータップ４０１のＰ＋領域４０２は隣接するＰウェルスペーシング４０４およびＮ＋領域３１２と組み合わさってダイオードを形成し、正の電圧がＰ＋領域４０２上に現れると順方向にバイアスされる。特に、トリガーデバイス１０５は、多数キャリア（ホール）をＰ型ベース材料内に注入することによりＮＰＮトランジスタＴ１２３１のベースで電流ソースとして働き、ＮＰＮトランジスタＴ１２３１のベース−エミッタ（Ｐウェルスペーシング／領域４０４／３０６およびＮ＋３１２）を順方向にバイアスする。さらに、正常な回路動作（すなわちＥＳＤ事象なし）には、トリガータップ４０１がＳＣＲ２０２およびＳＣＲ２０２のＮ＋エミッタ領域のごく近傍にあることは、後に説明するように有利である。ある回路過電圧状態による意図しないＳＣＲのトリガーは回路を破壊する（例えばラッチアップ状態を引き起こす）ことが知られている。トリガータップが分路抵抗器２１０を介して接地されると、ＳＣＲのＰウェル３０６が追加のアースへの結合を受け、これがラッチアップを防止する。
[0075]ＳＴＩ領域３１６は、アノード１２２、カソード１２４、およびその間にあるＳＣＲの部分が図３に関連して上述したＳＴＩ材料に覆われないように、ＳＣＲ２０２およびトリガーデバイス２０５を外装する。特に、この好適な実施形態において、ドープＰ＋領域３０８、間欠的なＮ＋領域３１２、Ｐ＋およびＮ＋ドープ領域３０８、３１２の間にある表面エリア３０９、トリガータップ４０１、およびＰウェルスペーシング４０４は、どの上にもＳＴＩ３１６が配置されていない。しかしながら、無視できる影響だけしかダイオード（４０２−４０４−３１２）には発生しないので、Ｐウェルスペーシング４０４もＳＴＩで覆うことができる。したがって、Ｎ＋領域１１０およびゲート１２６を省略した面積縮小レイアウトとＮ＋領域３１２（ＮＰＮトランジスタＴ１２３１のエミッタ）と直列に導入されたトリガータップ４０１を組み合わせることによって、本発明のＳＣＲ２０２の高速起動がもたらされる。
[0076]図４に示す実施形態において、接地された局所基板結合材１２５はＮ＋領域３１２から最大距離に配置されることが好ましく、ＳＴＩ領域３１６３により分離されている。あるいは、ＳＣＲ２０２が接地されているＳＣＲ２０２を外装する閉リングＰ基板結合材（図示せず）を有してもよい。ＳＣＲ２０２およびトリガーデバイス２０５から閉リングＰ基板結合材までの距離は２〜２０μｍの範囲であってよく、５μｍを超えるのが好ましい。したがって、トリガータップ４０１は閉リングＰ基板結合材または局所基板結合材１２５のいずれかから離して配置され、アースへの電流漏れを防ぐ。詳細には、トリガータップ４０１を接地されたＰ基板結合材の近くに交互に配置することによって、Ｐ＋領域４０２からアースへの電流漏れを不利益に生じさせてしまうので、トリガータップ４０１は直列にＮ＋領域３１２のごく近傍におかれる。ＳＣＲ２０２におけるトランジスタを順方向バイアスするのに必要な電流から離れた接地基板へのこのような電流漏れは、ＳＣＲ２０２の起動を遅延または阻止する可能性がある。
[0077]一実施形態では、トリガーデバイス２０５が例えばＮＭＯＳトランジスタ２０６である。図２Ａの回路図Ａを図４と併せて参照すると、ＮＭＯＳトランジスタ２０６はＳＣＲ２０２の外部にあるオンチップトランジスタである。ＮＭＯＳトランジスタ２０６のドレインはパッド１４８に結合される。ＮＭＯＳトランジスタ２０６のソースは、カソード１２４のＮ＋領域３１２に隣接するトリガータップ４０１だけでなく、抵抗器２１０の一端にも結合される。加えて、抵抗器２１０の他端はアースにも連結される。さらに、ＮＭＯＳデバイス２０５のゲート１２６はＮＭＯＳデバイス２０５のソースに接続され、抵抗器２１０を介して効果的にアースに結合される。
[0078]抵抗器２１０は１００オーム〜２０００オームの範囲で選択された抵抗値を有するが、これはＰ基板３０２およびＰウェル３０６の固有抵抗よりも実質的に低い。後者はＰ基板結合材１２５に依存して数キロオームの範囲にある。したがって、抵抗器２１０はアースに対する合計抵抗を容易に制御可能であり、ゆえにＳＣＲの起動および保持電流を制御可能であることが当業者には理解されよう。さらに、トリガーデバイス２０５からのあらゆる漏れ電流が、この抵抗器を通る経路を介してアースへと分路される。一実施形態では、ポリシリコンシート抵抗により所望の抵抗値を容易に必要な大きさとすることができ、ポリシリコン抵抗器２１０がＳＴＩにより基板３０から完全に絶縁されるので、抵抗器２１０がシリサイドブロックポリシリコンから作製される。さらに、ＩＣ製造プロセスで入手可能な他のいかなる抵抗性材料をも使用可能であることが、当業者には理解されよう。
[0079]図４に示した例示的な実施形態では、トリガーデバイス２０５（例えばＮＭＯＳトリガー）をＮ＋材料から作製し、また、ＳＣＲ２０２にトリガー電流を依然として与えつつ、確実にトリガーデバイス自体をＥＳＤに強くするシリサイドブロックを特徴とする。特に、シリサイド層４１８Ｓおよび４１８ＤはそれぞれＮＭＯＳトリガーデバイスのソースおよびドレイン上に接点４２１Ｓおよび４２１Ｄが配置されているエリアに配置される。
[0080]動作中、トリガー電流が外部ＮＭＯＳトリガーデバイス２０５により与えられ、ＳＣＲ２０２のトリガータップ４０１内に注入される。詳細には、外部トリガー電流はＮＭＯＳトリガーデバイス２０５のソースから与えられ、降伏状態となるが、続いてスナップバックする。トリガー電圧がＮＭＯＳトランジスタのドレイン−基板降伏電圧（例えば８ボルト）により決まり、ＳＣＲ２０２の本来高い降伏電圧（１５〜２５Ｖの範囲）により決まるのではないため、ＮＭＯＳトリガーデバイス２０５は、ＥＳＤ保護素子の低いトリガー電圧を確実なものとする。トリガー電流は、ＮＰＮトランジスタＴ１２３１のベース内にベース電流を注入する。したがって、本発明の実施形態は、図２〜４に示されたように、図１Ａおよび１Ｂの従来技術ＬＶＴＳＣＲとは異なり、トリガー電流が内部ソースにより低速作動ＰＮＰトランジスタＴ２２３２のベース内へと注入される。
[0081]上述のように、本発明のトリガーデバイス２０５およびＳＣＲ２０２はＮＭＯＳトリガーデバイスとしてそれぞれ示されている。しかしながら、ＥＳＤ保護用のＰＭＯＳトリガーＳＣＲ構造を利用してもよいことが当業者には理解されよう。本発明を完全に例示する目的で、図２Ｂは本発明のゲート接地ＰＭＯＳ（ＰＭＯＳ）トリガーＳＣＲＥＳＤ保護デバイスの例示的な回路図を示し、図５は図２ＢのＰＭＯＳトリガーＳＣＲＥＳＤ保護デバイスの上面図を示す。図５を参照すると、トリガーデバイス２０５のおよびＳＣＲ２０２のレイアウトが図４に示されたものと同じである。しかしながら、Ｎ型およびＰ型材料が逆になっている。つまり、Ｎ+またはＮ型材料が図４で示された場所には、Ｐ+またはＰ型材料が図５でそれぞれ示されている。同様に、Ｐ+またはＰ型材料が図４で示された場所には、Ｎ+またはＮ型材料が図５でそれぞれ示されている。しかしながら、図３に示したように、Ｐ基板３０２は図４および５の両方の実施形態について同じままである。したがって、追加のＰ+基板結合材（例えば基板結合材３１４Ｃ１および３１４ＣＳ）がＮ+領域３１８Ｃ付近に配置されるか、または閉Ｐ+基板リング（図示せず）が全体構造の周辺に配置される。ＰＭＯＳトリガーデバイス２０５はＰ型材料から作製されてＮウェル内に配置されるが、トリガータップ４０１は図４に示された逆の実施形態とは対照的にＮ型材料から作製される。
[0082]ＩＣの正常な動作では、ＭＯＳ電流がソース−ドレインチャネルを流れないように、ＰＭＯＳゲートが外部抵抗器２１０を介してＰＭＯＳソースに高度に結合されている。過電圧を伴った正のＥＳＤ事象がパッドで発生する際には、アバランシェ降伏がドレインおよびＮウェル接合間で所定のしきい電圧（例えば８〜１０ボルト）を上回って発生し、ＰＭＯＳトランジスタが寄生ラテラルＰＮＰトランジスタとして動作する。結果として、電流がＰＭＯＳデバイスを通って流れ、ソースおよびドレイン端子間の電圧が低い値まで降下する。次に、ゲートＧ２（図２Ｂの回路図Ｅ）が低い方に引っ張られ、ＳＣＲ２０２がオンする。ゲートＧ２は図５のトリガータップ４０１と同一である。電圧降下が固有Ｎウェル抵抗ＲＲＢ２２４２および外部抵抗２１０にわたって形成される。外部抵抗２１０が１００オーム〜２０００オームの抵抗値を有するため、つまり固有Ｎウェル抵抗ＲＢ２２４２（５００オーム〜５０００オーム）よりはるかに低いため、外部抵抗２１０は電流分路として機能し、ＳＣＲ２０２の起動および保持電圧を調整する。したがって、ＥＳＤ保護デバイス２０１の起動によりパッドでの正のＥＳＤ事象中に放電電流をアースに分路し、過渡電圧降下をＩＣ２００の回路により許容される値に制限する。
[0083]図６はＮＭＯＳトリガーＳＣＲＥＳＤ保護デバイス２０１のＳＣＲ６０２の第２の実施形態の断面図を示す。特に、図６はＰ＋およびＮ＋領域３０８、３１２上全体がシリサイド化されたＳＣＲ２０２を表わす。トランジスタＴ１２３１およびＴ２２３２のベース幅ＷＮおよびＷＰがそれぞれ示されている。さらに、ＳＴＩ領域３１６１、６１６、３１６３、および３１６４により示された浅溝分離（ＳＴＩ）がＳＣＲ２０２全体にわたって配置されている。特に、ＳＴＩ領域６１６は表面エリア３０９上のシリサイド化層６１８Ａおよび６１８Ｃ間に配置されている。したがって、ＳＴＩ領域６１６はアノード１２２およびカソード１２４間のアイソレータとして機能し、各シリサイド化層６１８Ａおよび６１８Ｃ間の短絡を防いでいる。
[0084]さらに、トランジスタＴ１２３１およびＴ２２３２の各ベース幅ＷＮおよびＷＰはＳＴＩ領域６１６の長さにより決まる。特に、ＩＣ２００の製造中、ＳＴＩ材料が選択的にＳＣＲ２０２上に蒸着される。その後、Ｐ＋およびＮ＋ドープ領域３０８、３１２、および３１４ならびに各シリサイド層６１８Ａ、６１８Ｃ、６１８Ｓが形成される。図３の実施形態に関連して述べたように、ベース領域の長さ（すなわち幅）を短くすることは、少数キャリアがこれらのベース領域を通って拡散しなければならない全体距離を短くすることを意味する。図６に示した第２の実施形態では、各トランジスタＴ１２３１およびＴ２２３２のベース幅ＷＮおよびＷＰが図３に示した実施形態よりも通常は若干小さくなっている。したがって、トリガーデバイス２０５からの高濃度ドープＮ＋領域１１０がなくなり、ＳＣＲの非常にコンパクトな寸法を高速ターンオンのために実現することができるので、図６に示した第２の実施形態は図１Ｂの従来技術とは異なる。さらに、図６に示した実施形態は代替物であり、少ないシリコン面積を用いるので、図３に示した実施形態のさらなる改良形である。つまり、全ての高濃度ドープ領域３０８、３１２、３１４およびトリガータップ４０２（図４参照）が完全にシリサイド化されている。
[0085]さらに、完全にシリサイド化されＳＴＩで覆われたトリガーデバイス２０５を利用することによってシリサイドブロックの追加の費用がかさむ手順が必要なくなるので、ウエハー処理コストを削減することができる。特に、トリガーデバイスとしてバックエンドバラストＮＭＯＳ（ＢＥＢＮＭＯＳ）デバイスを用いることもできる。このようなＢＥＢＮＭＯＳデバイスが、２０００年５月３０日出願の米国出願Ｓ／Ｎ０９／５８３／１４１号、名称「Ａｐｐａｒａｔｕｓ Ｆｏｒ Ｃｕｒｒｅｎｔ Ｂａｌｌａｓｔｉｎｇ ＥＳＤ Ｓｅｎｓｉｔｉｖｅ Ｄｅｖｉｃｅ」、（代理人整理番号ＳＡＲ１３６６３）に開示されており、全体として参照することにより本明細書に援用される。
[0086]図７は、外部バックエンドバラストＮＭＯＳ（ＢＥＢＮＭＯＳ）トリガーデバイス７０５の断面図を示す。複数のバラスト抵抗器７３０および７３１（図７にいずれかのみを示す）がトリガーデバイス７０５のドレイン７１４およびソース７１６から延びており、外部接点およびＥＳＤデバイスの接点電極または保護されている通電デバイス間の電気的に絶縁されたバラスト電流路を分離するのに用いられる。これらの電気的に絶縁されたバラスト電流路は、部分的に、他の従来技術デバイスよりも均一に電流を分配し、電流の込み合いを低減（これがＥＳＤデバイスの局所的な加熱を低減）し、バラスト電流の線形性、より低いバラスト抵抗の許容値、追加の接合静電容量がなく、よりコンパクトなレイアウト、シリサイドブロックデバイスのような余分な処理ステップがない、等を有利に含んでいる。
[0087]図７を参照すると、ＢＥＢＮＭＯＳトリガーデバイス７０５のソース７１６、ドレイン７１４、およびゲート７１８領域が当技術分野で周知の従来の作製プロセスにより形成されている。特に、ＢＥＢＮＭＯＳトリガーデバイス７０５はＰウェル７１０を備えており、Ｐウェル７１０の表面上にＳＴＩ領域が配置されている。ゲート７１８はＰチャネル７２３の上側に配置されるが、例えば図１Ｂに関連して述べたように二酸化ケイ素上に配置されたポリシリコン層により形成することができる。このシリコンおよびポリシリコンは高濃度Ｎドープ半導体領域であり、Ｐチャネル７２３がソース７１６およびドレイン７１４間に形成されるように、ソース電極７１６の下にＮ＋ソース領域７２０Ｓを、ドレイン電極７１４の下にＮ＋ソース領域７２０Ｄを形成する。
[0088]単一の垂直方向に蛇行するストリップ７３０が例えば共通端子７３２Ｄをデバイス７０５のドレイン領域に接続する。ストリップ７３０の経路に従って、外部共通端子７３２Ｄで開始すると、ストリップ７３０は金属接点７３４１を含み、ポリシリコン７３６のセグメントまで下がり、第２の金属接点７３４２、第１の金属層７３８、第１のビア７４０、第２の金属層７４２のセグメント、第２のビア７４４、および第３の金属層７４６のセグメントまで上がる。第３の金属層７４６のセグメントは、ビア、第２の金属層７４２のセグメント、別のビア、第１の金属層７３８のセグメント、および別の金属接点の一連の接続を介してポリシリコン層７３６の第２のセグメントに接続されている。このポリシリコンの第２のセグメントは、金属接点、第１の金属層７３８のセグメント、ビア、第２の金属層７４２のセグメント、および別のビアを介して第３の金属層７４６の第２のセグメントに接続されている。最後に、この例示的な実施形態で、第３の金属層７４６の第２のセグメントは、ビア、第２の金属層７４２のセグメント、別のビア、第１の金属層７３８のセグメント、および接続金属接点７４８の一連の接続を介してＥＳＤデバイス７０５のドレイン領域７１４に接続されている。
[0089]ＢＥＢＮＭＯＳトリガーデバイス７０５の例示的な実施形態では、第１、第２および第３の金属層７３８、７４２、および７４６をアルミニウムまたは銅の膜から作製することができ、ビアおよび接続金属接点をタングステンプラグまたは銅とすることができる。これらの一連の接続がバラスト抵抗器７３０を形成している。この実施形態では、バラスト抵抗器７３０に、ビアおよび金属接点のそれぞれが有効な抵抗（例えば、高度な深いサブミクロン技術において５〜１０オーム）を追加し、ポリシリコン層７３６のセグメントのそれぞれが有効な抵抗（例えば、高度な深いサブミクロン技術において４０〜８０オーム）を追加する。別の層のそれぞれもバラスト抵抗器７３０に抵抗を追加する。しかしながら、金属層７３８、７４２、および７４６の抵抗は、ポリシリコン層７３６、接続金属接点７３４、およびビア７４０の合成抵抗と比較して無視できる。
[0090]さらに、類似のバラスト抵抗器７３１がＢＥＢＮＭＯＳトリガーデバイス７０５のソース７１６上に形成される。しかし、その抵抗は通常、ドレイン７１４での抵抗よりも低い。特に、少ない金属層セグメント７３８、７４２、および７４６、ビア７４０、ポリシリコン層７３６ならびに金属接点７３４が利用される。さらに、満足できるバラスト抵抗器を、より多くのまたは少ない層および／またはより多くのまたは少ない蛇行を用いて作製可能であることが当業者には理解されよう。
[0091]図８は、バラストＮＭＯＳ（ＢＥＢＮＭＯＳ）トリガーＳＣＲＥＳＤ保護デバイス８００の上面図を示す。このＢＥＢＮＭＯＳトリガーＳＣＲＥＳＤ保護デバイス８００は、図７のＢＥＢＮＭＯＳトリガー７０５に結合された図３のＳＣＲ２０２または図６のＳＣＲ６０２と外部分路抵抗器２１０を備える。特に、ＢＥＢＮＭＯＳトリガー７０５はドレイン７１４から外部コネクタ７３２Ｄへと結合された複数のバラスト抵抗器７３０ｊを有する。次に、外部コネクタ７３２Ｄはパッド１４８に結合されている。同様に、ＢＥＢＮＭＯＳトリガー７０５はソース７１６から外部コネクタ７３２Ｓへと結合された複数のバラスト抵抗器７３１ｋを有する。次に、外部コネクタ７３２Ｓは、分路抵抗器２１０の一端に結合されている。各バラスト抵抗器７３０および７３１は、例えば蛇行し且つ交差しないストリップを用いて図７で説明したように作製され、ドレイン領域７１４上で互いにスペーシング７４０１〜７４０Ｋ-１により、ソース領域７１６上で互いにスペーシング７４１１〜７４１Ｋ-１により分離されている。
[0092]ＢＥＢＮＭＯＳトリガーＳＣＲＥＳＤ保護デバイス８００の残りの回路構成は、図６の実施形態に関連して説明したものと同じである。したがって、ＥＳＤ保護デバイス８００のＢＥＢＮＭＯＳトリガー７０５およびＳＣＲ６０２が、完全にシリサイド化された高濃度ドープアノード１２２、カソード１２４、基板結合材１２５、およびトリガータップ４０１領域３０８、３１２、３１４、および４０２をそれぞれ除いたＳＣＲの表面エリア全体にわたって配置されたＳＴＩ３１６を有する。
[0093]図２〜８に示した実施形態は、慎重に選んだトリガータップを外部トリガーデバイス２０５（例えばＮＭＯＳトリガー）とともに用いることによって、ＳＣＲ２０２におけるトランジスタＴ１２３１およびＴ２２３２のベース幅が小さくなることを例示的に示すものである。したがって、従来技術のＥＳＤ保護デバイスと比較して、電流ゲインは増加させつつＳＣＲ２０２のトリガー速度が速くなり、トリガーの信頼度が上がる。高速トリガーは、トリガー電圧のオーバーシュートが低速ＳＣＲで発生した場合にそれを防ぐ鍵となる。したがって、従来技術のデバイスが明らかに欠陥を示しているのに対し、本発明の高速ＳＣＲは、ＥＳＤの間に、深いサブミクロンプロセスの超薄型ゲート酸化物（７ｎｍ未満）が保護されるようなレベルまでうまく過渡電圧を制限することができる。
[0094]図１０〜１４は、ＩＣの電源供給ライン間にＥＳＤ保護を提供するのに適した逆並列構成のＳＣＲデバイスの種々の実施形態の回路図である。特に、この種々の実施形態は、電源供給ラインの一方がアースにパワーダウンされているパワーダウン動作モードを妨げることなくＥＳＤ保護を提供する。
[0095]図１０は、２つのＮＭＯＳトリガーデバイス１０２０１および１０２０２（総称してＮＭＯＳトリガーデバイス１０２０）を有する、本発明のＳＣＲＥＳＤ保護デバイス１０００の第１の実施形態の回路図を示す。特に、ＥＳＤ保護デバイス１０００はＮＭＯＳトリガーデバイス１０２０１を有する第１のＳＣＲ１００２１と、ＮＭＯＳトリガーデバイス１０２０２を有する第２のＳＣＲ１００２２を備え、両方のＳＣＲ１００２１およびＳＣＲ１００２２（総称してＳＣＲ１００２）が第１の電源供給ライン１０５０１および第２の電源供給ライン１０５０２間に結合されている。第１のＳＣＲ１００２１デバイスは、ＰＮＰトランジスタ１００４１およびＮＰＮトランジスタ１００６１により表わされる。同様に、第２のＳＣＲ１００２２デバイスは、ＰＮＰトランジスタ１００４２およびＮＰＮトランジスタ１００６２により表わされ、両方のＳＣＲ１００２が図２Ａおよび２Ｂに関連して上述した従来の方法で構成される。
[0096]特に、ＮＰＮトランジスタ１００６１のエミッタはＳＣＲ１００２１のカソードを形成し、ＮＰＮトランジスタ１００６１のコレクタはＰＮＰトランジスタ１００４１のベースに結合され、ＰＮＰトランジスタ１００４１のエミッタはＳＣＲ１００２１のアノードを形成し、ＰＮＰトランジスタ１００４１のコレクタはＮＰＮトランジスタ１００６１のベースに結合されている。図１０の例示的な実施形態では、カソード（すなわちＮＰＮトランジスタ１００６１のエミッタ）が第２の電源供給ライン１０５０２のパッドに結合されているのに対し、アノード（すなわちＰＮＰトランジスタ１００４１のエミッタ）が第１の電源供給ライン１０５０１のパッドに結合されている。
[0097]外部ＮＭＯＳトリガーデバイス１０２０が各ＳＣＲ１００２をトリガーする。特に、第１のＮＭＯＳトリガーデバイス１０２０１は、第１のＳＣＲ１００２１の第１のゲートＧ１１００８１に結合されたソース１０２８１と、第１の電源供給ライン１０５０１だけでなくＰＮＰトランジスタ１００４１のエミッタにも結合されたドレイン１０２６１を有する。
[0098]第１のＮＭＯＳトリガーデバイス１０２０１のバルク（Ｐ基板）１０２４１およびゲート１０２２１はともにアース１０６０に結合されている。さらに、基板の固有抵抗Ｒｓｕｂ＋並列接続外部オンチップ分路抵抗器（Ｒｓｈｕｎｔ）を表わす抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０１が第１のＳＣＲ１００２１の第１のゲートＧ１１００８１とアース１０６０の間に結合されている。オプションの外部分路抵抗器Ｒｓｈｕｎｔは固有抵抗器Ｒｓｕｂよりも低い抵抗を有しており、いかなる漏れ電流をもアースへ分路するように設けられているが、そうでなければＳＣＲ２０２を意図せず起動してしまいかねない。
[0099]任意に、１個または複数個の保持電圧ダイオード１０４０１を、第１の電源供給ライン１０５０１からＰＮＰトランジスタ１００４１のエミッタへ順方向導通方向に結合してもよい。保持電圧ダイオード（仮想線で１つだけ示す）１０４０１は、許容電圧範囲内で導通「オン」状態のＥＳＤ保護デバイスを維持するのに利用される。この電圧範囲は、第１および第２の電源供給ライン１０５０１、１０５０２間に残る電圧が安全に動作電圧を上回り、それによってラッチアップ耐性を確保するようなものである。
[00100]第２のＳＣＲ１００２２とそれに対応する外部ＮＭＯＳトリガーデバイス１０２０２が、第１のＳＣＲ１００２１と外部ＮＭＯＳトリガーデバイス１０２０１に関連して上述したのと同様の方法で、第１および第２の電源供給ライン１０５０１および１０５０２間に結合されている。特に、ＮＰＮトランジスタ１００６２のエミッタがＳＣＲ１００２２のカソードを形成し、ＮＰＮトランジスタ１００６２のコレクタがＰＮＰトランジスタ１００４２のベースに結合され、ＰＮＰトランジスタ１００４２のエミッタがＳＣＲ１００２２のアノードを形成し、ＰＮＰトランジスタ１００４２のコレクタはＮＰＮトランジスタ１００６２のベースに結合されている。図１０の例示的な実施形態では、カソード（すなわちＮＰＮトランジスタ１００６２のエミッタ）が第１の電源供給ライン１０５０１のパッドに結合されているのに対し、アノード（すなわちＰＮＰトランジスタ１００４２のエミッタ）が第２の電源供給ライン１０５０２のパッドに結合されている。
[00101]ＮＭＯＳトリガーデバイス１０２０２は、第２のＳＣＲ１００２２の第１のゲートＧ１１００８２に結合されたソース１０２８２と、ＰＮＰトランジスタ１００４２のエミッタおよび第２の電源供給ライン１０５０２に結合されたドレイン１０２６２を有する。第２のＮＭＯＳトリガーデバイス１０２０２のバルク（Ｐ基板）１０２４２およびゲート１０２２２はともにアース１０６０に結合されている。
[00102]さらに、第１のＳＣＲ１００２１構成に関して上述したのと同様の方法で、基板の固有抵抗Ｒｓｕｂ＋並列接続外部オンチップ分路抵抗器Ｒｓｈｕｎｔを表わす抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０２が第２のＳＣＲ１００２２の第１のゲートＧ１１００８２とアース１０６０の間に結合されている。
[00103]上述のように、１つまたは複数の保持電圧ダイオード１０４０２を、第２の電源供給ライン１０５０２からＰＮＰトランジスタ１００４２のエミッタへ順方向導通方向に結合してもよい。オプションの保持電圧ダイオード（仮想線で１つだけ示す）１０４０２は、導通「オン」状態の第２のＳＣＲ１００２２を維持するのに同様に利用される。したがって、両方のＳＣＲ１００２１およびＳＣＲ１００２２が第１および第２の電源供給ライン１０５０１、１０５０２間に逆並列に接続されている。
[00104]ＮＭＯＳトリガーデバイス１０２０およびＳＣＲ１００２が、電源供給ライン１０５０のパワーダウンモード対応の動作を提供する。例えば、第２の電源供給ライン１０５０２がアース１０６０までパワーダウンされると、第１のＮＭＯＳトリガーデバイス１０２０１のＮ＋ドレイン領域およびＰ基板によって形成された逆バイアスダイオードが、第１の電源供給ライン１０５０１からの電流がアース１０６０に分路されるのを防ぐ。同様に、第１の電源供給ライン１０５０１がアース１０６０までパワーダウンされると、第２のＮＭＯＳトリガーデバイス１０２０２のＮ＋ドレイン領域およびＰ基板によって形成された逆バイアスダイオードが、第２の電源供給ライン１０５０２からの電流がアース１０６０に分路されるのを防ぐ。したがって、ＥＳＤ保護回路１０００はパワーダウン動作モードに準拠する。
[00105]ＩＣの正常な動作中、ＰＮ接合の少なくとも１つが逆バイアスされている（各ＳＣＲ１００２のゲートＧ１が接地されている）ため、ＳＣＲ１００２１およびＳＣＲ１００２２は定まった漏れ電流以外のどのような大きさの電流も通さない。ＥＳＤ事象中、ＮＭＯＳトリガーデバイス１０２０１および１０２０２は、図４に関連して述べたＧＧＳＣＲデバイスのトリガーデバイスと同様の方法で動作する。さらに、本実施形態のＮＭＯＳデバイス１０２０はソースに結合されたそれぞれのゲートを持たない（むしろ、ゲートは常にアースに接続されている）ため、ＮＭＯＳデバイス１０２０が正常動作モード中に（すなわち、電源供給ラインの一方がアースに接続されたパワーダウンモードにおけるように電源供給ライン間の優先方向に関係なく）導通しない。むしろ、ＮＭＯＳデバイス１０２０のドレイン−基板降伏電圧によりトリガー電圧が決まる。
[00106]例えば、ＥＳＤ事象が第１の電源供給ライン１０５０１のパッドで発生し、第２の電源供給ライン１０５０２がアースに接続されている場合、一旦、第１のトリガーＮＭＯＳデバイス１０２０１のドレイン−基板ダイオードの逆バイアストリガー電圧Ｖｔ１を超えると、逆バイアスダイオードが導通して第１のトリガーＮＭＯＳデバイス１０２０１の寄生バイポーラトランジスタをオンして、第１のＳＣＲ１００２１のゲートＧ１１００８１内に電流が流れ込む。これがＮＰＮ１００６１のベースの（局所）電位増加につながる。一旦、電位が約０．７ボルトよりも上昇すると、ＮＰＮトランジスタ１００６１のベース−エミッタ接合が順方向バイアスされて導通し、これによってＰＮＰトランジスタ１００４１もオンされるので、接地された第２の電源供給ライン１０５０２にＥＳＤ電流が分路される。さらに、基板１０２４およびアース電源供給ライン１０６０はＥＳＤ事象中は接地されず、単にフロート状態となっていることに留意されたい。
[00107]ＳＣＲ１００２は、例えばＰ基板上に配置されるＮウェルおよびＰウェルを用いて任意の標準的なＣＭＯＳ技術により製造することができる。ＥＳＤ保護デバイス１０００のＰウェルはＳＣＲ１００２１および１００２２の両方に共有されるので、図１０のライン１０３４がその間の固有結合を表わす。
[00108]さらに、本発明のＥＳＤ保護デバイス１０００の第１の実施形態が、その中の深いＮウェルおよび／または絶縁されたＰウェルの実施を必要としないことに留意されたい。ＲＦおよびアナログ回路を必要とすることが多いが、絶縁Ｐウェルを「ノイズのある」基板からの絶縁を改善するために普通に複数のプロセスで利用可能とすることができる。加えて、絶縁Ｐウェルは、特定のＥＳＤ保護デバイスのＥＳＤ性能を改善するのに用いられることが多い。このような絶縁Ｐウェルは、本発明の本実施形態では必要とされないことに留意されたい。しかしながら、深いＮウェルおよび／または絶縁Ｐウェルを有する本発明のＥＳＤ保護デバイスが本発明のパワーダウン動作モードを妨げることはない。さらに、抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０がその絶縁Ｐウェルの抵抗接地を提供するので、各絶縁Ｐウェル内にＳＣＲ１００２を有することも可能である。つまり、例えばＰ基板上に配置されるＮウェルおよびＰウェルを用いて任意の標準的なＣＭＯＳ技術でＳＣＲ１００２を製造することができる。このように、深いＮウェルおよび／または絶縁Ｐウェルのオプションは必要ないが、このようなプロセスオプションの使用が本発明の機能を妨げることはない。
[00109]２つの逆並列ＳＣＲ１００２１および１００２２のＮウェルは、フロートのままか、例えばトリガーおよび保持電流を制御するために、各ＳＣＲの対応するアノードに（例えば、Ｎウェル内にそれぞれ配置されたＮ＋領域を介して）接続することができる。高い保持電流ＳＣＲを詳細に理解するために、読み手は２００２年３月１５日出願の米国特許出願第１０／０９９，２６３号に誘導されるが、これは全体として参照することにより本明細書に援用される。さらに、各ＳＣＲのＮウェルを互いに接続することができる。特に、Ｎウェルのそれぞれに配置されたＮ＋ドープ領域を介して外部オンチップ接続を設けることができる。つまり、第１および第２のＳＣＲ１００２のそれぞれがＮウェルに配置されたＮ＋領域により形成される第２のトリガーゲートを備えることができ、そこではＮ＋領域が外部オンチップ配線を介して結合されている。
[00110]あるいは、Ｎウェルを単一（接合）Ｎウェルとして形成することもでき、これは線１０３６（仮想線で図示）により例示的に表わされている。つまりフロートのＮウェルを内部で結合するか、２つの逆並列ＳＣＲ１００２間で共有する（例えば多角形形状を有する）単一のＮウェルとして形成することができる。ＳＣＲ１００２間にＮウェルの外部オンチップ結合がないので、接合Ｎウェルがその内部に配置されたＮ＋ドープ領域を必要としないことに留意されたい。２つのＳＣＲ１００２のＮウェルを結合または接合することが、本発明のＥＳＤデバイスを作製するのに必要な面積を削減するのに役立つ。さらに、この後者の例では、２つの電源供給ライン１０５０１および１０５０２の短絡を回避するためにＮウェルをフロート状態にしておかなければならないことに留意されたい。
[00111]図１１は、ＮＭＯＳトリガーデバイス１０２０を有する本発明のＳＣＲＥＳＤ保護デバイス１１００の第２の実施形態の回路図を示す。第２の実施形態は、ＥＳＤ保護デバイス１１００をよりコンパクトなレイアウトとするためにトリガーＮＭＯＳ１０２０を一つだけ利用する点を除いて、図１０に関連して上述された第１の実施形態に類似している。特に、ＰＮＰトランジスタ１００４１のエミッタが第１の電源供給ライン１０５０１のパッドに結合されるのに対して、第１のＳＣＲ１００２のＮＰＮトランジスタ１００６１のエミッタが第２の電源供給ライン１０５０２のパッドに接続されている。同様に、ＰＮＰトランジスタ１００４２のエミッタが第２の電源供給ライン１０５０２のパッドに結合されるのに対して、第２のＳＣＲ１００２２のＮＰＮトランジスタ１００６２のエミッタが第１の電源供給ライン１０５０１のパッドに接続されている。
[00112]シングルＮＭＯＳトリガーデバイス１０２０が両方のＳＣＲ１００２１およびＳＣＲ１００２２に結合されている。しかしながら、この第２の実施形態を示すために、図１１の回路図は第１のＳＣＲ１００２１の近くに置かれたＮＭＯＳトリガーデバイス１０２０を例示的に示している。
[00113]特に、シングルＮＭＯＳトリガーデバイス１０２０は第２の電源供給ライン１０５０２のパッドに結合されたそのソース１０２８を有しており、ＮＭＯＳトランジスタ１０２０のドレイン１０２６は第１の電源供給ライン１０５０１のパッドに結合されている。ＮＭＯＳトリガーデバイス１０２０のゲート１０２２はアース１０６０に接合されている。ＮＭＯＳトリガーデバイス１０２０のＰウェルは、第１および第２のＳＣＲ１００２１、１００２２の第１のゲートＧ１１００８１および１００８２だけでなく、第１および第２のＳＣＲ１００２１および１００２２のＰ基板／Ｐウェル１０２４にも結合されている。線１０３４により図１１に例示的に示されるように、両方のＳＣＲ１００２１および１００２２がＰウェルを共有していることに留意されたい。
[00114]第２の実施形態では、固有基板抵抗（Ｒｓｕｂ）および並列接続外部分路抵抗器（Ｒｓｈｕｎｔ）を表わす抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０１が、第１のＳＣＲ１００２１のＮＰＮトランジスタ１００６１のバルク端子１００８１（Ｐ基板／Ｐウェル）とアース１０６０の間に結合されている。同様に、抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０２が、第１／第２のＳＣＲ１００２１／１００２２のＮＰＮトランジスタ１００６のバルク端子１００８２（Ｐ基板／Ｐウェル）とアース１０６０の間に結合されている。ＩＣの正常な動作中、ＳＣＲ１００２１およびＳＣＲ１００２２はオフされている。抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０の目的は、あらゆる漏れ電流を排出することにより不要な起動を防ぐことである。
[00115]さらに、シングルＮＭＯＳトリガーデバイス１０２０が各電源供給ライン１０５０に対して逆バイアスダイオードとして働くので、ＥＳＤ保護回路はパワーダウンモード対応である。例えば、第２の電源供給ライン１０５０２がアース１０６０までパワーダウンすると、ＮＭＯＳデバイス１０２０１のドレイン−基板ダイオードが、第１の電源供給ライン１０５０１からの電流がアース１０６０に分路されるのを防ぐ。
[00116]上述したように、ＰウェルはＳＣＲ１００２のＮＰＮトランジスタ１００６間で共有されている。したがって、トリガーＮＭＯＳデバイス１０２０からのトリガー電流の結合および接合はＰ基板／Ｐウェルを通してもたらされる。
[00117]特に、ＥＳＤ事象（正極ＥＳＤ事象）が例えば第２の電源供給ライン１０５０２で発生している間、第１の電源供給ライン１０５０１は接地されているが、ＮＭＯＳトリガーデバイス１０２０のソース−基板ダイオードは逆バイアスされ、電子なだれに入り、電流を基板内に注入し、この間後者の電位は上昇し始める。一旦、第２のＳＣＲ１００２２のＮＰＮトランジスタ１００６２のベース−エミッタ間の電圧が０．７ボルトを上回るまで上昇すると、第２のＳＣＲ１００２２がオンして従来の方法でＥＳＤ電流を接地された第１の電源供給ライン１０５０１へ分路する。
[00118]トリガー電流注入が両方のＳＣＲで発生するが、ＳＣＲのうち１つだけがそのＳＣＲだけが１つの方向に導通できるので、起動することに留意されたい。つまり、２つの逆並列ＳＣＲが電源供給ライン１０５０間に設けられているのはこのためである。特に、逆ＥＳＤ応力極性（第１の電源供給ライン１０５０１がＥＳＤパルスを受信し、第２の電源供給ライン１０５０２が接地されている）のために、疑似対称回路がＥＳＤ導通を類似の方法で提供する。つまり、第１のＳＣＲ１００２１はオンするが、第２のＳＣＲ１００２２は非活動状態のままである。
[00119]図１０について上述したように、２つの逆並列ＳＣＲ１００２のＮウェルは、フロートのままか、例えば起動および保持電流を制御するために各ＳＣＲの対応するアノードに接続することができ、あるいは線１０３６（仮想線で図示）として例示的に示されるように、保護回路のレイアウトを小さくするために、（フロートのままであれば）Ｎウェルをその内部に配置されたＮ＋ドープ領域を介して互いに結合することができる（または接合Ｎウェルとして形成される）。つまり、トリガーＮＭＯＳデバイス１０２０を１つしか用いていないため、図１１に示した第２の実施形態が図１０の第１の実施形態よりもよりコンパクトである。さらに、オプションの保持電圧ダイオード１０４０を電源供給ライン１０５０から各ＳＣＲ１００２のＰＮＰトランジスタのエミッタへの順方向導通方向に結合することができる。
[00120]例えば、保持電圧ダイオード１０４０１は、第１の電源供給ライン１０５０１のパッドからＳＣＲ１００２１のＰＮＰトランジスタ１００４１のエミッタへの順方向導通方向に結合され、オプションの保持電圧ダイオード１０４０２は、同様に、第２のライン１０５０２のパッドからＳＣＲ１００２２のＰＮＰトランジスタ１００４２のエミッタへの順方向導通方向に結合することができる。オプションの保持電圧ダイオードは、ＳＣＲの保持電圧が供給電圧を超えるように増加させるのに利用される。単一の保持電圧ダイオード１０４０だけが各ＳＣＲ１００２に結合されて例示的に示されているが、一連の直列に結合された保持ダイオードを各ＳＣＲ１００２について実施できることが当業者には理解されよう。
[00121]図１２は、ダイオードトリガーデバイス１２０２を有する本発明のＳＣＲＥＳＤ保護デバイス１２００の第３の実施形態の回路図を示す。図１２は、各ＮＭＯＳトリガーデバイス１０２０が１つまたは複数の直列に結合されたトリガーダイオード１２０２に置き換えられている点を除けば図１０と同じである。
[00122]例えば、３つの例示的なダイオードがＰＮＰトランジスタ１００４１のエミッタ（アノード）から第１のＳＣＲ１００２１の第１のゲートＧ１１００８１への順方向導通方向に直列に結合されている。同様に、３つの例示的なダイオードが例えばＰＮＰトランジスタ１００４２のエミッタ（アノード）から第２のＳＣＲ１００２２の第１のゲートＧ１１００８２への順方向導通方向に直列に結合されている。このように、両方のＳＣＲ１００２が直列に結合されたダイオード１２０２により起動される。
[00123]さらに、図１２の第３の実施形態については、図１０および１１について上述したように、２つの逆並列ＳＣＲ１００２のＮウェルは、フロートのままか、例えばトリガーおよび保持電流を制御するために各ＳＣＲの対応するアノードに接続することができ、あるいは線１０３６（仮想線で図示）として例示的に示されるように、保護回路のレイアウトを小さくするために、Ｎウェルを互いに結合することができる（または接合Ｎウェルである）。
[00124]ＩＣの正常な動作中、トリガーダイオード１２０２は導通せず、したがって、ＳＣＲ１００２はオフされている。さらに、ＥＳＤ保護デバイス１２００の各例示的な一連のトリガーダイオード１２０２もＩＣをパワーダウン動作モードで動作可能とする。つまり、この第３の実施形態は、パワーダウン対応である。
[00125]例えば、第１の電源供給ライン１０５０１がアース１０６０までパワーダウンすると、第２の電源供給ライン１０５０２が公称電源電圧までバイアスされつつ、ＳＣＲ１００２２のＮＰＮトランジスタ１００６２のベース−エミッタダイオードだけでなくトリガーダイオード１２０２２も若干順方向バイアスが見られるがわずかに電流を通すに過ぎない。実際は、正常な動作状態中に少量の許容可能な量の電流が流れるだけであるようにトリガーダイオード１２０２の数が決定される。ダイオード間のＤＣ電圧は、一連のトリガーダイオードに含まれるトリガーダイオードの数に依存する。トリガーのための一連のトリガーダイオードおよびＳＣＲの実施について詳細に理解するために、読み手は、２００２年３月１５日出願の米国特許出願第１０／０９９，６００号（代理人整理番号ＳＡＲ１４１７６）に誘導されるが、これは全体として参照することにより本明細書に援用される。また、本発明の本実施形態は、低〜超低電源電圧に対して用いられることがほとんどであり、そこでは比較的少ない数のトリガーダイオードのみが必要とされるが、低または超低ターンオン電圧が最適なゲート酸化物ＥＳＤ保護には所望される。
[00126]さらに、ＥＳＤ事象中、電圧が例えば２．８ボルト（例えば、ＳＣＲ１００２のＮＰＮトランジスタ１００６のベース−エミッタダイオードを含むトリガーダイオードあたり０．７ボルト）を上回るまで上昇すると、例示的なダイオードは順方向バイアスされてＳＣＲ１００２の第１のゲートＧ１１００８内に電流を注入する。例えば、正極ＥＳＤ事象が第１の電源供給ライン１０５０１のパッドで発生する場合、第２の電源供給ライン１０５０２が接地され基板がフロートとされた状態で、電源供給ライン１０５０１および１０５０２間の電圧は約２．８ボルトのトリガー電圧しきい値を超えて上昇する。一旦、ＮＰＮトランジスタ１００６１のベース−エミッタがオンする（順方向バイアスされる）と、第１のＳＣＲ１００２１もオンしてＥＳＤ電流を接地された第２の電源供給ライン１０５０２へ分路する。類似の分析が、第１の電源供給ライン１０５０１が接地されている間に第２の電源供給ライン１０５０２のパッドで発生するＥＳＤ事象についても行われる。図１３に関して以下に述べるように、類似の配列をＳＣＲのトリガーを第２のゲートＧ２１０１０を介して初期化するために設けても良いことに留意されたい。
[00127]図１３は、ダイオードトリガーデバイス１３０２を有する本発明のＳＣＲＥＳＤ保護デバイス１３００の第４の実施形態の回路図を示す。特に、図１０〜１２を参照して上述したように、第１および第２のＳＣＲ１００２１、１００２２が第１および第２の電源供給ライン１０５０１、１０５０２間に結合されている。
[00128]少なくとも１つのトリガーダイオード１３０２が、各ＳＣＲ１００２の第２のゲートＧ２１０１０からＮＰＮトランジスタのエミッタ１００６およびそれぞれの電源供給ライン１０５０への順方向導通方向に結合されている。例えば、第１のトリガーダイオード１３０２１は、第１のＳＣＲ１００２１の第２のゲート１０１０１からＮＰＮトランジスタ１００６１のエミッタ（カソード）および第２の電源供給ライン１０５０２のパッドへの順方向導通方向に結合された３つの直列結合ダイオードを例示的に備えている。同様に、第２のトリガーダイオード１３０２２は、第１のＳＣＲ１００２１の第２のゲート１０１０２からＮＰＮトランジスタ１００６２のエミッタ（カソード）および第１の電源供給ライン１０５０１のパッドへの順方向導通方向に結合された３つの直列結合ダイオードを例示的に備えている。
[00129]この第４の実施形態では、固有基板抵抗（Ｒｓｕｂ）および並列接続外部分路抵抗器（Ｒｓｈｕｎｔ）を表わす抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０１が、第１のＳＣＲ１００２１のＮＰＮトランジスタ１００６１のバルク端子（Ｐ基板／Ｐウェル）とアース１０６０の間に結合されている。同様に、抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０２が、第２のＳＣＲ１００２２のＮＰＮトランジスタ１００６のバルク端子（Ｐ基板／Ｐウェル）とアース１０６０の間に結合されている。
[00130]ＩＣの正常な動作中、電源供給ライン１０５０の少なくとも一方はパワーアップされ、トリガーダイオードデバイス１３０２は導通せず、したがってＳＣＲ１００２がオフされる。さらに、ＥＳＤ保護デバイス１３００の各例示的な一連のトリガーダイオード１３０２も、ＩＣをパワーダウン動作モードで動作可能とする。つまり、この第４の実施形態は、パワーダウン対応である。例えば、第１の電源供給ライン１０５０１がアース１０６０までパワーダウンし、第２の電源供給ライン１０５０２が公称電源電圧までバイアスされると、第２のＳＣＲ１００２２のＰＮＰトランジスタ１００４２のベース−エミッタダイオードだけでなくトリガーダイオード１３０２２も若干順方向バイアスが見られるが、通される電流は微々たるものと考えられる。一連のトリガーダイオードで実施されるトリガーダイオード１２０２の数は、所望のトリガー電圧および電源供給ライン１０５０の動作電圧に依存し、本発明の本第４の実施形態の用途は、上述したように図１２に示す第２の実施形態と非常に類似している。
[00131]さらに、ＥＳＤ事象中、電圧が例えば２．８ボルト（例えば、ＳＣＲ１００２のＮＰＮトランジスタ１００６のベース−エミッタダイオードを含むトリガーダイオードあたり０．７ボルト）を上回るまで上昇すると、例示的なダイオードは順方向バイアスされてＳＣＲ１００２の第２のゲートＧ２１０１０から電流を取り出す。例えば、ＥＳＤ事象が第１の電源供給ライン１０５０１で発生する場合、第２の電源供給ライン１０５０２が接地され基板がフロートとされた状態で、電源供給ライン１０５０１および１０５０２間の電圧は約２．８ボルトのトリガー電圧しきい値を超えて上昇し、ＳＣＲは図１２で示した本発明の第２の実施形態で説明したのと同様にオンする。また、類似の分析が、第１の電源供給ライン１０５０１が接地されている間に第２の電源供給ライン１０５０２で発生するＥＳＤ事象についても行われる。
[00132]図１２および１３について、ＳＣＲ１００２の第２のトリガーゲートＧ２でトリガーするために必要なトリガーダイオードの数は通常１つであり、ＳＣＲ１００２の第１のトリガーゲートＧ１を介してトリガーするよりも少ないが、ＤＣ漏れ電流はほぼ同じであることに留意されたい。つまり、同じDC漏れ電流に対して低いトリガー電圧が実現される。ダイオードトリガーデバイスについて詳細に理解するために、読み手は、２００２年３月１５日出願の米国特許出願第１０／０９９，６００号に誘導される。また、図１３の第４の実施形態について、２つの電源供給ライン１０５０１および１０５０２間の抵抗短絡を防ぐために、（図１２について上述したように）Ｎウェル領域は結合されていない。
[00133]さらに、図１２および１３の両方で、オプションの保持電圧ダイオード１０４０を電源供給ライン１０５０から各ＳＣＲ１００２のＮＰＮトランジスタ１００４のエミッタへの順方向導通方向に結合することができる。例えば、保持電圧ダイオード１０４０１は、第１の電源供給ライン１０５０１のパッドからＳＣＲ１００２１のＰＮＰトランジスタ１００４１のエミッタへの順方向導通方向に結合され、オプションの保持電圧ダイオード１０４０２は、同様に、第２のライン１０５０２のパッドから第２のＳＣＲ１００２２のＰＮＰトランジスタ１００４２のエミッタへの順方向導通方向に結合される。オプションの保持電圧ダイオード１０４０はＳＣＲ１００２の保持電圧を増加させるのに利用される。単一の保持電圧ダイオード１０４０だけが各ＳＣＲ１００２に結合されて例示的に示されているが、一連の直列に結合された保持ダイオードを各ＳＣＲ１００２について実施できることを留意されたい。
[00134]図１４は、２つのダイオードトリガーデバイス１４０２１および１４０２２（総称してダイオードトリガーデバイス１４０２）を有する本発明のＳＣＲＥＳＤ保護デバイス１４００の第５の実施形態の回路図を示す。図１０〜１３を参照して上述したように、第１および第２のＳＣＲ１００２１、１００２２が第１および第２の電源供給ライン１０５０１、１０５０２間に結合されている。
[00135]特に、ＮＰＮトランジスタ１００６１のエミッタがＳＣＲ１００２１のカソードを形成し、ＮＰＮトランジスタ１００６１のコレクタがＰＮＰトランジスタ１００４１のベースに結合され、ＰＮＰトランジスタ１００４１のエミッタがＳＣＲ１００２１のアノードを形成し、ＰＮＰトランジスタ１００４１のコレクタがＮＰＮトランジスタ１００６１のベースに結合されている。図１４の例示的な実施形態では、アノード（すなわちＰＮＰトランジスタ１００４１）が第１の電源供給ライン１０５０１のパッドに結合され、カソード（すなわちＮＰＮトランジスタ１００６１のエミッタ）が第２の電源供給ライン１０５０２のパッドに結合されている。
[00136]さらに、基板の固有抵抗Ｒｓｕｂ＋オプションの並列接続外部オンチップ分路抵抗器（Ｒｓｈｕｎｔ）を表わす抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０１が、第１のＳＣＲ１００２１の第１のゲートＧ１１００８１とアース１０６０の間に結合されている。同様に、抵抗器Ｒｓｕｂ+ｓｈｕｎｔ１０３０２が、第２のＳＣＲ１００２２のＮＰＮトランジスタ１００６２の第１のゲート１００８２とアース１０６０の間に結合されている。
[00137]この第５の実施形態では、各ＳＣＲアノードへのオプションのＮウェル接続が設けられていない。しかしながら、Ｎウェルは線１０３６で表わされるように２つのＳＣＲ１００２１および１００２２間で共有される。したがって、トリガーダイオードデバイス１４０２１および１４０２２が共有Ｎウェル（ＳＣＲ１００２のトリガーゲートＧ２１０１０）から各電源供給ライン１０５０までの順方向導通方向に結合される。特に、第１のトリガーダイオードデバイス１４０２１がＮウェルから第２の電源供給ライン１０５０２のパッドまでの間に結合され、第２トリガーダイオードデバイス１４０２２がＮウェルから第１の電源供給ライン１０５０１のパッドまでの間に結合されている。上述のように、トリガーダイオードデバイス１４０２が複数の直列に結合されたダイオードを備えてもよい。図１４では、３つの直列に結合されたダイオードが各トリガーダイオードデバイス１４０２１および１４０２２で利用されている。さらに、図１０〜１３を参照して上述したのと同様の方法で、オプションの保持電圧ダイオード１０４０を各電源供給ライン１０５０と各ＰＮＰトランジスタ１００４のエミッタの間に設けることもできることに留意されたい。
[00138]ＩＣの正常な動作中、トリガーダイオードデバイス１４０２はいかなる大きさの電流も通さず、したがって、ＳＣＲ１００２１および１００２２はオフされている。さらに、ＥＳＤ保護デバイス１４００の各例示的な一連のトリガーダイオード１４０２１および１４０２２もＩＣをパワーダウン動作モードで動作可能とする。つまり、この第５の実施形態は、パワーダウン対応であり、図１３を参照して上述したのと同じ利点を有し、また同様の方法で動作する。図１４の第５の実施形態はＳＣＲ間に共有のＮウェルを有しているが、図１３の第３の実施形態はＮウェルを共有していないことに留意されたい。図１４の共有のＮウェル領域の利点は、いくらかの面積削減をもたらすよりコンパクトなレイアウトスタイルである。
[00139]このように、図１０〜１４に示された種々の例示的な実施形態をＩＣの電源供給ラインのＥＳＤ保護に利用することができ、完全にパワーダウン動作モードに対応している。つまり、一方の電源供給ラインがアースまでパワーダウンされている場合には、他方の電源供給ラインに対するＥＳＤ保護は、例えば他方の電源供給ラインもアースに分路することによってそれを妨害することがない。
[00140]図１０〜１４のＥＳＤ保護デバイスは、ＳＣＲの低い保持電圧により従来技術のＮＭＯＳによる解決法と比較して高いクランプ効率を有する。さらに、これらのＥＳＤ保護デバイスのレイアウトは、ＳＣＲデバイスの高い許容パワー（許容電力）と電流密度により従来技術のＮＭＯＳによる解決法と比較して面積効率が良い。
[00141]本発明の教示に組み込まれる種々の実施形態がここに示され、詳細に説明されてきたが、当業者には、これらの教示をやはり組み込んだ、その他多くの変形された実施形態を容易に考案することが可能である。
集積回路内に含まれてＥＳＤ保護を提供する従来技術のＳＣＲの回路図である。 図１Ａの従来技術の低電圧トリガーＳＣＲ（ＬＶＴＳＣＲ）デバイスの断面図である。 本発明のＮＭＯＳトリガーＳＣＲＥＳＤ保護デバイスの４つの例示的な回路図の実施形態を示す。 本発明のＰＭＯＳトリガーＳＣＲＥＳＤ保護デバイスの例示的な回路図を示す。 図２Ａおよび２ＢのＮＭＯＳまたはＰＭＯＳトリガーＳＣＲＥＳＤ保護デバイスのＳＣＲの第１の実施形態の断面図である。 図２ＡのＮＭＯＳトリガーＳＣＲＥＳＤ保護デバイスの第１の実施形態の上面図である。 図２ＢのＰＭＯＳトリガーＳＣＲＥＳＤ保護デバイスの第２の実施形態の上面図である。 図２Ａおよび２ＢのＮＭＯＳまたはＰＭＯＳトリガーＳＣＲＥＳＤ保護デバイスのＳＣＲの第２の実施形態の断面図である。 バックエンドバラストＮＭＯＳトリガーデバイスの断面図である。 バックエンドバラストＮＭＯＳトリガーデバイスを有するＳＣＲＥＳＤ保護デバイスの上面図である。 例えば電源供給ライン同士を結合する従来技術の回路を示す。 例えば電源供給ライン同士を結合する従来技術の回路を示す。 ２つのＮＭＯＳトリガーデバイスを有する本発明のＳＣＲＥＳＤ保護デバイスの第１の実施形態の回路図である。 １つのＮＭＯＳトリガーデバイスを有する本発明のＳＣＲＥＳＤ保護デバイスの第２の実施形態の回路図である。 ダイオードトリガーデバイスを有する本発明のＳＣＲＥＳＤ保護デバイスの第３の実施形態の回路図である。 ダイオードトリガーデバイスを有する本発明のＳＣＲＥＳＤ保護デバイスの第４の実施形態の回路図である。 ２つのダイオードトリガーデバイスを有する本発明のＳＣＲＥＳＤ保護デバイスの第５の実施形態の回路図である。

Claims (10)

  1. 集積回路の電源供給ライン（１０５０）を保護するための静電放電（ＥＳＤ）保護デバイス（１００）であって、
    第１の電源供給ライン（１０５０１）および第２の電源供給ライン（１０５０２）間に結合する第１のシリコン制御整流器（ＳＣＲ）（１００２）と、
    前記第１のＳＣＲと逆並列に前記第１および第２の電源供給ライン間に結合する第２のＳＣＲ（１００２２）と、
    前記第１の電源供給ラインおよび前記第１のＳＣＲの第１のトリガーゲート（１００８１）に結合する第１のトリガーデバイス（１０２０１）と、
    前記第２の電源供給ラインおよび前記第２のＳＣＲの第１のトリガーゲート（１００８２）に結合する第２のトリガーデバイス（１０２０２）と
    を備える、ＥＳＤ保護デバイス。
  2. 前記第１および第２のトリガーデバイスの各々が、前記第１および第２のＳＣＲの第１のトリガーゲートにそれぞれ結合されたソース（１０２８１）と前記第１および第２の電源供給ラインにそれぞれ結合するドレイン（１０２６１）とを有するＮＭＯＳトランジスタを備える、請求項１に記載のＥＳＤ保護デバイス。
  3. 前記第１および第２のトリガーデバイスの少なくとも一方がそれぞれ少なくとも１つのトリガーダイオード（１２０２）を備え、前記第１のトリガーデバイスの前記少なくとも１つのトリガーダイオードが前記第１の電源供給ラインから前記第１のＳＣＲの第１のトリガーゲートへの順方向導通方向に結合するものであり、前記第２のトリガーデバイスの前記少なくとも１つのトリガーダイオードが前記第２の電源供給ラインから前記第２のＳＣＲの第１のトリガーゲートへの順方向導通方向に結合するものである、請求項１に記載のＥＳＤ保護デバイス。
  4. 前記第１の電源供給ラインから前記第１のＳＣＲのアノードへの順方向導通方向に結合する少なくとも１つの第１の保持電圧ダイオード（１０４０１）と、
    前記第２の電源供給ラインから前記第２のＳＣＲのアノードへの順方向導通方向に結合する少なくとも１つの第２の保持電圧ダイオード（１０４０２）と
    をさらに備える、請求項１に記載のＥＳＤ保護デバイス。
  5. 集積回路の電源供給ライン（１０５０）を保護するための静電放電（ＥＳＤ）保護デバイス（１１００）であって、
    第１の電源供給ライン（１０５０１）および第２の電源供給ライン（１０５０２）間に結合する第１のシリコン制御整流器（ＳＣＲ）（１００２１）と、
    前記第１のＳＣＲと逆並列に前記第１および第２の電源供給ライン間に結合される第２のＳＣＲ（１００２２）と、
    前記第１および第２の電源供給ライン間に結合するトリガーデバイス（１０２０）であり、第１および第２のＳＣＲの第１のトリガーゲート（１００８）の各々に結合されたバルク端子（１０２４）を有する前記トリガーデバイスと
    を備える、ＥＳＤ保護デバイス。
  6. 前記トリガーデバイスがＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタが、
    第２の電源供給ラインに結合するソース（１０２８）と、
    第１の電源供給ラインに結合するドレイン（１０２６）と、
    アースに結合するゲート（１０２２）と
    を備える、請求項５に記載のＥＳＤ保護デバイス。
  7. 前記第１の電源供給ラインから前記第１のＳＣＲのアノードへの順方向導通方向に結合する少なくとも１つの第１の保持電圧ダイオード（１０４０１）と、
    前記第２の電源供給ラインから前記第２のＳＣＲのアノードへの順方向導通方向に結合する少なくとも１つの第２の保持電圧ダイオード（１０４０２）と
    をさらに備える、請求項５に記載のＥＳＤ保護デバイス。
  8. 集積回路の電源供給ライン（１０５０）を保護するための静電放電（ＥＳＤ）保護デバイス（１３００）であって、
    第１の電源供給ライン（１０５０１）および第２の電源供給ライン（１０５０２）間に結合する第１のシリコン制御整流器（ＳＣＲ）（１００２１）と、
    前記第１のＳＣＲと逆並列に前記第１および第２の電源供給ライン間に結合される第２のＳＣＲ（１００２２）と、
    前記第１の電源供給ラインに結合し、前記第１のＳＣＲの第２のトリガーゲート（１０１０１）に結合される第１のトリガーデバイス（１３０２１）と、
    前記第２の電源供給ラインに結合し、前記第２のＳＣＲの第２のトリガーゲート（１０１０２）に結合される第２のトリガーデバイス（１３０２２）と
    を備える、ＥＳＤ保護デバイス。
  9. 前記第１のＳＣＲの第１のトリガーゲートとアースの間に結合される第１の抵抗器（１０３０１）と、前記第２のＳＣＲの第１のトリガーゲートアースの間に結合される第２の抵抗器（１０３０２）との少なくとも一方をさらに備える、請求項８に記載のＥＳＤ保護デバイス。
  10. 前記第１および第２のトリガーデバイスの少なくとも一方が少なくとも１つのトリガーダイオードを備え、
    前記第１のトリガーデバイスの前記少なくとも１つのトリガーダイオードが前記第１のＳＣＲの第２のトリガーゲートから前記第２の電源供給ラインへの順方向導通方向に結合するものであり、
    前記第２のトリガーデバイスの前記少なくとも１つのトリガーダイオードが前記第２のＳＣＲの第２のトリガーゲートから前記第１の電源供給ラインへの順方向導通方向に結合するものである、請求項９に記載のＥＳＤ保護デバイス。
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Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002075892A1 (en) * 2001-03-16 2002-09-26 Sarnoff Corporation Electrostatic discharge protection structures having high holding current for latch-up immunity
US20050275029A1 (en) * 2004-06-15 2005-12-15 Jeffrey Watt Fast turn-on and low-capacitance SCR ESD protection
US9842629B2 (en) 2004-06-25 2017-12-12 Cypress Semiconductor Corporation Memory cell array latchup prevention
US7773442B2 (en) * 2004-06-25 2010-08-10 Cypress Semiconductor Corporation Memory cell array latchup prevention
KR100680467B1 (ko) * 2004-11-10 2007-02-08 매그나칩 반도체 유한회사 정전기 방전 보호 소자
US7408754B1 (en) 2004-11-18 2008-08-05 Altera Corporation Fast trigger ESD device for protection of integrated circuits
KR100568515B1 (ko) * 2004-12-06 2006-04-07 삼성전자주식회사 저항 소자를 구비한 반도체소자 및 그 제조방법
CN100557801C (zh) * 2004-12-10 2009-11-04 Nxp股份有限公司 静电放电保护设备及其设计和制造方法
US7342281B2 (en) * 2004-12-14 2008-03-11 Electronics And Telecommunications Research Institute Electrostatic discharge protection circuit using triple welled silicon controlled rectifier
JP2006186249A (ja) 2004-12-28 2006-07-13 Toshiba Corp 半導体装置
US7309905B2 (en) * 2005-02-25 2007-12-18 Taiwan Semiconductor Manufacturing Co., Ltd Bipolar-based SCR for electrostatic discharge protection
US7042028B1 (en) * 2005-03-14 2006-05-09 System General Corp. Electrostatic discharge device
KR20060116545A (ko) * 2005-05-10 2006-11-15 삼성전자주식회사 정전기 방전 보호 장치
US7087968B1 (en) * 2005-05-31 2006-08-08 Macronix International Co., Ltd. Electrostatic discharge protection circuit and semiconductor circuit therewith
JP4991134B2 (ja) * 2005-09-15 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7294976B1 (en) 2005-09-23 2007-11-13 Advanced Micro Devices, Inc. Split power supply subsystem with isolated voltage supplies to satisfy a predetermined power limit
US7728349B2 (en) * 2005-10-11 2010-06-01 Texas Instruments Incorporated Low capacitance SCR with trigger element
US9165920B2 (en) * 2005-10-15 2015-10-20 Globalfoundries Singapore Pte. Ltd. Tunable protection system for integrated circuits
US20070097572A1 (en) * 2005-10-28 2007-05-03 Caretta Integrated Circuits Protective circuit
US7709896B2 (en) * 2006-03-08 2010-05-04 Infineon Technologies Ag ESD protection device and method
CN100463177C (zh) * 2006-03-31 2009-02-18 台湾类比科技股份有限公司 低触发电压硅控整流器和其电路
US20080002321A1 (en) * 2006-06-29 2008-01-03 Bart Sorgeloos Electrostatic discharge protection of a clamp
US7800127B1 (en) * 2006-08-14 2010-09-21 National Semiconductor Corporation ESD protection device with controllable triggering characteristics using driver circuit related to power supply
KR100795328B1 (ko) * 2006-11-30 2008-01-21 삼성전자주식회사 정전기 방전 특성을 고려한 전계효과 트랜지스터의 모델링회로
US20080144244A1 (en) * 2006-12-11 2008-06-19 Benjamin Van Camp Well potential triggered esd protection
KR100835282B1 (ko) * 2007-01-23 2008-06-05 삼성전자주식회사 정전기 방전 보호 장치
US8120887B2 (en) * 2007-02-28 2012-02-21 Alpha & Omega Semiconductor, Ltd. MOS transistor triggered transient voltage suppressor to provide circuit protection at a lower voltage
JP2009283673A (ja) * 2008-05-22 2009-12-03 Elpida Memory Inc 半導体装置
US7974119B2 (en) 2008-07-10 2011-07-05 Seagate Technology Llc Transmission gate-based spin-transfer torque memory unit
JP2010067846A (ja) * 2008-09-11 2010-03-25 Panasonic Corp 静電放電保護回路を備えた半導体装置
US9030867B2 (en) * 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
US7936580B2 (en) 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US7936583B2 (en) 2008-10-30 2011-05-03 Seagate Technology Llc Variable resistive memory punchthrough access method
US7825478B2 (en) * 2008-11-07 2010-11-02 Seagate Technology Llc Polarity dependent switch for resistive sense memory
US8178864B2 (en) 2008-11-18 2012-05-15 Seagate Technology Llc Asymmetric barrier diode
US8203869B2 (en) 2008-12-02 2012-06-19 Seagate Technology Llc Bit line charge accumulation sensing for resistive changing memory
US20110068365A1 (en) * 2009-09-22 2011-03-24 Richtek Technology Corporation Isolated SCR ESD device
TWI382526B (zh) * 2009-01-06 2013-01-11 Richtek Technology Corp 隔離式矽控整流器靜電防護元件
US8693148B2 (en) * 2009-01-08 2014-04-08 Micron Technology, Inc. Over-limit electrical condition protection circuits for integrated circuits
US8159856B2 (en) 2009-07-07 2012-04-17 Seagate Technology Llc Bipolar select device for resistive sense memory
US8158964B2 (en) * 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
US7911833B2 (en) * 2009-07-13 2011-03-22 Seagate Technology Llc Anti-parallel diode structure and method of fabrication
US8648426B2 (en) 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
US8476736B2 (en) * 2011-02-18 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Low leakage diodes
US8354722B2 (en) * 2011-05-31 2013-01-15 International Business Machines Corporation SCR/MOS clamp for ESD protection of integrated circuits
US8586423B2 (en) 2011-06-24 2013-11-19 International Business Machines Corporation Silicon controlled rectifier with stress-enhanced adjustable trigger voltage
US8611058B2 (en) 2011-08-23 2013-12-17 Micron Technology, Inc. Combination ESD protection circuits and methods
US8724268B2 (en) 2011-08-30 2014-05-13 Micron Technology, Inc. Over-limit electrical condition protection circuits and methods
US8809905B2 (en) * 2011-12-28 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical BJT and SCR for ESD
US8963202B2 (en) 2012-02-09 2015-02-24 United Microelectronics Corporation Electrostatic discharge protection apparatus
US8879221B2 (en) * 2012-02-28 2014-11-04 Globalfoundries Singapore Pte. Ltd. ESD protection without latch-up
TWI455434B (zh) 2012-05-08 2014-10-01 Ind Tech Res Inst 靜電放電保護裝置及其方法
US8929039B2 (en) * 2012-05-24 2015-01-06 International Business Machines Corporation Silicon controlled rectifier (SCR) clamp including metal insulator transition (MIT) resistor
US9476926B2 (en) 2013-02-21 2016-10-25 HGST Netherlands B.V. Real time electrostatic discharge (ESD) detection
US9281682B2 (en) * 2013-03-12 2016-03-08 Micron Technology, Inc. Apparatuses and method for over-voltage event protection
US9076656B2 (en) 2013-05-02 2015-07-07 Freescale Semiconductor, Inc. Electrostatic discharge (ESD) clamp circuit with high effective holding voltage
US9236733B2 (en) * 2013-07-26 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Electrostatic discharge protection
US9287254B2 (en) 2014-01-30 2016-03-15 Stmicroelectronics S.A. Electronic device and protection circuit
US10164423B2 (en) * 2014-08-19 2018-12-25 Microchip Technology Incorporated Method and system for ground plane isolation
US9948091B1 (en) * 2015-06-04 2018-04-17 Maxim Integrated Products, Inc. Integrated defibrillation pulse protector
US9679888B1 (en) * 2016-08-30 2017-06-13 Globalfoundries Inc. ESD device for a semiconductor structure
JP6590844B2 (ja) * 2017-02-13 2019-10-16 株式会社豊田中央研究所 半導体装置
US10600776B2 (en) * 2017-02-24 2020-03-24 Nxp B.V. Device and method for electrostatic discharge (ESD) protection
US10446537B2 (en) * 2017-06-20 2019-10-15 Texas Instruments Incorporated Electrostatic discharge devices
CN108649028B (zh) * 2018-05-22 2020-06-30 湖南大学 静电保护器件
US11296075B2 (en) * 2018-08-31 2022-04-05 Texas Instruments Incorporated High reliability polysilicon components
US10958067B2 (en) * 2018-09-19 2021-03-23 Xilinx, Inc. Single event latch-up (SEL) mitigation detect and mitigation
US11133299B2 (en) * 2018-10-04 2021-09-28 Nxp B.V. Gate-lifted NMOS ESD protection device
US11342323B2 (en) 2019-05-30 2022-05-24 Analog Devices, Inc. High voltage tolerant circuit architecture for applications subject to electrical overstress fault conditions
US11282831B2 (en) * 2019-09-18 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having multiple electrostatic discharge (ESD) paths
US11362203B2 (en) 2019-09-26 2022-06-14 Analog Devices, Inc. Electrical overstress protection for electronic systems subject to electromagnetic compatibility fault conditions
US11398468B2 (en) * 2019-12-12 2022-07-26 Micron Technology, Inc. Apparatus with voltage protection mechanism
US20210305235A1 (en) * 2020-03-27 2021-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Snapback electrostatic discharge (esd) circuit, system and method of forming the same
DE102021100605A1 (de) * 2020-03-27 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Snapback-esd-schaltung, system und deren herstellungsverfahren
US11595036B2 (en) * 2020-04-30 2023-02-28 Analog Devices, Inc. FinFET thyristors for protecting high-speed communication interfaces
TWI808399B (zh) * 2021-03-24 2023-07-11 華邦電子股份有限公司 靜電防護電路
US11418027B1 (en) 2021-04-07 2022-08-16 Winbond Electronics Corp. Electrostatic discharge protection circuit
US11942473B2 (en) 2022-06-14 2024-03-26 Analog Devices, Inc. Electrostatic discharge protection for high speed transceiver interface
US12057444B2 (en) 2022-06-23 2024-08-06 Globalfoundries U.S. Inc. Operating voltage-triggered semiconductor controlled rectifier

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262344A (en) * 1990-04-27 1993-11-16 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
US5204541A (en) * 1991-06-28 1993-04-20 Texas Instruments Incorporated Gated thyristor and process for its simultaneous fabrication with high- and low-voltage semiconductor devices
US5182220A (en) * 1992-04-02 1993-01-26 United Microelectronics Corporation CMOS on-chip ESD protection circuit and semiconductor structure
US5276582A (en) * 1992-08-12 1994-01-04 National Semiconductor Corporation ESD protection using npn bipolar transistor
US5404041A (en) * 1993-03-31 1995-04-04 Texas Instruments Incorporated Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit
US5311391A (en) * 1993-05-04 1994-05-10 Hewlett-Packard Company Electrostatic discharge protection circuit with dynamic triggering
US5369041A (en) * 1993-07-14 1994-11-29 Texas Instruments Incorporated Method for forming a silicon controlled rectifier
US5498892A (en) * 1993-09-29 1996-03-12 Ncr Corporation Lightly doped drain ballast resistor
US5594611A (en) * 1994-01-12 1997-01-14 Lsi Logic Corporation Integrated circuit input/output ESD protection circuit with gate voltage regulation and parasitic zener and junction diode
US5907462A (en) * 1994-09-07 1999-05-25 Texas Instruments Incorporated Gate coupled SCR for ESD protection circuits
US5602404A (en) * 1995-01-18 1997-02-11 National Semiconductor Corporation Low voltage triggering silicon controlled rectifier structures for ESD protection
US5754380A (en) * 1995-04-06 1998-05-19 Industrial Technology Research Institute CMOS output buffer with enhanced high ESD protection capability
US5615073A (en) * 1995-06-22 1997-03-25 National Semiconductor Corporation Electrostatic discharge protection apparatus
US5675469A (en) * 1995-07-12 1997-10-07 Motorola, Inc. Integrated circuit with electrostatic discharge (ESD) protection and ESD protection circuit
US5708288A (en) * 1995-11-02 1998-01-13 Motorola, Inc. Thin film silicon on insulator semiconductor integrated circuit with electrostatic damage protection and method
US5856214A (en) * 1996-03-04 1999-01-05 Winbond Electronics Corp. Method of fabricating a low voltage zener-triggered SCR for ESD protection in integrated circuits
EP0803955A3 (en) 1996-04-25 1998-05-20 Texas Instruments Incorporated An electrostatic discharge protection circuit
TW299495B (en) * 1996-05-03 1997-03-01 Winbond Electronics Corp Electrostatic discharge protection circuit
US5744839A (en) * 1996-06-11 1998-04-28 Micron Technology, Inc. ESD protection using selective siliciding techniques
US5728612A (en) 1996-07-19 1998-03-17 Lsi Logic Corporation Method for forming minimum area structures for sub-micron CMOS ESD protection in integrated circuit structures without extra implant and mask steps, and articles formed thereby
US5821572A (en) * 1996-12-17 1998-10-13 Symbios, Inc. Simple BICMOS process for creation of low trigger voltage SCR and zener diode pad protection
US6061218A (en) * 1997-10-03 2000-05-09 Motorola, Inc. Overvoltage protection device and method for increasing shunt current
US5870268A (en) * 1997-10-22 1999-02-09 Winbond Electronics Corp. Early trigger of ESD protection device by a current spike generator
US6172404B1 (en) * 1997-10-31 2001-01-09 Texas Instruments Incorporated Tuneable holding voltage SCR ESD protection
US6034388A (en) * 1998-05-15 2000-03-07 International Business Machines Corporation Depleted polysilicon circuit element and method for producing the same
US6825504B2 (en) * 1999-05-03 2004-11-30 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing the same
TW419808B (en) * 1999-07-31 2001-01-21 Winbond Electronics Corp Electrostatic discharge device capable of avoiding latch up effect
US6873505B2 (en) * 1999-09-14 2005-03-29 United Microelectronics Corp. Electrostatic discharge protective circuitry equipped with a common discharge line
US6621126B2 (en) * 2000-10-10 2003-09-16 Sarnoff Corporation Multifinger silicon controlled rectifier structure for electrostatic discharge protection
US20040100745A1 (en) * 2002-11-21 2004-05-27 Industrial Technology Research Institute Silicon-controlled rectifier with dynamic holding voltage for on-chip electrostatic discharge protection

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Publication number Publication date
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