KR20080106951A - 분리 다이오드 소자를 갖는 ｅｓｄ 보호 회로 및 방법 - Google Patents
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Abstract
ESD 보호 회로(20)는 ESD 디바이스(24)와 분리 다이오드 소자(30)를 포함한다. ESD 디바이스는 드레인-소스 접합 분리 ESD 트랜지스터(26, 28)를 포함한다. 분리 다이오드 소자는 ESD 디바이스와 직렬로 연결되며 ESD 보호를 필요로 하는 트랜지스터 디바이스(22)에 ESD 보호를 제공한다. 보호 트랜지스터 디바이스의 게이트 상의 -Vgs 조건에 대응하여, 직렬 연결 분리 다이오드 소자는 분리 다이오드 소자의 브레이크다운 조건 전에 ESD 트랜지스터의 드레인-소스 접합의 포워드 바이어싱을 방지한다. 또한, 보호 트랜지스터 디바이스에 대한 손상을 야기하기에 충분한 ESD 이벤트에 대응하여, 직렬 연결 분리 다이오드 소자는 브레이크다운 조건의 발생을 허용한다. 또한, ESD 보호 회로는 (i) 보호 디바이스의 정상 동작의 극성 및 (ii) 보호 디바이스의 정상 동작과 다른 반대 극성 둘다에서 동작할 수 있다.
ESD 보호 회로, ESD 디바이스, 분리 다이오드 소자, ESD 트랜지스터, 트랜지스터 디바이스
Description
본 발명은 정전 방전 보호에 관한 것으로, 특히, 분리 다이오드 소자를 갖는 ESD 보호 회로 및 방법에 관한 것이다.
정전 방전(ESD; Electrostatic Discharge) 이벤트는, 전류가 산화물을 통해 흐르게 하여 산화물을 약하게 하거나, 또는 산화물을 파열(rupture)시키기에 충분한 전위에 도달하여 다른 디바이스 단말에 대한 게이트 쇼트(gate short)(저저항 경로)를 야기함으로써, 전계 효과 트랜지스터(FET)의 게이트 산화물을 손상시킬 수 있는 제한된 에너지를 갖는 고 전기 전위이다. ESD 이벤트는 인체(human body) 또는 웨이퍼 쏘(saw)와 같은 기계에 의해 야기될 수 있다.
ESD 보호 회로는 포지티브 턴온 전압 클램프(clamp) 및 네가티브 턴온 전압 클램프로 구성된다. 포지티브 턴온 전압 클램프 설계는 신호의 전압 스윙(voltage swing)을 고려한다. 선정된 전압으로 ESD 전류를 싱크(sink)하도록 설계돼야만 한다. 대부분의 ESD 보호 회로에서, 포지티브 턴온 전압 클램프의 설계는 상당한 주의력을 요구하지만, 네가티브 턴온 전압 클램프는 단지 디바이스 브레이크다운(breakdown) 전에 임의의 전압에서 ESD 전류를 싱크하도록 설계된다. 통상, 네 가티브 턴온 전압 클램프는 간단히 포워드(forward) 다이오드를 사용한다.
다양한 RF 회로들 중에서, 전력 증폭기는 ESD 보호 및 RF 성능 양면에서 엄격한 요구 사항을 갖는다. 또한, 본 기술 분야에서의 문제점이, 회로가 의도된 정상 동작 조건으로부터 반대 극성의 바이어스 조건들을 경험할 때, 접합 분리 ESD 회로가 '턴온'을 겪게 되는 접합 분리 ESD 회로에 존재한다. RF FET의 경우, 이러한 조건은 드라이브 레벨 및 오퍼레이션 클래스에 따라 RF FET(본체와 관련됨)의 게이트에서 발생할 수 있다. ESD 회로가 턴온될 때, 입력 신호 및 바이어스 회로에 상호작용 할 수 있어서, 입력 신호의 왜곡 및 저조한 RF 성능이 야기된다.
종래의 솔루션은 반도체 기판의 단결정부에서 일반적으로 제조된 ESD 회로용 다이오드를 사용하는 것을 포함한다. 또한, 이러한 다이오드에 의해 제공 및 사용되는 분리부(isolation)는 반대 바이어스 극성의 잇슈를 해결하도록 의도되지 않는다. 또한, 미국 특허 제6,670,824 B2에서와 같이, 분리 폴리 다이오드가 프로그래머블 크로스 포인트 어레이용 퓨즈로서 사용되어 왔다. 분리 폴리 다이오드는, 미국 특허 제5,139,959A에 기술된 바와 같이, 입력 드라이브 보호용으로 사용되어 왔다. 그러나, 분리 폴리 다이오드는 본 명세서에 기술된 문제점들을 다루는 ESD 회로 소자와 관련된 것으로 공지되어 있지 않다.
도 1은, 본 기술 분야에 공지된, 표준 ESD 회로 및 보호 디바이스의 개략도이다. -Vgs 조건(즉, 네가티브 Vgs 전압 조건) 중에 표준 접지 게이트 n형 LDMOS(Laterally Diffused Metal Oxide Semiconductor) ggNMOSFET ESD 회로의 도전성(conduction)에 대한 문제점이 발생한다. ESD 회로(14)는 보호 디바이스(12)와 공통인 소스로 형성된다. 오퍼레이션 중에, 메인 FET(12)의 게이트 상의 -Vgs는 ggNMOSFET ESD 회로(14) 상의 -Vds이고, 불행히도 ESD 회로(14)의 드레인-소스 접합을 포워드 바이어스(forward biases)한다. 예를 들어, 보호 디바이스(12)는 RF LDMOS FET 또는 다른 트랜지스터 디바이스를 포함한다. RF 증폭기 애플리케이션의 경우, 입력은, 예를 들어, DC 바이어스의 상부에서 RF 신호와 연결된 DC 바이어스를 포함할 수 있다.
따라서, 상술된 바와 같은 본 기술 분야의 문제점을 극복하기 위한 향상된 방법 및 장치가 필요하다.
본 발명은 단지 일례로서 기술된 것으로 첨부된 도면에 의해 제한되지 않으며, 도면에서 유사한 참조 부호는 유사한 소자를 나타낸다.
도 1은 본 기술 분야에 공지된 표준 ESD 회로의 개략 블록도이다.
도 2는 본 발명의 일 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 개략 블록도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 제조 중의 분리 다이오드 소자를 갖는 ESD 보호 회로의 일부의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 일부의 상부도이다.
도 8은 본 발명의 일 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 일부의 이미지도이다.
도 9는 본 발명의 일 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 단면도이다.
상이한 도면에서 동일한 참조 부호를 사용하는 것은, 유사하거나 동일한 아이템을 나타낸다. 도면의 요소들이 단순성과 명료성을 위해 도시된 것으로 반듯이 비율적으로 그려질 필요가 없음을 당업자들은 알 것이다. 예를 들어, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 요소들의 크기는 다른 요소에 비해 과장되게 그려질 수 있다.
본 발명의 일 실시예에 따라, 분리 다이오드(즉, 반도체의 본체로부터 분리됨)는 ESD 회로와 직렬로 사용되어, 정상 ESD 회로 접합 분리가 포워드 바이어스될 때 분리 다이오드는 리버스 바이어스(reverse biased)된다. 이러한 방식으로, 조합 ESD 회로 및 분리 다이오드 소자는, 보호 디바이스 RF FET 게이트의 입력이 FET의 본체에 대해 반대 극성으로 구동되는 것에 대응하여 도전하지 않는다.
본 발명의 실시예는, 분리 다이오드가 리버스 바이어스되고, (직렬 분리 다이오드 없이) 포워드 바이어스되고 턴온되는 ESD 회로를 통한 도전을 허용하지 않는다는 점에서, 신규 방식으로 상술된 문제점을 해결한다. 일 실시예에서, 분리 다이오드는 분리 폴리 실리콘 다이오드를 포함한다.
도 2는 본 발명의 일 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로(20)의 개략 블록도이다. ESD 보호 회로(20)는 ESD 디바이스(24)와, 반도체 칩상에 통합된 ESD 보호 디바이스(22)(이후부터 보호 디바이스라고 함)를 제공하기 위해 구성된 분리 다이오드 소자(30)를 포함한다. 특히, 분리 다이오드 소자(30)는 ESD 디바이스(24)와 직렬로 연결된다. 보호 디바이스(22)는, 예를 들어, RF LDMOS FET 또는 ESD 보호를 필요로 하는 임의의 다른 트랜지스터 디바이스(RF 또는 비RF(non-RF))를 포함할 수 있다. ESD 회로(20)는 보호 디바이스(22)와 공통 소스로 형성된다.
ESD 디바이스(24)는 ESD 트랜지스터(28) 및 접합 분리 다이오드(26)를 포함한다. ESD 트랜지스터(28)는 ESD 기능을 수행하기 위한 임의의 적합한 디바이스를 포함한다. 예를 들어, ESD 트랜지스터(28)는 ggNMOSFET 디바이스를 포함할 수 있다. 접합 분리 다이오드(26)는 ESD 트랜지스터(28)의 드레인과 접지 전위(또는 Vss) 사이에 연결된 리버스 다이오드이다. 다시 말해서, 다이오드(26)는 ggNMOSFET 디바이스(28)의 드레인 측의 접합 분리를 제공하여서, 집적 회로의 주 본체로부터의, 즉, ESD 디바이스가 온인 전체 회로로부터의 접합 분리를 제공한다. ESD 트랜지스터(28) 및 접합 분리 다이오드(26)는 함께 표준 ggNMOSFET 회로를 형성한다.
분리 다이오드 소자(30)는 참조 부호(34)로 표시된 다이오드 소자부와 직렬인 참조 부호(32)로 표시된 저항 소자부를 포함하는 것으로 개략적으로 도시된다. 저항 소자부(32) 및 다이오드 소자부(34)는 개별 소자들이 아니고, 분리 다이오드 소자(30)의 고유 특성들이다. 저항 소자부(32)는 총체적으로 분리 다이오드 소자(30)의 저항을 나타낸다. 분리 다이오드 소자(30)의 저항 소자부(32)의 저항의 양은 ESD 회로(20)의 성능과 관련된다. 따라서, 저항 소자부의 저항의 양은 ESD 보호 회로(20)의 희망 성능에 따라 결정된다. 희망 성능은 예를 들어, 분리 다이오드 소자의 소정의 브레이크다운 조건을 포함한다. 또한, 저항 소자부(32) 및 다이오드 소자부(34)만을 갖는 것으로 도시되어 있지만, 분리 다이오드 소자(30)는 또한 소자부들과 직렬 또는 병렬로 연결된 추가 소자부(도시되지 않음)를 포함할 수 있다. 또한, 분리 다이오드 소자(30)는 후술되는 바와 같이 집적 회로 칩의 반도체의 본체로부터 분리된다.
오퍼레이션 중에, 보호 디바이스(22)의 게이트 상의 -Vgs 조건은 직렬 연결 분리 다이오드 소자(30) 및 ESD 디바이스(24) 상의 - Vds 조건이다; 그러나, 분리 다이오드 소자(30)가 브레이크다운 조건에 도달할 때까지, 직렬 연결 분리 다이오드 소자(30)는 ESD 디바이스(24)의 ESD 트랜지스터(28)의 드레인-소스 접합의 바람직하지 않은 포워드 바이어싱을 방지한다. 따라서, 분리 다이오드 소자(30)의 대응 브레이크다운 조건은, 보호 디바이스의 게이트 상의 -Vgs 조건이 분리 다이오드 소자 브레이크다운을 야기하지 않도록 구성된다; 그러나, 보호 디바이스(22)를 손상시킬 수 있는 ESD 이벤트들은 분리 다이오드 소자 브레이크다운이 발생하게 한다. RF 증폭기 애플리케이션의 경우, 보호 디바이스(22)로의 신호 입력은, 예를 들어, DC 바이어스의 상부의 RF 신호와 연결된 DC 바이어스를 포함할 수 있다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 제조 중의 분리 다이오드 소자(30)를 갖는 ESD 보호 회로(20)의 일부(40)의 단면도이다.
도 3을 참조하면, 초기에 반도체 기판(42)이 제공된다. 반도체 기판(42)은 ESD 보호를 필요로 하는 소정의 집적 회로 애플리케이션에 적합한 임의의 기판을 포함한다. 예를 들어, 반도체 기판(42)은 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 비화물 또는 갈륨 질화물과 같은 III-V 반도체 물질, 또는 다른 반도체 기판을 포함할 수 있다. 또한, 반도체 기판(42)은 벌크(bulk) 기판 또는 SOI(semiconductor-on-insulator) 기판을 포함할 수 있다. 일 실시예에서, 반도체 기판(42)은 실리콘 기판을 포함한다.
분리 영역(44)은 분리 영역을 형성하는 임의의 적합한 방법을 사용해서 반도체 기판(42) 내에 제공된다. 분리 영역(44)은 보호 디바이스(앞으로 형성될 것임)의 영역에 근접한 반도체 기판(42) 상의 한 위치에 제공된다. 또한, 분리 영역(44)은 ESD 보호에 의한 소정의 집적 회로의 요구 사항에 따른 임의의 적합한 분리 영역을 포함한다. 일 실시예에서, 분리 영역(44)은 실리콘 산화물을 포함한다. 게이트 유전체(46)는 임의의 적합한 기술을 사용해서 반도체 기판(42) 위에 제공된다. 게이트 유전체(46)는 ESD 보호에 의한 소정의 집적 회로의 요구 사항에 따른 임의의 적합한 게이트 유전체 또는 게이트 유전체 스택(stack)을 포함한다. 일 실시예에서, 게이트 유전체(46)는 실리콘 산화물을 포함한다.
반도체 물질(48)은 반도체 물질(48)을 형성하는 임의의 적합한 방법을 사용해서 분리 영역(44)과 게이트 유전체(46) 위에 최소량으로 제공된다. 반도체 물 질(48)은 ESD 보호를 필요로 하는 소정의 집적 회로 애플리케이션에 적합한 임의의 반도체 물질을 포함한다. 예를 들어, 반도체 물질(48)은 폴리 실리콘을 포함할 수 있다. 반도체 물질(48)은 또한 예를 들어, 다결정 또는 단결정 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비화물 또는 갈륨-질화물, 또는 임의의 다른 반-도전성 물질(semi-conducting material)을 포함할 수 있다.
도 3에서, 임의의 적합한 임플란트(implant) 기술을 사용해서, 일반적으로 참조 부호(50)로 도시된 바와 같이, 제1 임플란트가 실행된다. 특히, 제1 임플란트는 반도체 물질(48) 내에 배경 도펀트 농도(background dopant concentration)의 희망 레벨을 제공하기 위한 블랭킷 임플란트를 포함한다. 반도체 물질(48)은 후술되는 바와 같이 분리 다이오드 소자(68)의 형성에서 사용된다. 일 실시예에서, 제1 임플란트는 얇게 도핑된(즉, 저선량(low dose)) n형 임플란트를 포함한다. 다른 실시예에서, 배경 도핑은 적합한 원위치 도핑 기술을 사용해서 동일한 피착 중에 층에 포함된 희망 배경 도핑을 갖는 반도체 물질(48)의 피착 공정을 통해 획득된다.
도 4에서, 임의의 적합한 패터닝(patterning) 기술을 사용해서 패터닝된 포토리지스트 마스크(52)가 제공된다. 패터닝된 포토리지스트 마스크(52)는 반도체 물질(48)의 희망 영역을 제2 임플란트를 수신하는 것으로부터 차단한다. 도 4에 도시된 바와 같이, 패터닝된 포토리지스트 마스크(52)는 4개의 차단 영역을 포함한다. 차단 영역은 앞으로 형성될 분리 다이오드 소자(68)의 p형 영역에 대응한다. 제2 임플란트는 일반적으로 참조 부호(54)로 도시된 바와 같이 실행된다. 제2 임 플란트는 예를 들어, 두껍게 도핑된 임플란트를 포함한다. p형 다이오드 영역은 마스크 패턴(52)을 통해 제2 임플란트로부터 보호된다.
도 5에 도시된 바와 같이, 참조 부호(56)로 도시된 영역은 형성될 분리 다이오드 소자의 p형 영역에 대응한다. 또한, 참조 부호(58)로 도시된 영역은 형성될 분리 다이오드 소자의 n형 영역에 대응한다. 또한, 패터닝된 하드 마스크(60)는 임의의 적합한 형성 및 패터닝 기술을 사용해서 분리 다이오드 소자(앞으로 형성될 것임)의 영역 위에 형성된다. 일 실시예에서, 패터닝된 하드 마스크(60)는 질화물 하드 마스크를 포함한다. 하드 마스크(60) 형성에 이어서, 게이트 전극 물질(62)이 하드 마스크(60)와, 하드 마스크(60)에 의해 커버되지 않은 반도체 물질(48)의 영역 위에 또한 제공된다. 일 실시예에서, 게이트 전극 물질(62)과 반도체 물질(48)은 희망 게이트 전극 스택 형성에서 함께 조합되어 사용되는 임의의 적합한 물질들을 포함한다. 예를 들어, 일 실시예에서, 반도체 물질(48)은 폴리 실리콘을 포함할 수 있으며, 게이트 전극 물질(62)은 WSi(tungsten silicide)를 포함할 수 있다. 다른 게이트 전극 물질 스택이 또한 가능하다. 패터닝된 게이트 전극 마스크(64)가 게이트 전극 물질(62)의 형성에 이어 제공된다.
그 후, 도 6에서 일반적으로 참조 부호(66)로 도시된 바와 같이, 적합한 에칭 공정이 게이트 전극의 패터닝을 위해 실행된다. 게이트 전극(66)은 반도체 물질(48') 및 물질(62')의 나머지 일부를 포함한다. 물질(62) 및 물질(48)을 통한 에칭은 도 5의 위에 놓인 하드 마스크(60)에 의해 정의된 바와 같이 분리 다이오드 소자(68)를 패터닝한다.
도 6에서, 다이오드 소자(68)가 분리된다. 일 실시예에서, 분리 다이오드(68)는 분리된 폴리 실리콘 다이오드를 포함한다. 또한, p형 임플란트가 실행되어, p형 폴리 다이오드 접촉을 위한 나머지 질화물 하드마스크(도시되지 않음)를 통해 적합한 영역을 카운터 도핑한다. 분리 다이오드(68)와 게이트 전극(66)의 각각의 영역(56, 58) 위에서 금속화 영역(metalization)이 형성된다. 특히, 참조 부호(70)로 도시된 금속화 영역은 분리 다이오드 소자(68)의 n형 영역(58)에 대응한다. 참조 부호(72)로 도시된 금속화 영역은 분리 다이오드 소자(68)의 p형 영역(56)에 대응한다. 마지막으로, 참조 부호(74)로 도시된 금속화 영역은 게이트 전극(66)에 대응한다.
도 6은 하나의 실시예를 나타내지만, 본 발명의 다른 실시예들이 또한 가능함을 주지하라. 예를 들어, 도 6의 분리 다이오드 소자(68)는 n형 영역으로 둘러싸인 p형 영역을 갖는 것으로 도시되었다. 다른 실시예에서, 분리 다이오드 소자의 영역(56, 58)은 p형 영역에 둘러싸인 n형 영역을 포함할 수 있다. 또한, 다른 실시예는 균일한 쌍의 n형 및 p형 영역들을 포함해서 분리 다이오드 소자를 형성할 수 있다. 또한, 도 2 내지 도 6에 대하여 설명된 바와 같이 분리 다이오드 소자의 저항 소자부에 대응하는 임플란트 도펀트 레벨, 양과, n형 및/또는 p형 영역들의 쌍은 선택되어, 소정의 ESD 보호 회로 구현의 요구 사항에 바람직한 분리 다이오드 브레이크다운 조건에 대응하는 희망 특성 저항을 제공한다.
도 7은 본 발명의 일 실시예에 따른 분리 다이오드 소자(68)를 갖는 ESD 보호 회로의 일부의 상부도이다. 분리 다이오드 소자(68)의 단면은 도 7의 라인 6-6 으로 표시된다. 상부도는 서로 맞물린(interdigitated) 분리 다이오드 소자를 도시하며, 참조 부호(70)는 분리 다이오드 소자의 n형 맞물림측 금속화 영역을 나타내고, 참조 부호(72)는 분리 다이오드 소자(68)의 p형 맞물림측 금속화 영역을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 일부의 이미지도(76)이다. 도 8은 ESD 디바이스(24)와 직렬인 분리 다이오드 소자(68)의 서로 맞물린 금속화 영역의 포토 이미지를 포함한다. 또한, 입력 및 보호 디바이스(22)가 개략적으로 도시된다.
도 9는 본 발명의 일 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 단면도(80)이다. 도 9는 ESD 디바이스(24)의 ggNMOSFET ESD 트랜지스터와 NMOSFET 보호 디바이스(22)의 일례의 단면도를 더 도시한다. 층(82)은 보호 디바이스(22)의 쇼트(shorted) 소스/본체와 ESD 회로(24)에 대한 전기적 액세스를 허용하는 전기 접촉 층(예를 들어, 금속 접촉부)이다. 예를 들어, 각각의 디바이스의 소스 임플란트는 반도체 기판(42)으로 충분히 확장되어 층(82)에 접촉한다.
도 10은 본 발명의 다른 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 단면도(90)이다. 도 10의 실시예에서, 개시(starting) 기판은 SOI 기판을 포함한다. 개시 기판을 제외하고, 분리 다이오드 소자의 형성은 일반적으로 도 3 내지 도 6과 관련해서 기술된 바와 유사하다. 도 10은 ESD 디바이스(24)의 ggNMOSFET ESD 트랜지스터와 NMOSFET 보호 디바이스(22)의 일례의 단면도를 더 도시한다.
특히, 층(92)은 도 9의 층(42)과 유사하다. 층(94)은 도시된 디바이스들(22, 24)의 소스/본체로부터 기판의 후면(back side)을 분리하기 위한 SOI 기판의 전기 절연층을 구성한다. 영역(96)은 도시된 디바이스들(22, 24)의 소스/본체에 대한 전기적 접촉을 허용하기 위해 절연체 층(94)을 통해 생성된 전기 접촉 부를 나타낸다. 또한, 층(98)은 도 9의 층(82)과 유사하다.
도 11은 본 발명의 또 다른 실시예에 따른 분리 다이오드 소자를 갖는 ESD 보호 회로의 단면도(100)이다. 도 11의 실시예에서, 개시 기판은 SOI 기판을 포함한다. 분리 다이오드 소자의 형성은 소수의 차이점들을 제외하고 도 3 내지 도 6과 관련해서 기술된 바와 유사하다. 도 11은 ESD 디바이스(24)의 ggNMOSFET ESD 트랜지스터와 NMOSFET 보호 디바이스(22)의 일례의 단면도를 더 도시한다.
특히, 영역(102)은 실리콘 산화물 또는 다른 적합한 분리 물질로 리필된(refilled) 트렌치 분리부(trench isolation)와 같은 절연 영역(insulating regions)을 포함한다. 절연 영역(102)은 개시 반도체 기판층(92)의 단결정 또는 다결정 물질의 일부를 전기적으로 분리한다. 기판층(92)의 분리부는 참조 부호(104)로 표시된다. 후면 전기 접촉층(98)에 대해 생성된 전기 접촉부(96)를 갖는 디바이스들(22, 24)과 달리, 분리부(104)는 전기적으로 분리된 상태로 남는다. 그 결과, 분리 다이오드 소자(68)는 다른 실시예들과 관련해서 상술된 바와 유사한 방식으로 반도체 물질의 분리부(104) 내에 형성될 수 있다. 또한, 분리 다이오드 소자(68)는 교대(alternating) p형 및 n형 영역들로 형성될 수 있다. 교대 p형 및 n형 영역들은 소정의 반도체 디바이스 애플리케이션에 적합한 보호 디바이스(22)의 ESD 보호에 바람직한 분리 다이오드 성능에 맞게 구성된다.
본 발명의 일 실시예에 따라, 분리 다이오드 소자를 갖는 ESD 보호 회로는 LDMOS(Laterally Diffused Metal Oxide Semiconductor) 파워 증폭기 애플리케이션에 대해 설계되었다; 그러나, 다른 RF 회로 및/또는 ESD 보호를 필요로 하는 임의의 다른 트랜지스터 디바이스용으로도 사용될 수 있다. 또한, 본 발명의 실시예들은, 희망 메인 FET 게이트 산화물을 전위 손상으로부터 여전히 보호하면서, 정상 동작 영역을 제공하는 레벨로 설정된 전자 사태(avalanche) 브레이크다운을 갖는 분리 다이오드를 포함한다. 또한, 서로 맞물린 설계는 로우 포워드 및 리버스 (전자 사태) 저항을 제공하도록 구성된다. 더욱이, 본 발명의 실시예들은 보호 디바이스에 걸쳐, 특히, 보호 디바이스의 입력측에서, 포지티브 극성 및 네가티브 극성 모두에서의 동작을 제공한다. ESD 보호 회로는 보호 디바이스의 정상 동작과 다른 극성에서 동작할 수 있다. 본 명세서에 기술된 일례들은 n-채널 강화 모드 디바이스를 갖지만(따라서, -Vgs는 정상 동작의 것이 아님), p-채널 강화 모드 디바이스 또는 디플리션(depletion) 모드 디바이스 중 어느 디바이스의 경우에서든, -Vgs 조건은 정상 조건일 수 있음을 주지해야 한다. 따라서, 상이한 디바이스 설계들이 반대 극성 요구 조건을 요구할 수도 있다.
상술된 설명에서, 본 발명은 다양한 실시예들과 관련해서 기술되었다. 그러나, 당업자는 이하의 청구항에 기재된 본 발명의 범위 내에서 다양한 변경 및 변형이 이루어질 수 있음을 알 것이다. 본 설명 및 도면은 제한의 의미가 아니라 예시적인 것으로 간주되고, 모든 변경은 본 실시예의 범위 내에 포함된다. 예를 들어, 본 발명의 일 실시예는 RF-LDMOS 디바이스를 지원하는 ESD 회로 소자를 포함하지만, 바이어스 극성의 스위치가 경험되는 ESD 보호가 요구되는 곳이라면 어느 곳에나 적용될 수 있다. 또한, 전술한 ESD 트랜지스터 디바이스와 관련해서 제조된 분리 다이오드는 유익하게 보호 디바이스의 확장된 동작 범위를 가능하게 한다. 또한, -Vgs 스윙을 다루는 실시예들은 보다 동적인 범위를 제공하며, 덜 기생적이며, 일반적으로 보다 적은 실리콘 영역을 소비한다.
이점, 다른 장점 및 문제 해결책은 특정 실시예들과 관련해서 상술되었다. 그러나, 이점, 장점, 문제 해결책, 및 임의의 이점, 장점 또는 해결책을 발생하게 하거나 표명되게 할 수 있는 임의의 요소는 모든 청구항들 또는 임의의 청구항들의 중요하고 요구되거나 필수적인 특징 또는 요소로서 해석되지는 않는다. 본 명세서에서 사용된 용어 "포함하다(comprises)", "포함(comprising)" 또는 임의의 다른 변형물은 배타적이지 않은 포함(non-exclusive inclusion)을 커버하여서, 요소 리스트를 포함하는 공정, 방법, 아티클(article) 또는 장치가 상기 요소들만을 포함하지 않으며, 명백하게 열거되거나 상기 공정, 방법, 아티클 또는 장치에 속하지 않은 다른 요소를 포함할 수도 있다.
Claims (20)
- ESD 보호 회로로서,드레인-소스 접합 분리 ESD 트랜지스터를 포함하는 ESD 디바이스와,ESD 디바이스와 직렬로 연결되며, ESD 보호를 필요로 하는 트랜지스터 디바이스에 ESD 보호를 제공하는 분리 다이오드 소자를 포함하고,(i) 상기 보호 트랜지스터 디바이스의 게이트 상의 -Vgs 조건에 대응하여, 상기 직렬 연결 분리 다이오드 소자는 상기 분리 다이오드 소자의 브레이크다운 조건(breakdown condition) 전에 상기 ESD 트랜지스터의 드레인-소스 접합의 포워드 바이어싱(forward biasing)을 방지하고, (ii) 상기 보호 트랜지스터 디바이스에 대한 손상을 야기하기에 충분한 ESD 이벤트에 대응하여, 상기 직렬 연결 분리 다이오드 소자는 상기 브레이크다운 조건의 발생을 허용하고,또한, 상기 ESD 보호 회로는 (i) 상기 보호 디바이스의 정상 동작의 극성 및 (ii) 상기 보호 디바이스의 정상 동작과 다른 반대 극성 둘다에서 동작할 수 있는 ESD 보호 회로.
- 제1항에 있어서,상기 분리 다이오드 소자는 상기 보호 트랜지스터 디바이스의 반도체 본체로부터 분리된 다이오드 소자를 포함하는 ESD 보호 회로.
- 제2항에 있어서,분리 영역을 더 포함하고, 상기 분리 영역은 상기 분리 다이오드 소자와 상기 반도체 본체 간의 분리부(isolation)를 제공하는 ESD 보호 회로.
- 제3항에 있어서,상기 분리 영역은 (i) 트렌치 분리부(trench isolation) 및 (ii) SOI 기판의 절연체 층(insulator layer)에 의해 바운딩된(bounded) 반도체 물질의 일부를 포함하고, 또한, 상기 분리 다이오드 소자는 상기 반도체 물질의 일부 내에 형성되는 ESD 보호 회로.
- 제1항에 있어서,상기 분리 다이오드 소자는 서로 맞물린(interdigitated) n형 및 p형 영역들을 포함하는 ESD 보호 회로.
- 제1항에 있어서,상기 분리 다이오드 소자는 단결정 실리콘, 다결정 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비화물 및 갈륨-질화물로 이루어진 그룹 중에서 선택되는 반도체 물질을 포함하는 ESD 보호 회로.
- 제1항에 있어서,상기 분리 다이오드 소자는 (i) n형 영역으로 둘러싸인 p형 영역, (ii) p형 영역으로 둘러싸인 n형 영역, 및 (iii) 균일한 쌍의 n형 및 p형 영역들로 이루어진 그룹 중에서 선택되는 하나를 포함하는 ESD 보호 회로.
- 제1항에 있어서,직렬 연결 분리 다이오드 소자와 ESD 디바이스는 상기 보호 트랜지스터 디바이스의 반도체 본체의 극성에 대해 반대 극성으로 구동되는 상기 보호 디바이스 게이트로의 입력에 응답해서 도전하지 않는 ESD 보호 회로.
- 제1항에 있어서,상기 반도체 본체는 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, III-V 반도체 물질 기판, 벌크(bulk) 반도체 기판, 및 SOI(semiconductor-on-insulator) 기판으로 이루어진 그룹 중에서 선택되는 기판을 포함하는 ESD 보호 회로.
- 제1항에 있어서,상기 분리 다이오드 소자는 저항 소자부와 다이오드 소자부를 포함하고, 저항 소자부의 저항의 양은 상기 분리 다이오드 소자의 소정의 브레이크다운 조건을 설정하는 ESD 보호 회로.
- 제1항에 있어서,상기 분리 다이오드 소자와 ESD 디바이스의 직렬 연결 조합은 상기 보호 트랜지스터 디바이스와 공통 소스를 갖는 ESD 보호 회로.
- 제1항에 있어서,상기 분리 다이오드 소자는 분리된 폴리 실리콘 다이오드 소자를 포함하는 ESD 보호 회로.
- 제1항에 있어서,상기 분리 다이오드 소자는 상기 보호 트랜지스터 디바이스에 근접하게 위치하는 ESD 보호 회로.
- 제1항에 있어서,상기 보호 디바이스는 RF LDMOSFET를 포함하는 ESD 보호 회로.
- 제1항에 있어서,상기 ESD 디바이스는 접지-게이트 n형 LDMOS(Laterally Diffused Metal Oxide Semiconductor) ESD 회로를 포함하는 ESD 보호 회로.
- ESD 보호 회로를 제조하는 방법으로서,드레인-소스 접합 분리 ESD 트랜지스터를 포함하는 ESD 디바이스를 형성하는 단계와,ESD 디바이스와 직렬로 연결되는 분리 다이오드 소자를 형성하는 단계를 포함하고,상기 분리 다이오드 소자는 ESD 보호를 필요로 하는 트랜지스터 디바이스에 ESD 보호를 제공하고,(i) 상기 보호 트랜지스터 디바이스의 게이트 상의 -Vgs 조건에 대응하여, 상기 직렬 연결 분리 다이오드 소자는 상기 분리 다이오드 소자의 브레이크다운 조건 전에 상기 ESD 트랜지스터의 드레인-소스 접합의 포워드 바이어싱을 방지하고, (ii) 상기 보호 트랜지스터 디바이스에 대한 손상을 야기하기에 충분한 ESD 이벤트에 대응하여, 상기 직렬 연결 분리 다이오드 소자는 상기 브레이크다운 조건의 발생을 허용하고,또한, 상기 ESD 보호 회로는 (i) 상기 보호 디바이스의 정상 동작의 극성 및 (ii) 상기 보호 디바이스의 정상 동작과 다른 반대 극성 둘다에서 동작할 수 있는 ESD 보호 회로 제조 방법.
- 제16항에 있어서,상기 분리 다이오드 소자를 형성하는 단계는 상기 보호 트랜지스터 디바이스의 반도체 본체로부터 분리된 다이오드 소자를 형성하는 단계를 포함하는 ESD 보호 회로 제조 방법.
- 제17항에 있어서,상기 분리 다이오드 소자를 형성하기 전에 분리 영역을 형성하는 단계를 더 포함하고, 상기 분리 영역은 상기 분리 다이오드 소자와 상기 반도체 본체 간의 분리부를 제공하는 ESD 보호 회로 제조 방법.
- 제18항에 있어서,상기 분리 영역을 형성하는 단계는 (i) 트렌치 분리부 및 (ii) SOI 기판의 절연체 층에 의해, 반도체 물질의 일부를 바운딩하는 단계를 더 포함하고, 상기 분리 다이오드 소자를 형성하는 단계는 반도체 물질의 일부 내에 상기 분리 다이오드 소자를 형성하는 단계를 더 포함하는 ESD 보호 회로 제조 방법.
- 제16항에 있어서,상기 분리 다이오드 소자를 형성하는 단계는 서로 맞물린 n형 및 p형 영역들을 형성하는 단계를 포함하는 ESD 보호 회로 제조 방법.
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