JPH11214627A - Ｅｓｄ保護素子及びその製造方法 - Google Patents
Ｅｓｄ保護素子及びその製造方法Info
- Publication number
- JPH11214627A JPH11214627A JP10009592A JP959298A JPH11214627A JP H11214627 A JPH11214627 A JP H11214627A JP 10009592 A JP10009592 A JP 10009592A JP 959298 A JP959298 A JP 959298A JP H11214627 A JPH11214627 A JP H11214627A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- region
- esd protection
- semiconductor substrate
- esd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 54
- 239000000758 substrate Substances 0.000 claims abstract description 118
- 230000015556 catabolic process Effects 0.000 claims abstract description 38
- 230000005684 electric field Effects 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims description 218
- 239000000463 material Substances 0.000 claims description 121
- 238000000034 method Methods 0.000 claims description 36
- 239000000203 mixture Substances 0.000 claims description 21
- 230000036961 partial effect Effects 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 20
- 229920005591 polysilicon Polymers 0.000 abstract description 20
- 230000001681 protective effect Effects 0.000 abstract description 13
- 238000002513 implantation Methods 0.000 description 32
- 238000005468 ion implantation Methods 0.000 description 18
- 229910006367 Si—P Inorganic materials 0.000 description 12
- 229910005933 Ge—P Inorganic materials 0.000 description 11
- XVOCEVMHNRHJMX-UHFFFAOYSA-N ethyl-hydroxy-oxogermane Chemical compound CC[Ge](O)=O XVOCEVMHNRHJMX-UHFFFAOYSA-N 0.000 description 11
- 230000002542 deteriorative effect Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 内部回路と同一基板上に形成された場合でも
ＥＳＤ耐性の向上を図ったＥＳＤ保護素子を得る。 【解決手段】 Ｐ型のＳi基板１の上層部にＳiより降伏
電界の小さいＳiＧeを主成分としたＳiＧe−Ｐウェル領
域３が形成される。ＳiＧe−Ｐウェル領域３の表面に選
択的にドレイン領域４及びソース領域５が形成されるこ
とにより、ドレイン領域４及びソース領域５とＳiＧe−
Ｐウェル領域３との境界がＰＮ接合部となる。そして、
ＳiＧe−Ｐウェル領域３、ドレイン領域４、ソース領域
５、ゲート酸化膜６及びゲートポリシリコン層７からな
る保護用ＭＯＳトランジスタを構成する。
ＥＳＤ耐性の向上を図ったＥＳＤ保護素子を得る。 【解決手段】 Ｐ型のＳi基板１の上層部にＳiより降伏
電界の小さいＳiＧeを主成分としたＳiＧe−Ｐウェル領
域３が形成される。ＳiＧe−Ｐウェル領域３の表面に選
択的にドレイン領域４及びソース領域５が形成されるこ
とにより、ドレイン領域４及びソース領域５とＳiＧe−
Ｐウェル領域３との境界がＰＮ接合部となる。そして、
ＳiＧe−Ｐウェル領域３、ドレイン領域４、ソース領域
５、ゲート酸化膜６及びゲートポリシリコン層７からな
る保護用ＭＯＳトランジスタを構成する。
Description
【０００１】
【発明の属する技術分野】この発明はＥＳＤ（Ｅlectro
static Ｄischarge，静電気放電）による破壊から内部
回路を保護するＥＳＤ保護素子のＥＳＤ耐性の向上に関
する。
static Ｄischarge，静電気放電）による破壊から内部
回路を保護するＥＳＤ保護素子のＥＳＤ耐性の向上に関
する。
【０００２】
【従来の技術】一般に、集積回路には外部からの電荷の
放電や、集積回路自身に充電された電荷の放電等のＥＳ
Ｄ（静電気放電）によって内部回路が破壊されるのを防
ぐため、保護回路が設けられている。保護回路として、
ＭＯＳトランジスタやＬＯＣＯＳ酸化膜を利用したフィ
ールドトランジスタによるＥＳＤ保護素子が使用されて
いる。通常、ＥＳＤ保護素子であるトランジスタの一方
電極は入出力端子に接続されており、他方電極は接地端
子等の固定電位設定端子に接続される。
放電や、集積回路自身に充電された電荷の放電等のＥＳ
Ｄ（静電気放電）によって内部回路が破壊されるのを防
ぐため、保護回路が設けられている。保護回路として、
ＭＯＳトランジスタやＬＯＣＯＳ酸化膜を利用したフィ
ールドトランジスタによるＥＳＤ保護素子が使用されて
いる。通常、ＥＳＤ保護素子であるトランジスタの一方
電極は入出力端子に接続されており、他方電極は接地端
子等の固定電位設定端子に接続される。
【０００３】図２５は保護用ＮＭＯＳトランジスタの一
接続例を示す回路図である。同図に示すように、保護用
ＮＭＯＳトランジスタＱ１のドレインが入出力端子Ｐ１
に接続され、ソース及びゲートが接地される。また、図
２５では図示しないが入出力端子Ｐ１には実動作を行う
内部回路も接続されている。
接続例を示す回路図である。同図に示すように、保護用
ＮＭＯＳトランジスタＱ１のドレインが入出力端子Ｐ１
に接続され、ソース及びゲートが接地される。また、図
２５では図示しないが入出力端子Ｐ１には実動作を行う
内部回路も接続されている。
【０００４】保護用ＮＭＯＳトランジスタＱ１は、入出
力端子Ｐ１に通常の電圧が付与されている時はトランジ
スタＱ１はオフ状態となり内部回路に何等影響を与えな
い。一方、ＥＳＤが生じて入出力端子Ｐ１にサージ電圧
ＳＶが印加された場合にはＮ型のドレイン領域とＰ型の
ウェル領域（基板）との間のＰＮ接合が降伏して入出力
端子Ｐ１から接地レベル（接地端子）にかけてサージ電
圧を放電することにより、内部回路を保護する。
力端子Ｐ１に通常の電圧が付与されている時はトランジ
スタＱ１はオフ状態となり内部回路に何等影響を与えな
い。一方、ＥＳＤが生じて入出力端子Ｐ１にサージ電圧
ＳＶが印加された場合にはＮ型のドレイン領域とＰ型の
ウェル領域（基板）との間のＰＮ接合が降伏して入出力
端子Ｐ１から接地レベル（接地端子）にかけてサージ電
圧を放電することにより、内部回路を保護する。
【０００５】また、フィールドトランジスタは、ＭＯＳ
トランジスタのゲート部（ゲート酸化膜、ゲート電極）
に置き換えてＬＯＣＯＳ酸化膜を設けた構造を呈してい
るため、本来のトランジスタ構造を有していないが、Ｅ
ＳＤを扱う技術分野ではフィールドトランジスタと呼ば
れている。以下では、ＭＯＳトランジスタのドレイン、
ソース領域に相当するフィールドトランジスタの領域も
ドレイン，ソース領域と言う。
トランジスタのゲート部（ゲート酸化膜、ゲート電極）
に置き換えてＬＯＣＯＳ酸化膜を設けた構造を呈してい
るため、本来のトランジスタ構造を有していないが、Ｅ
ＳＤを扱う技術分野ではフィールドトランジスタと呼ば
れている。以下では、ＭＯＳトランジスタのドレイン、
ソース領域に相当するフィールドトランジスタの領域も
ドレイン，ソース領域と言う。
【０００６】上記構造のＮ型（ドレイン，ソース領域が
Ｎ型）の保護用フィールドトランジスタも、図２５で示
した保護用ＮＭＯＳトランジスタＱ１と同様に接続すれ
ばよい。ただし、ＬＯＣＯＳ酸化膜への電位設定は不要
である。
Ｎ型）の保護用フィールドトランジスタも、図２５で示
した保護用ＮＭＯＳトランジスタＱ１と同様に接続すれ
ばよい。ただし、ＬＯＣＯＳ酸化膜への電位設定は不要
である。
【０００７】保護用フィールドトランジスタは、保護用
ＭＯＳトランジスタと同様、通常時はドレイン，ソース
間に電流が流れることはなく、ＥＳＤが生じるとＮ型の
ドレイン領域とＰ型のウェル領域との間のＰＮ接合が降
伏して入出力端子Ｐ１から接地レベル（接地端子）にか
けてサージ電圧を放電することにより、内部回路を保護
する。
ＭＯＳトランジスタと同様、通常時はドレイン，ソース
間に電流が流れることはなく、ＥＳＤが生じるとＮ型の
ドレイン領域とＰ型のウェル領域との間のＰＮ接合が降
伏して入出力端子Ｐ１から接地レベル（接地端子）にか
けてサージ電圧を放電することにより、内部回路を保護
する。
【０００８】このように、ＥＳＤが生じるとＥＳＤ保護
素子のＰＮ接合が降伏することにより、ＥＳＤ保護素子
を介してサージ電圧を放電することができるため、内部
回路を保護することができる。従来はＥＳＤ保護素子は
内部回路と同じ半導体基板上に同条件で形成されてい
た。
素子のＰＮ接合が降伏することにより、ＥＳＤ保護素子
を介してサージ電圧を放電することができるため、内部
回路を保護することができる。従来はＥＳＤ保護素子は
内部回路と同じ半導体基板上に同条件で形成されてい
た。
【０００９】
【発明が解決しようとする課題】しかしながら、素子の
微細化が進むにつれてＥＳＤ保護素子のＥＳＤ耐性が低
下することにより、集積回路内にＥＳＤ保護素子を形成
してもＥＳＤによる破壊を防ぐことができないという問
題点があった。
微細化が進むにつれてＥＳＤ保護素子のＥＳＤ耐性が低
下することにより、集積回路内にＥＳＤ保護素子を形成
してもＥＳＤによる破壊を防ぐことができないという問
題点があった。
【００１０】この発明は上記問題点を解決するためにな
されたもので、内部回路と同一基板上に形成された場合
でもＥＳＤ耐性の向上を図ったＥＳＤ保護素子を得るこ
とを目的とする。
されたもので、内部回路と同一基板上に形成された場合
でもＥＳＤ耐性の向上を図ったＥＳＤ保護素子を得るこ
とを目的とする。
【００１１】
【課題を解決するための手段】この発明にかかる請求項
１記載のＥＳＤ保護素子は、主成分が第１の材質で形成
された第１の導電型の半導体基板と、前記半導体基板の
表面内に形成される第２の導電型の第１の半導体領域
と、前記半導体基板の表面内に前記第１の半導体領域と
独立して形成される第２の半導体領域とを備え、前記第
１，第２の半導体領域間で対向するそれぞれの端縁部が
第１及び第２の端縁部として規定され、前記第１，第２
の端縁部との接合近傍領域を少なくとも含む前記半導体
基板の領域に形成された第１の導電型のＥＳＤ保護用半
導体領域をさらに備え、前記ＥＳＤ保護用半導体領域
は、前記第１の材質よりも降伏電界の小さい第２の材質
を主成分とするとしている。
１記載のＥＳＤ保護素子は、主成分が第１の材質で形成
された第１の導電型の半導体基板と、前記半導体基板の
表面内に形成される第２の導電型の第１の半導体領域
と、前記半導体基板の表面内に前記第１の半導体領域と
独立して形成される第２の半導体領域とを備え、前記第
１，第２の半導体領域間で対向するそれぞれの端縁部が
第１及び第２の端縁部として規定され、前記第１，第２
の端縁部との接合近傍領域を少なくとも含む前記半導体
基板の領域に形成された第１の導電型のＥＳＤ保護用半
導体領域をさらに備え、前記ＥＳＤ保護用半導体領域
は、前記第１の材質よりも降伏電界の小さい第２の材質
を主成分とするとしている。
【００１２】また、請求項２記載のＥＳＤ保護素子は、
前記第１，第２の半導体領域間の前記半導体基板上に形
成された絶縁膜と、前記絶縁膜上に形成されたゲート電
極とをさらに備えている。
前記第１，第２の半導体領域間の前記半導体基板上に形
成された絶縁膜と、前記絶縁膜上に形成されたゲート電
極とをさらに備えている。
【００１３】また、請求項３記載のＥＳＤ保護素子は、
前記第１及び第２の半導体領域間の前記半導体基板上に
一部が突出し、他の一部が前記半導体基板の表面内に埋
め込まれて形成される絶縁分離領域をさらに備えてい
る。
前記第１及び第２の半導体領域間の前記半導体基板上に
一部が突出し、他の一部が前記半導体基板の表面内に埋
め込まれて形成される絶縁分離領域をさらに備えてい
る。
【００１４】また、請求項４記載のＥＳＤ保護素子にお
いて、前記ＥＳＤ保護用半導体領域は、前記半導体基板
の上層部に選択的に形成され、前記第１，第２の半導体
領域それぞれの前記第１，第２の端縁部は前記ＥＳＤ保
護用半導体領域内に形成されている。
いて、前記ＥＳＤ保護用半導体領域は、前記半導体基板
の上層部に選択的に形成され、前記第１，第２の半導体
領域それぞれの前記第１，第２の端縁部は前記ＥＳＤ保
護用半導体領域内に形成されている。
【００１５】また、請求項５記載のＥＳＤ保護素子にお
いて、前記ＥＳＤ保護用半導体領域は、前記半導体基板
の上層部に互いに分離して形成された第１及び第２のＥ
ＳＤ用部分半導体領域を含み、前記第１の端縁部は前記
第１のＥＳＤ用部分半導体領域内に形成され、前記第２
の端縁部は前記第２のＥＳＤ用部分半導体領域内に形成
されている。
いて、前記ＥＳＤ保護用半導体領域は、前記半導体基板
の上層部に互いに分離して形成された第１及び第２のＥ
ＳＤ用部分半導体領域を含み、前記第１の端縁部は前記
第１のＥＳＤ用部分半導体領域内に形成され、前記第２
の端縁部は前記第２のＥＳＤ用部分半導体領域内に形成
されている。
【００１６】また、請求項６記載のＥＳＤ保護素子は、
前記半導体基板と前記ＥＳＤ保護用半導体領域との間に
介挿され、主成分が所定の材質からなる予備半導体領域
をさらに含み、前記所定の材質は前記第１の材質と前記
第２の材質との混合物を含んでいる。
前記半導体基板と前記ＥＳＤ保護用半導体領域との間に
介挿され、主成分が所定の材質からなる予備半導体領域
をさらに含み、前記所定の材質は前記第１の材質と前記
第２の材質との混合物を含んでいる。
【００１７】この発明にかかる請求項７記載のＥＳＤ保
護素子の製造方法は、(a) 主成分が第１の材質で形成さ
れた第１の導電型の半導体基板を準備するステップと、
(b)前記半導体基板の上層部に第２の材質を主成分とす
るＥＳＤ保護用半導体領域を選択的に形成するステップ
とを備え、前記第２の材質は前記第１の材質より降伏電
界が小さく、(c) 前記ＥＳＤ保護用半導体領域を含む前
記半導体基板の表面内に第２の導電型の第１及び第２の
半導体領域を互いに独立させて形成するステップをさら
に備え、前記ステップ(c)は、前記第１，第２の半導体
領域間で対向するそれぞれの端縁部である第１及び第２
の端縁部を前記ＥＳＤ保護用半導体領域内に形成してい
る。
護素子の製造方法は、(a) 主成分が第１の材質で形成さ
れた第１の導電型の半導体基板を準備するステップと、
(b)前記半導体基板の上層部に第２の材質を主成分とす
るＥＳＤ保護用半導体領域を選択的に形成するステップ
とを備え、前記第２の材質は前記第１の材質より降伏電
界が小さく、(c) 前記ＥＳＤ保護用半導体領域を含む前
記半導体基板の表面内に第２の導電型の第１及び第２の
半導体領域を互いに独立させて形成するステップをさら
に備え、前記ステップ(c)は、前記第１，第２の半導体
領域間で対向するそれぞれの端縁部である第１及び第２
の端縁部を前記ＥＳＤ保護用半導体領域内に形成してい
る。
【００１８】また、請求項８記載のＥＳＤ保護素子の製
造方法において、前記ステップ(b)は、前記半導体基板
の上層部に、第１の材質より降伏電界が小さい所定の材
質をイオン注入して、所定の材質と前記第１の材質との
混合物を主成分とした前記ＥＳＤ保護用半導体領域を形
成するステップを含み、前記第２の材質は、前記所定の
材質と前記第１の材質との前記混合物を含んでいる。
造方法において、前記ステップ(b)は、前記半導体基板
の上層部に、第１の材質より降伏電界が小さい所定の材
質をイオン注入して、所定の材質と前記第１の材質との
混合物を主成分とした前記ＥＳＤ保護用半導体領域を形
成するステップを含み、前記第２の材質は、前記所定の
材質と前記第１の材質との前記混合物を含んでいる。
【００１９】また、請求項９記載のＥＳＤ保護素子の製
造方法において、前記ＥＳＤ保護用半導体領域は第１及
び第２のＥＳＤ用部分半導体領域を含み、前記ステップ
(b)は、(b-1) 前記半導体基板上に選択的にマスク部を
形成するステップと、(b-2)前記マスク部をマスクとし
て、前記半導体基板の上方から前記所定の材質を回転斜
めイオン注入して、前記マスク部の下方領域を挟んで互
いに分離形成される前記第１及び第２のＥＳＤ用部分半
導体領域を形成するステップとを含み、前記ステップ
(c)は、前記マスク部をマスクとして、前記半導体基板
上方から第２の導電型の不純物を垂直にイオン注入して
前記第１及び第２の半導体領域を形成するステップを含
み、前記第１の端縁部は前記第１のＥＳＤ用部分半導体
領域内に形成され、前記第２の端縁部は前記第２のＥＳ
Ｄ用部分半導体領域内に形成されている。
造方法において、前記ＥＳＤ保護用半導体領域は第１及
び第２のＥＳＤ用部分半導体領域を含み、前記ステップ
(b)は、(b-1) 前記半導体基板上に選択的にマスク部を
形成するステップと、(b-2)前記マスク部をマスクとし
て、前記半導体基板の上方から前記所定の材質を回転斜
めイオン注入して、前記マスク部の下方領域を挟んで互
いに分離形成される前記第１及び第２のＥＳＤ用部分半
導体領域を形成するステップとを含み、前記ステップ
(c)は、前記マスク部をマスクとして、前記半導体基板
上方から第２の導電型の不純物を垂直にイオン注入して
前記第１及び第２の半導体領域を形成するステップを含
み、前記第１の端縁部は前記第１のＥＳＤ用部分半導体
領域内に形成され、前記第２の端縁部は前記第２のＥＳ
Ｄ用部分半導体領域内に形成されている。
【００２０】また、請求項１０記載のＥＳＤ保護素子の
製造方法において、前記ステップ(b-1)は、(b-1-1) 前
記半導体基板上に絶縁膜を選択的に形成するステップ
と、(b-1-2) 前記絶縁膜上にゲート電極を形成するステ
ップとを備え、前記マスク部は前記絶縁膜及び前記ゲー
ト電極を含んでいる。
製造方法において、前記ステップ(b-1)は、(b-1-1) 前
記半導体基板上に絶縁膜を選択的に形成するステップ
と、(b-1-2) 前記絶縁膜上にゲート電極を形成するステ
ップとを備え、前記マスク部は前記絶縁膜及び前記ゲー
ト電極を含んでいる。
【００２１】また、請求項１１記載のＥＳＤ保護素子の
製造方法において、前記第２の材質は、前記第１の材質
より降伏電界が小さい所定の材質と前記第１の材質との
混合物を含み、前記ステップ(b)は、(b-1) 前記半導体
基板の上層部に溝を形成するステップと、(b-2) 前記溝
周辺の前記半導体基板から前記第２の材質をエピタキシ
ャル成長させて、前記第２の材質を主成分としたＥＳＤ
保護用半導体領域を前記溝内に形成するステップとを含
んでいる。
製造方法において、前記第２の材質は、前記第１の材質
より降伏電界が小さい所定の材質と前記第１の材質との
混合物を含み、前記ステップ(b)は、(b-1) 前記半導体
基板の上層部に溝を形成するステップと、(b-2) 前記溝
周辺の前記半導体基板から前記第２の材質をエピタキシ
ャル成長させて、前記第２の材質を主成分としたＥＳＤ
保護用半導体領域を前記溝内に形成するステップとを含
んでいる。
【００２２】また、請求項１２記載のＥＳＤ保護素子の
製造方法において、前記第２の材質は前記第１の材質よ
り降伏電界が小さい材質を含み、前記ステップ(b)は、
(b-1)前記半導体基板の上層部に溝を形成するステップ
と、(b-2) 前記溝周辺の前記半導体基板から前記第１の
材質と前記第２の材質との混合物をエピタキシャル成長
させて、前記混合物を主成分とした予備半導体領域を、
前記溝の内周に沿って形成するステップと、(b-3) 前記
予備半導体領域から前記第２の材質をエピタキシャル成
長させて、前記第２の材質を主成分としたＥＳＤ用部分
半導体領域を、前記予備半導体領域を含む前記溝内に形
成するステップとを備えている。
製造方法において、前記第２の材質は前記第１の材質よ
り降伏電界が小さい材質を含み、前記ステップ(b)は、
(b-1)前記半導体基板の上層部に溝を形成するステップ
と、(b-2) 前記溝周辺の前記半導体基板から前記第１の
材質と前記第２の材質との混合物をエピタキシャル成長
させて、前記混合物を主成分とした予備半導体領域を、
前記溝の内周に沿って形成するステップと、(b-3) 前記
予備半導体領域から前記第２の材質をエピタキシャル成
長させて、前記第２の材質を主成分としたＥＳＤ用部分
半導体領域を、前記予備半導体領域を含む前記溝内に形
成するステップとを備えている。
【００２３】また、請求項１３記載のＥＳＤ保護素子に
おいて、前記ステップ(c)は、(c-1)前記半導体基板上に
絶縁膜を選択的に形成するステップと、(c-2) 前記絶縁
膜上にゲート電極を形成するステップと、(c-3) 前記ゲ
ート電極を含む部分をマスクとして前記半導体基板の表
面内に前記第１及び第２の半導体領域を形成するステッ
プとを含んでいる。
おいて、前記ステップ(c)は、(c-1)前記半導体基板上に
絶縁膜を選択的に形成するステップと、(c-2) 前記絶縁
膜上にゲート電極を形成するステップと、(c-3) 前記ゲ
ート電極を含む部分をマスクとして前記半導体基板の表
面内に前記第１及び第２の半導体領域を形成するステッ
プとを含んでいる。
【００２４】また、請求項１４記載のＥＳＤ保護素子の
製造方法は、(d) 前記ステップ(a)の後、前記ステップ
(b)の前に、前記半導体基板上に一部が突出し、他の一
部が前記半導体基板の表面内に埋め込まれるように、分
離絶縁膜を形成するステップをさらに備え、前記ステッ
プ(c) は、前記分離絶縁膜をマスクとして前記半導体基
板の表面内に前記第１及び第２の半導体領域を形成する
ステップを含んでいる。
製造方法は、(d) 前記ステップ(a)の後、前記ステップ
(b)の前に、前記半導体基板上に一部が突出し、他の一
部が前記半導体基板の表面内に埋め込まれるように、分
離絶縁膜を形成するステップをさらに備え、前記ステッ
プ(c) は、前記分離絶縁膜をマスクとして前記半導体基
板の表面内に前記第１及び第２の半導体領域を形成する
ステップを含んでいる。
【００２５】
【発明の実施の形態】＜＜原理＞＞半導体基板として、
多くの場合にシリコン（Ｓi）を材質としたＳi基板を用
いている。一方、ゲルマニウム（Ｇe）の降伏電界は８
０ｋＶ／ｃｍであり、Ｓiの降伏電界である３００ｋＶ
／ｃｍよりも低い。このため、ＥＳＤ保護素子をＧeあ
るいはシリコンゲルマニウム（ＳiＧe）の領域に形成す
れば、Ｓiを主成分とした領域に形成する場合よりも降
伏電界が下がる分、ＥＳＤ耐性の向上が期待できる。
多くの場合にシリコン（Ｓi）を材質としたＳi基板を用
いている。一方、ゲルマニウム（Ｇe）の降伏電界は８
０ｋＶ／ｃｍであり、Ｓiの降伏電界である３００ｋＶ
／ｃｍよりも低い。このため、ＥＳＤ保護素子をＧeあ
るいはシリコンゲルマニウム（ＳiＧe）の領域に形成す
れば、Ｓiを主成分とした領域に形成する場合よりも降
伏電界が下がる分、ＥＳＤ耐性の向上が期待できる。
【００２６】厳密に言えば、ドレイン，ソース領域で対
向するそれぞれの端縁部がＧeあるいはＳiＧeの領域と
ＰＮ接合を有するようにＥＳＤ保護素子を形成すれば、
従来よりＥＳＤ耐性の向上が期待できる。なぜならば、
サージ電圧が印加した時に上記端縁部に電界集中が生じ
るからである。
向するそれぞれの端縁部がＧeあるいはＳiＧeの領域と
ＰＮ接合を有するようにＥＳＤ保護素子を形成すれば、
従来よりＥＳＤ耐性の向上が期待できる。なぜならば、
サージ電圧が印加した時に上記端縁部に電界集中が生じ
るからである。
【００２７】なお、Ｓi基板上にＧeあるいはＳiＧeを主
成分とした領域を形成する方法としては、Ｓi基板にＧe
を注入したり、ＳiＧe（さらにはＧe）をエピタキシャ
ル成長させたりすることが考えられる。
成分とした領域を形成する方法としては、Ｓi基板にＧe
を注入したり、ＳiＧe（さらにはＧe）をエピタキシャ
ル成長させたりすることが考えられる。
【００２８】＜＜実施の形態１＞＞ ＜構造＞図１はこの発明の実施の形態１である保護用Ｍ
ＯＳトランジスタの構造を示す断面図である。同図に示
すように、Ｐ型のＳi基板１の上層部に選択的にＰウェ
ル領域１０が形成される（図１では全面に形成されてい
るが、実際にはＳi基板１の上層部の一部に形成されて
いる）。Ｐウェル領域１０は、Ｓiを主成分としたＳi−
Ｐウェル領域２とＳiＧeを主成分としたＳiＧe−Ｐウェ
ル領域３とから構成され、ＳiＧe−Ｐウェル領域３はＳ
i−Ｐウェル領域２上に形成される。
ＯＳトランジスタの構造を示す断面図である。同図に示
すように、Ｐ型のＳi基板１の上層部に選択的にＰウェ
ル領域１０が形成される（図１では全面に形成されてい
るが、実際にはＳi基板１の上層部の一部に形成されて
いる）。Ｐウェル領域１０は、Ｓiを主成分としたＳi−
Ｐウェル領域２とＳiＧeを主成分としたＳiＧe−Ｐウェ
ル領域３とから構成され、ＳiＧe−Ｐウェル領域３はＳ
i−Ｐウェル領域２上に形成される。
【００２９】ＳiＧe−Ｐウェル領域３の表面に選択的に
ドレイン領域４及びソース領域５が形成され、ドレイン
領域４，ソース領域５間のＳiＧe−Ｐウェル領域３上に
ゲート酸化膜６が形成され、ゲート酸化膜６上にゲート
電極となるゲートポリシリコン層７が形成され、ゲート
ポリシリコン層７上に酸化膜８が形成され、ゲート酸化
膜６，ゲートポリシリコン層７及び酸化膜８に隣接して
ドレイン領域４，ソース領域５の一部上にサイドウォー
ル９が形成される。
ドレイン領域４及びソース領域５が形成され、ドレイン
領域４，ソース領域５間のＳiＧe−Ｐウェル領域３上に
ゲート酸化膜６が形成され、ゲート酸化膜６上にゲート
電極となるゲートポリシリコン層７が形成され、ゲート
ポリシリコン層７上に酸化膜８が形成され、ゲート酸化
膜６，ゲートポリシリコン層７及び酸化膜８に隣接して
ドレイン領域４，ソース領域５の一部上にサイドウォー
ル９が形成される。
【００３０】そして、ＳiＧe−Ｐウェル領域３、ドレイ
ン領域４、ソース領域５、ゲート酸化膜６及びゲートポ
リシリコン層７からなる保護用ＭＯＳトランジスタが形
成される。一方、図示していないが、内部回路用のＭＯ
ＳトランジスタはＳi基板１に直接あるいはＳiを主成分
としたウェル領域上に形成される。したがって、内部回
路用のＭＯＳトランジスタの動作特性が劣化することは
ない。
ン領域４、ソース領域５、ゲート酸化膜６及びゲートポ
リシリコン層７からなる保護用ＭＯＳトランジスタが形
成される。一方、図示していないが、内部回路用のＭＯ
ＳトランジスタはＳi基板１に直接あるいはＳiを主成分
としたウェル領域上に形成される。したがって、内部回
路用のＭＯＳトランジスタの動作特性が劣化することは
ない。
【００３１】このような構造の実施の形態１の保護用Ｍ
ＯＳトランジスタはＳiＧe領域上に形成されるため、Ｐ
型のＳi領域上に形成する内部回路用のＭＯＳトランジ
スタに比べて、ソース／ドレインの接合耐圧が低くな
る。
ＯＳトランジスタはＳiＧe領域上に形成されるため、Ｐ
型のＳi領域上に形成する内部回路用のＭＯＳトランジ
スタに比べて、ソース／ドレインの接合耐圧が低くな
る。
【００３２】図２はＥＳＤが生じた時の保護用ＭＯＳト
ランジスタの放電動作のシミュレーション結果を示すグ
ラフであり、縦軸がドレイン電流Ｉｄ、横軸が時間経過
を示している。同図に示すように、最初に大きな電流量
のドレイン電流Ｉｄが流れ、以降、そのドレイン電流Ｉ
ｄの電流量は時間とともに減少する。
ランジスタの放電動作のシミュレーション結果を示すグ
ラフであり、縦軸がドレイン電流Ｉｄ、横軸が時間経過
を示している。同図に示すように、最初に大きな電流量
のドレイン電流Ｉｄが流れ、以降、そのドレイン電流Ｉ
ｄの電流量は時間とともに減少する。
【００３３】図３は保護用ＭＯＳトランジスタと内部回
路用のＭＯＳトランジスタそれぞれにおいてＥＳＤが生
じたときの放電動作のシミュレーション結果を示すグラ
フであり、縦軸がドレイン電流Ｉｄ、横軸がドレイン電
圧Ｖｄを示している。同図において、Ｌ１（破線）は保
護用ＭＯＳトランジスタの場合、Ｌ２（実線）は内部回
路用のＭＯＳトランジスタの場合をそれぞれ示してい
る。
路用のＭＯＳトランジスタそれぞれにおいてＥＳＤが生
じたときの放電動作のシミュレーション結果を示すグラ
フであり、縦軸がドレイン電流Ｉｄ、横軸がドレイン電
圧Ｖｄを示している。同図において、Ｌ１（破線）は保
護用ＭＯＳトランジスタの場合、Ｌ２（実線）は内部回
路用のＭＯＳトランジスタの場合をそれぞれ示してい
る。
【００３４】図３において、保護用ＭＯＳトランジス
タ、内部回路用のＭＯＳトランジスタ共に、が降伏電
圧ＶＢＤ１（ＶＢＤ２）に達するまでの振る舞い、が
降伏してピーク電流が流れるまでの振る舞い、がピー
ク電流が流れた後の振る舞いを示している。
タ、内部回路用のＭＯＳトランジスタ共に、が降伏電
圧ＶＢＤ１（ＶＢＤ２）に達するまでの振る舞い、が
降伏してピーク電流が流れるまでの振る舞い、がピー
ク電流が流れた後の振る舞いを示している。
【００３５】図３に示すように、内部回路用のＭＯＳト
ランジスタの降伏電圧ＶＢＤ２よりも保護用ＭＯＳトラ
ンジスタの降伏電圧ＶＢＤ１の方が低いことがわかる。
ランジスタの降伏電圧ＶＢＤ２よりも保護用ＭＯＳトラ
ンジスタの降伏電圧ＶＢＤ１の方が低いことがわかる。
【００３６】図４は図３で示した保護用ＭＯＳトランジ
スタ及び内部回路用のＭＯＳトランジスタの動作時の経
時温度変化を示すグラフであり、縦軸が温度であり、横
軸が時間経過を示している。また、図４において、Ｌ１
１（破線）は保護用ＭＯＳトランジスタの場合、Ｌ１２
（実線）は内部回路用のＭＯＳトランジスタの場合をそ
れぞれ示している。
スタ及び内部回路用のＭＯＳトランジスタの動作時の経
時温度変化を示すグラフであり、縦軸が温度であり、横
軸が時間経過を示している。また、図４において、Ｌ１
１（破線）は保護用ＭＯＳトランジスタの場合、Ｌ１２
（実線）は内部回路用のＭＯＳトランジスタの場合をそ
れぞれ示している。
【００３７】図４に示すように、保護用ＭＯＳトランジ
スタの降伏電圧ＶＢＤ１方が、内部回路用のＭＯＳトラ
ンジスタに比べて降伏電圧ＶＢＤ２より低い分、温度上
昇を抑えていることがわかる。保護用ＭＯＳトランジス
タは、温度上昇を内部回路用のＭＯＳトランジスタより
も抑えることにより、熱破壊が生じにくくなる分、ＥＳ
Ｄ耐性は向上する。
スタの降伏電圧ＶＢＤ１方が、内部回路用のＭＯＳトラ
ンジスタに比べて降伏電圧ＶＢＤ２より低い分、温度上
昇を抑えていることがわかる。保護用ＭＯＳトランジス
タは、温度上昇を内部回路用のＭＯＳトランジスタより
も抑えることにより、熱破壊が生じにくくなる分、ＥＳ
Ｄ耐性は向上する。
【００３８】このように、実施の形態１の保護用ＭＯＳ
トランジスタのドレイン，ソース領域４，５は、Ｓi基
板１の上層部に設けられＳiＧe−Ｐウェル領域３（ＥＳ
Ｄ保護用半導体領域）内に形成されるため、内部回路用
のＭＯＳトランジスタの性能を劣化させることなく良好
なＥＳＤ耐性を得ることができる。
トランジスタのドレイン，ソース領域４，５は、Ｓi基
板１の上層部に設けられＳiＧe−Ｐウェル領域３（ＥＳ
Ｄ保護用半導体領域）内に形成されるため、内部回路用
のＭＯＳトランジスタの性能を劣化させることなく良好
なＥＳＤ耐性を得ることができる。
【００３９】＜製造方法＞図５〜図８は、図１で示した
実施の形態１の保護用ＭＯＳトランジスタの製造方法を
示す断面図である。以下、これらの図を参照してその製
造処理プロセスを説明する。
実施の形態１の保護用ＭＯＳトランジスタの製造方法を
示す断面図である。以下、これらの図を参照してその製
造処理プロセスを説明する。
【００４０】まず、図５に示すように、Ｓi基板１にＧe
をエネルギー１００ｋｅＶ、注入量１×１０14ｃｍ-2で
イオン注入してＳi基板１の上層部に、ＳiＧeを主成分
としたＳiＧe層１１を形成する。なお、上記注入エネル
ギーは最終的に形成されるＭＯＳトランジスタのソー
ス，ドレイン領域よりもＳiＧe層１１が深くなるように
設定される。また、上記注入量はＳiＧe層１１に形成さ
れるＭＯＳトランジスタの降伏電圧がＳi基板１あるい
はＳiのウェル領域に形成されるＭＯＳトランジスタの
降伏電圧よりも十分小さくなるように設定される。
をエネルギー１００ｋｅＶ、注入量１×１０14ｃｍ-2で
イオン注入してＳi基板１の上層部に、ＳiＧeを主成分
としたＳiＧe層１１を形成する。なお、上記注入エネル
ギーは最終的に形成されるＭＯＳトランジスタのソー
ス，ドレイン領域よりもＳiＧe層１１が深くなるように
設定される。また、上記注入量はＳiＧe層１１に形成さ
れるＭＯＳトランジスタの降伏電圧がＳi基板１あるい
はＳiのウェル領域に形成されるＭＯＳトランジスタの
降伏電圧よりも十分小さくなるように設定される。
【００４１】次に、図６に示すように、硼素（Ｂ）を注
入エネルギー１２０ｋｅＶ、注入量１×１０12ｃｍ-2で
イオン注入（第１のイオン注入）し、注入エネルギー７
０ｋｅＶ、注入量１×１０13ｃｍ-2でイオン注入（第２
のイオン注入）してＰウェル領域１０を形成する。Ｐウ
ェル領域１０において、Ｓiを主成分とした領域がＳi−
Ｐウェル領域２となり、ＳiＧeを主成分とした領域がＳ
iＧe−Ｐウェル領域３となる。
入エネルギー１２０ｋｅＶ、注入量１×１０12ｃｍ-2で
イオン注入（第１のイオン注入）し、注入エネルギー７
０ｋｅＶ、注入量１×１０13ｃｍ-2でイオン注入（第２
のイオン注入）してＰウェル領域１０を形成する。Ｐウ
ェル領域１０において、Ｓiを主成分とした領域がＳi−
Ｐウェル領域２となり、ＳiＧeを主成分とした領域がＳ
iＧe−Ｐウェル領域３となる。
【００４２】第１のイオン注入は主としてＰウェル領域
１０の下層部のＰ型の不純物濃度を高めてＭＯＳトラン
ジスタのパンチスルー現象防止することを目的とし、第
２のイオン注入はＰウェル領域１０の上層部のＰ型の不
純物濃度を高めて閾値電圧を調整することを目的として
いる。
１０の下層部のＰ型の不純物濃度を高めてＭＯＳトラン
ジスタのパンチスルー現象防止することを目的とし、第
２のイオン注入はＰウェル領域１０の上層部のＰ型の不
純物濃度を高めて閾値電圧を調整することを目的として
いる。
【００４３】次に、図７に示すように、ＳiＧe−Ｐウェ
ル領域３上に選択的にゲート酸化膜６を形成し、さらに
ゲート酸化膜６上にゲート電極となるゲートポリシリコ
ン層７を形成する。そして、全面に酸化膜を形成した
後、ゲートポリシリコン層７上の酸化膜のみを残して酸
化膜８を得る。そして、酸化膜８（ゲート酸化膜６，ゲ
ートポリシリコン層７）をマスクとして燐（Ｐ）を注入
エネルギー３０ｋｅＶ、注入量２×１０13ｃｍ-2でイオ
ン注入してＳiＧe−Ｐウェル領域３の表面内にドレイン
領域４Ａ，ソース領域５Ａを形成する。
ル領域３上に選択的にゲート酸化膜６を形成し、さらに
ゲート酸化膜６上にゲート電極となるゲートポリシリコ
ン層７を形成する。そして、全面に酸化膜を形成した
後、ゲートポリシリコン層７上の酸化膜のみを残して酸
化膜８を得る。そして、酸化膜８（ゲート酸化膜６，ゲ
ートポリシリコン層７）をマスクとして燐（Ｐ）を注入
エネルギー３０ｋｅＶ、注入量２×１０13ｃｍ-2でイオ
ン注入してＳiＧe−Ｐウェル領域３の表面内にドレイン
領域４Ａ，ソース領域５Ａを形成する。
【００４４】そして、図８に示すように、ゲート酸化膜
６，ゲートポリシリコン層７及び酸化膜８の側面に酸化
膜からなるサイドウォール９を形成した後、酸化膜８，
サイドウォール９をマスクとして、砒素（Ａs）を注入
エネルギー３０ｋｅＶ、注入量１×１０15ｃｍ-2でイオ
ン注入して、その後、８２０℃，１５分の熱処理を行っ
て、２重拡散よりなるドレイン領域４及びソース領域５
を形成して図１で示した構造の保護用ＭＯＳトランジス
タを得る。
６，ゲートポリシリコン層７及び酸化膜８の側面に酸化
膜からなるサイドウォール９を形成した後、酸化膜８，
サイドウォール９をマスクとして、砒素（Ａs）を注入
エネルギー３０ｋｅＶ、注入量１×１０15ｃｍ-2でイオ
ン注入して、その後、８２０℃，１５分の熱処理を行っ
て、２重拡散よりなるドレイン領域４及びソース領域５
を形成して図１で示した構造の保護用ＭＯＳトランジス
タを得る。
【００４５】このように、イオン注入によってＳi基板
１上にＥＳＤ耐性の優れた保護用ＭＯＳトランジスタを
製造することができる。
１上にＥＳＤ耐性の優れた保護用ＭＯＳトランジスタを
製造することができる。
【００４６】＜＜実施の形態２＞＞ ＜構造＞図９はこの発明の実施の形態２である保護用Ｍ
ＯＳトランジスタの構造を示す断面図である。同図に示
すように、Ｐ型のＳi基板１の上層部に選択的にＰウェ
ル領域２０が形成される（図９では全面に形成されてい
るが、実際にはＳi基板１の上層部の一部に形成されて
いる）。Ｐウェル領域２０は、Ｓiを主成分としたＳi−
Ｐウェル領域１２とＳiＧeを主成分としたＳiＧe−Ｐウ
ェル領域１３とから構成され、ＳiＧe−Ｐウェル領域１
３はＳi−Ｐウェル領域１２の上層部に埋め込まれて形
成される。
ＯＳトランジスタの構造を示す断面図である。同図に示
すように、Ｐ型のＳi基板１の上層部に選択的にＰウェ
ル領域２０が形成される（図９では全面に形成されてい
るが、実際にはＳi基板１の上層部の一部に形成されて
いる）。Ｐウェル領域２０は、Ｓiを主成分としたＳi−
Ｐウェル領域１２とＳiＧeを主成分としたＳiＧe−Ｐウ
ェル領域１３とから構成され、ＳiＧe−Ｐウェル領域１
３はＳi−Ｐウェル領域１２の上層部に埋め込まれて形
成される。
【００４７】Ｓi−Ｐウェル領域１２，ＳiＧe−Ｐウェ
ル領域１３の表面に選択的にドレイン領域４及びソース
領域５が形成される。このとき、ドレイン領域４，ソー
ス領域５間で対向するそれぞれの端縁部４Ｅ，５Ｅがそ
れぞれＳiＧe−Ｐウェル領域１３内に形成されるように
する。
ル領域１３の表面に選択的にドレイン領域４及びソース
領域５が形成される。このとき、ドレイン領域４，ソー
ス領域５間で対向するそれぞれの端縁部４Ｅ，５Ｅがそ
れぞれＳiＧe−Ｐウェル領域１３内に形成されるように
する。
【００４８】そして、ドレイン領域４，ソース領域５間
のＳiＧe−Ｐウェル領域１３上にゲート酸化膜６が形成
され、ゲート酸化膜６上にゲート電極となるゲートポリ
シリコン層７が形成され、ゲートポリシリコン層７上に
酸化膜８が形成され、ゲート酸化膜６、ゲートポリシリ
コン層７及び酸化膜８に隣接してドレイン領域４，ソー
ス領域５の一部上にサイドウォール９が形成される。
のＳiＧe−Ｐウェル領域１３上にゲート酸化膜６が形成
され、ゲート酸化膜６上にゲート電極となるゲートポリ
シリコン層７が形成され、ゲートポリシリコン層７上に
酸化膜８が形成され、ゲート酸化膜６、ゲートポリシリ
コン層７及び酸化膜８に隣接してドレイン領域４，ソー
ス領域５の一部上にサイドウォール９が形成される。
【００４９】そして、ＳiＧe−Ｐウェル領域１３、ドレ
イン領域４、ソース領域５、ゲート酸化膜６及びゲート
ポリシリコン層７からなる保護用ＭＯＳトランジスタが
形成される。一方、図示していないが、内部回路用のＭ
ＯＳトランジスタはＳi基板１等、Ｓiを主成分とした領
域上に形成される。
イン領域４、ソース領域５、ゲート酸化膜６及びゲート
ポリシリコン層７からなる保護用ＭＯＳトランジスタが
形成される。一方、図示していないが、内部回路用のＭ
ＯＳトランジスタはＳi基板１等、Ｓiを主成分とした領
域上に形成される。
【００５０】このように、実施の形態２の保護用ＭＯＳ
トランジスタのドレイン，ソース領域４，５のうち、ド
レイン領域４，５間で対向するそれぞれの端縁部４Ｅ，
５ＥはＳiＧe−Ｐウェル領域１３（ＥＳＤ保護用半導体
領域）内に形成されるため、実施の形態１と同様、内部
回路用のＭＯＳトランジスタの性能を劣化させることな
く良好なＥＳＤ耐性を得ることができる。
トランジスタのドレイン，ソース領域４，５のうち、ド
レイン領域４，５間で対向するそれぞれの端縁部４Ｅ，
５ＥはＳiＧe−Ｐウェル領域１３（ＥＳＤ保護用半導体
領域）内に形成されるため、実施の形態１と同様、内部
回路用のＭＯＳトランジスタの性能を劣化させることな
く良好なＥＳＤ耐性を得ることができる。
【００５１】＜製造方法＞図１０〜図１３は、図９で示
した実施の形態２の保護用ＭＯＳトランジスタの製造方
法を示す断面図である。以下、これらの図を参照してそ
の製造処理プロセスを説明する。
した実施の形態２の保護用ＭＯＳトランジスタの製造方
法を示す断面図である。以下、これらの図を参照してそ
の製造処理プロセスを説明する。
【００５２】まず、図１０に示すように、Ｓi基板１の
上層部を選択的にエッチングして溝を形成した後、溝の
周辺のＳi基板１からＳiＧeをエピタキシャル成長させ
て溝内に、ＳiＧeを主成分とするＳiＧe層２１を形成す
る。エピタキシャル成長法としては、ＭＢＥ（moleclar
beam epitaxy）法、ＣＶＤ（chemical vapor depotio
n）法等が考えられる。
上層部を選択的にエッチングして溝を形成した後、溝の
周辺のＳi基板１からＳiＧeをエピタキシャル成長させ
て溝内に、ＳiＧeを主成分とするＳiＧe層２１を形成す
る。エピタキシャル成長法としては、ＭＢＥ（moleclar
beam epitaxy）法、ＣＶＤ（chemical vapor depotio
n）法等が考えられる。
【００５３】次に、図１１に示すように、実施の形態１
の製造方法の図６の工程と同様に、ボロンを２回イオン
注入してＰウェル領域２０を形成する。Ｐウェル領域２
０のうち、Ｓiを主成分とした領域（Ｓi基板１）がＳi
−Ｐウェル領域１２となり、ＳiＧeを主成分とした領域
（ＳiＧe層２１）がＳiＧe−Ｐウェル領域１３となる。
の製造方法の図６の工程と同様に、ボロンを２回イオン
注入してＰウェル領域２０を形成する。Ｐウェル領域２
０のうち、Ｓiを主成分とした領域（Ｓi基板１）がＳi
−Ｐウェル領域１２となり、ＳiＧeを主成分とした領域
（ＳiＧe層２１）がＳiＧe−Ｐウェル領域１３となる。
【００５４】以下、図１２及び図１３に示すように、製
造方法の図７及び図８で示した工程と同じ内容の工程を
経て、実施の形態２の保護用ＭＯＳトランジスタを製造
する。
造方法の図７及び図８で示した工程と同じ内容の工程を
経て、実施の形態２の保護用ＭＯＳトランジスタを製造
する。
【００５５】＜変形例＞ ＜構造＞図１４は実施の形態２の変形例である保護用Ｍ
ＯＳトランジスタを示す断面図である。同図に示すよう
に、Ｓi基板１の上層部にＰウェル領域１６が形成さ
れ、Ｐウェル領域１６は、Ｓiを主成分としたＳi−Ｐウ
ェル領域１２とＳiＧeを主成分としたＳiＧe領域１４と
Ｇeを主成分とした１５，Ｇe−Ｐウェル領域１５とから
構成され、Ｇe−Ｐウェル領域１５はＳi−Ｐウェル領域
１２の上層部にＳiＧe領域１４を介して埋め込まれて形
成される。
ＯＳトランジスタを示す断面図である。同図に示すよう
に、Ｓi基板１の上層部にＰウェル領域１６が形成さ
れ、Ｐウェル領域１６は、Ｓiを主成分としたＳi−Ｐウ
ェル領域１２とＳiＧeを主成分としたＳiＧe領域１４と
Ｇeを主成分とした１５，Ｇe−Ｐウェル領域１５とから
構成され、Ｇe−Ｐウェル領域１５はＳi−Ｐウェル領域
１２の上層部にＳiＧe領域１４を介して埋め込まれて形
成される。
【００５６】Ｓi−Ｐウェル領域１２，ＳiＧe領域１４
及びＧe−Ｐウェル領域１５の表面に選択的にドレイン
領域４及びソース領域５が形成される。このとき、ドレ
イン領域４，ソース領域５間で対向するそれぞれの端縁
部４Ｅ，５ＥがそれぞれＧe−Ｐウェル領域１５内に形
成されるようにする。なお、他の構成は図９で示した構
造と同様である。
及びＧe−Ｐウェル領域１５の表面に選択的にドレイン
領域４及びソース領域５が形成される。このとき、ドレ
イン領域４，ソース領域５間で対向するそれぞれの端縁
部４Ｅ，５ＥがそれぞれＧe−Ｐウェル領域１５内に形
成されるようにする。なお、他の構成は図９で示した構
造と同様である。
【００５７】このように、実施の形態２の変形例の保護
用ＭＯＳトランジスタのドレイン，ソース領域４，５そ
れぞれの端縁部４Ｅ，５Ｅは、Ｇeを主成分とするＧe−
Ｐウェル領域１５内に形成されるため、ＳiＧeがＧeに
置き変わる分、図９で示した構造よりも良好なＥＳＤ耐
性を得ることができる。
用ＭＯＳトランジスタのドレイン，ソース領域４，５そ
れぞれの端縁部４Ｅ，５Ｅは、Ｇeを主成分とするＧe−
Ｐウェル領域１５内に形成されるため、ＳiＧeがＧeに
置き変わる分、図９で示した構造よりも良好なＥＳＤ耐
性を得ることができる。
【００５８】＜製造方法＞図１４で示した変形例の保護
用ＭＯＳトランジスタの製造方法は下記のようになる。
用ＭＯＳトランジスタの製造方法は下記のようになる。
【００５９】まず、Ｓi基板１の上層部を選択的にエッ
チングして溝を形成した後、溝の周辺のＳi基板１から
ＳiＧeをエピタキシャル成長させて溝の内周にそってＳ
iＧeを主成分とするＳiＧe領域を形成する。
チングして溝を形成した後、溝の周辺のＳi基板１から
ＳiＧeをエピタキシャル成長させて溝の内周にそってＳ
iＧeを主成分とするＳiＧe領域を形成する。
【００６０】そして、ＳiＧe領域からＧeをエピタキシ
ャル成長させて、ＳiＧe領域を含む溝内にＧe−ウェル
領域を形成する。
ャル成長させて、ＳiＧe領域を含む溝内にＧe−ウェル
領域を形成する。
【００６１】次に、図１１で示した工程と同様に、ボロ
ンを２回イオン注入してＰウェル領域１６を形成する。
Ｐウェル領域１６のうち、Ｓiを主成分とした領域（Ｓi
基板１）がＳi−Ｐウェル領域１２となり、ＳiＧeを主
成分とした領域がＳiＧe領域１４となり、Ｇeを主成分
とした領域がＧe−Ｐウェル領域１５となる。
ンを２回イオン注入してＰウェル領域１６を形成する。
Ｐウェル領域１６のうち、Ｓiを主成分とした領域（Ｓi
基板１）がＳi−Ｐウェル領域１２となり、ＳiＧeを主
成分とした領域がＳiＧe領域１４となり、Ｇeを主成分
とした領域がＧe−Ｐウェル領域１５となる。
【００６２】以下、図１２及び図１３に示した工程と同
じ内容の工程を経て、実施の形態２の変形例の保護用Ｍ
ＯＳトランジスタを製造する。
じ内容の工程を経て、実施の形態２の変形例の保護用Ｍ
ＯＳトランジスタを製造する。
【００６３】＜＜実施の形態３＞＞ ＜構造＞図１５はこの発明の実施の形態３である保護用
フィールドトランジスタの構造を示す断面図である。同
図に示すように、Ｐ型のＳi基板１の上層部に選択的に
Ｐウェル領域３０が形成される（図１５では全面に形成
されているが、実際にはＳi基板１の上層部の一部に形
成されている）。Ｐウェル領域３０は、Ｓiを主成分と
したＳi−Ｐウェル領域２２とＳiＧeを主成分としたＳi
Ｇe−Ｐウェル領域２３とから構成される。ＳiＧe−Ｐ
ウェル領域２３はＳi−Ｐウェル領域２２上に形成され
る。
フィールドトランジスタの構造を示す断面図である。同
図に示すように、Ｐ型のＳi基板１の上層部に選択的に
Ｐウェル領域３０が形成される（図１５では全面に形成
されているが、実際にはＳi基板１の上層部の一部に形
成されている）。Ｐウェル領域３０は、Ｓiを主成分と
したＳi−Ｐウェル領域２２とＳiＧeを主成分としたＳi
Ｇe−Ｐウェル領域２３とから構成される。ＳiＧe−Ｐ
ウェル領域２３はＳi−Ｐウェル領域２２上に形成され
る。
【００６４】ＳiＧe−Ｐウェル領域２３の表面内に一部
が埋め込まれ、一部がＳiＧe−Ｐウェル領域２３の表面
から突出してＬＯＣＯＳ酸化膜２６が形成される。
が埋め込まれ、一部がＳiＧe−Ｐウェル領域２３の表面
から突出してＬＯＣＯＳ酸化膜２６が形成される。
【００６５】各々がＬＯＣＯＳ酸化膜２６を挟んで、Ｓ
iＧe−Ｐウェル領域２３の表面内にドレイン領域２４及
びソース領域２５が形成される。
iＧe−Ｐウェル領域２３の表面内にドレイン領域２４及
びソース領域２５が形成される。
【００６６】そして、ＳiＧe−Ｐウェル領域２３、ドレ
イン領域２４、ソース領域２５及びＬＯＣＯＳ酸化膜２
６からなる保護用フィールドトランジスタが形成され
る。一方、図示していないが、内部回路用のフィールド
トランジスタはＳi基板１上に直接形成される。
イン領域２４、ソース領域２５及びＬＯＣＯＳ酸化膜２
６からなる保護用フィールドトランジスタが形成され
る。一方、図示していないが、内部回路用のフィールド
トランジスタはＳi基板１上に直接形成される。
【００６７】このような構造の実施の形態３の保護用フ
ィールドトランジスタのドレイン領域４及びソース領域
５は、ＳiＧe−Ｐウェル領域２３（ＥＳＤ保護用半導体
領域）内に形成されるため、内部回路用のフィールドト
ランジスタの性能を劣化させることなく良好なＥＳＤ耐
性を得ることができる。
ィールドトランジスタのドレイン領域４及びソース領域
５は、ＳiＧe−Ｐウェル領域２３（ＥＳＤ保護用半導体
領域）内に形成されるため、内部回路用のフィールドト
ランジスタの性能を劣化させることなく良好なＥＳＤ耐
性を得ることができる。
【００６８】＜製造方法＞図１６〜図１９は、図１５で
示した実施の形態３の保護用フィールドトランジスタの
製造方法を示す断面図である。以下、これらの図を参照
してその製造処理プロセスを説明する。
示した実施の形態３の保護用フィールドトランジスタの
製造方法を示す断面図である。以下、これらの図を参照
してその製造処理プロセスを説明する。
【００６９】まず、図１６に示すように、ＬＯＣＯＳ
（LOCal Oxidation of Silicon）法によって、Ｓi基板
１の表面内に一部が埋め込まれ、Ｓi基板１の表面から
一部が突出した、厚さ４０００オンク゛ストロームのＬＯＣＯＳ
酸化膜２６を形成した後、Ｇeをエネルギー１００ｋｅ
Ｖ、注入量１×１０14ｃｍ-2でイオン注入してＳi基板
１の上層部にＳiＧeを主成分としたＳiＧe層３１を形成
する。上記注入エネルギーは最終的に形成されるフィー
ルドトランジスタのソース，ドレイン領域よりもＳiＧe
層３１が深くなるように設定される。また、上記注入量
はＳiＧe層３１に形成されるフィールドトランジスタの
降伏電圧がＳi基板１に直接形成されるトランジスタの
降伏電圧よりも十分小さくなるように設定される。
（LOCal Oxidation of Silicon）法によって、Ｓi基板
１の表面内に一部が埋め込まれ、Ｓi基板１の表面から
一部が突出した、厚さ４０００オンク゛ストロームのＬＯＣＯＳ
酸化膜２６を形成した後、Ｇeをエネルギー１００ｋｅ
Ｖ、注入量１×１０14ｃｍ-2でイオン注入してＳi基板
１の上層部にＳiＧeを主成分としたＳiＧe層３１を形成
する。上記注入エネルギーは最終的に形成されるフィー
ルドトランジスタのソース，ドレイン領域よりもＳiＧe
層３１が深くなるように設定される。また、上記注入量
はＳiＧe層３１に形成されるフィールドトランジスタの
降伏電圧がＳi基板１に直接形成されるトランジスタの
降伏電圧よりも十分小さくなるように設定される。
【００７０】次に、図１７に示すように、硼素（Ｂ）を
注入エネルギー１２０ｋｅＶ、注入量１×１０12ｃｍ-2
と、注入エネルギー７０ｋｅＶ、注入量１×１０13ｃｍ
-2でそれぞれイオン注入して、Ｐウェル領域３０を形成
する。Ｐウェル領域３０のうち、Ｓiを主成分とした領
域がＳi−Ｐウェル領域２２となり、ＳiＧeを主成分と
した領域がＳiＧe−Ｐウェル領域２３となる。これら
は、実施の形態１と同様、フィールドトランジスタのパ
ンチスルー現象防止と閾値電圧調整とを目的としてい
る。
注入エネルギー１２０ｋｅＶ、注入量１×１０12ｃｍ-2
と、注入エネルギー７０ｋｅＶ、注入量１×１０13ｃｍ
-2でそれぞれイオン注入して、Ｐウェル領域３０を形成
する。Ｐウェル領域３０のうち、Ｓiを主成分とした領
域がＳi−Ｐウェル領域２２となり、ＳiＧeを主成分と
した領域がＳiＧe−Ｐウェル領域２３となる。これら
は、実施の形態１と同様、フィールドトランジスタのパ
ンチスルー現象防止と閾値電圧調整とを目的としてい
る。
【００７１】次に、図１８に示すように、酸化膜８をマ
スクとして燐（Ｐ）を注入エネルギー３０ｋｅＶ、注入
量２×１０13ｃｍ-2でイオン注入してＳiＧe−Ｐウェル
領域２３の表面内にドレイン領域２４Ａ，ソース領域２
５Ａを形成する。ＬＯＣＯＳ酸化膜２６は膜厚が厚いた
め、燐（Ｐ）はＬＯＣＯＳ酸化膜２６下のＳiＧe−Ｐウ
ェル領域２３までは到達しない。
スクとして燐（Ｐ）を注入エネルギー３０ｋｅＶ、注入
量２×１０13ｃｍ-2でイオン注入してＳiＧe−Ｐウェル
領域２３の表面内にドレイン領域２４Ａ，ソース領域２
５Ａを形成する。ＬＯＣＯＳ酸化膜２６は膜厚が厚いた
め、燐（Ｐ）はＬＯＣＯＳ酸化膜２６下のＳiＧe−Ｐウ
ェル領域２３までは到達しない。
【００７２】そして、図１９に示すように、さらに、砒
素（Ａs）を注入エネルギー３０ｋｅＶ、注入量１×１
０15ｃｍ-2でイオン注入して、その後、８２０℃，１５
分の熱処理を行って、２重拡散よりなるドレイン領域２
４及びソース領域２５を形成して図１５で示した構造の
保護用フィールドトランジスタを得る。
素（Ａs）を注入エネルギー３０ｋｅＶ、注入量１×１
０15ｃｍ-2でイオン注入して、その後、８２０℃，１５
分の熱処理を行って、２重拡散よりなるドレイン領域２
４及びソース領域２５を形成して図１５で示した構造の
保護用フィールドトランジスタを得る。
【００７３】このように、イオン注入によってＳi基板
１上にＥＳＤ耐性の優れた保護用フィールドトランジス
タを製造することができる。
１上にＥＳＤ耐性の優れた保護用フィールドトランジス
タを製造することができる。
【００７４】＜＜実施の形態４＞＞ ＜構造＞図２０はこの発明の実施の形態４である保護用
ＭＯＳトランジスタの構造を示す断面図である。同図に
示すように、Ｐ型のＳi基板１の上層部に選択的にＰウ
ェル領域４０が形成される（図２０では全面に形成され
ているが、実際にはＳi基板１の上層部の一部に形成さ
れている）。Ｐウェル領域４０の上層部にＳi−Ｐウェ
ル領域４１Ａ，４１Ｂが互いに分離して形成される。
ＭＯＳトランジスタの構造を示す断面図である。同図に
示すように、Ｐ型のＳi基板１の上層部に選択的にＰウ
ェル領域４０が形成される（図２０では全面に形成され
ているが、実際にはＳi基板１の上層部の一部に形成さ
れている）。Ｐウェル領域４０の上層部にＳi−Ｐウェ
ル領域４１Ａ，４１Ｂが互いに分離して形成される。
【００７５】ＳiＧe−Ｐウェル領域４１Ａの表面に選択
的にドレイン領域４が形成され、ＳiＧe−Ｐウェル領域
４１Ｂの表面に選択的にソース領域５が形成され、ドレ
イン領域４，ソース領域５間のＰウェル領域４０（Ｓi
Ｇe−Ｐウェル領域４１Ａ，４１Ｂを含む）上にゲート
酸化膜６が形成され、ゲート酸化膜６上にゲート電極と
なるゲートポリシリコン層７が形成され、ゲートポリシ
リコン層７を覆ってドレイン領域４，ソース領域５の一
部上に酸化膜８が形成される。
的にドレイン領域４が形成され、ＳiＧe−Ｐウェル領域
４１Ｂの表面に選択的にソース領域５が形成され、ドレ
イン領域４，ソース領域５間のＰウェル領域４０（Ｓi
Ｇe−Ｐウェル領域４１Ａ，４１Ｂを含む）上にゲート
酸化膜６が形成され、ゲート酸化膜６上にゲート電極と
なるゲートポリシリコン層７が形成され、ゲートポリシ
リコン層７を覆ってドレイン領域４，ソース領域５の一
部上に酸化膜８が形成される。
【００７６】そして、Ｐウェル領域４０（ＳiＧe−Ｐウ
ェル領域４１Ａ，４１Ｂを含む）、ドレイン領域４、ソ
ース領域５、ゲート酸化膜６及びゲートポリシリコン層
７からなる保護用ＭＯＳトランジスタが形成される。一
方、図示していないが、内部回路用のＭＯＳトランジス
タはＳi基板１上に直接形成される。
ェル領域４１Ａ，４１Ｂを含む）、ドレイン領域４、ソ
ース領域５、ゲート酸化膜６及びゲートポリシリコン層
７からなる保護用ＭＯＳトランジスタが形成される。一
方、図示していないが、内部回路用のＭＯＳトランジス
タはＳi基板１上に直接形成される。
【００７７】このような構造の実施の形態４の保護用Ｍ
ＯＳトランジスタは、ドレイン領域４，ソース領域５は
それぞれＳiＧeを主成分としたＳiＧe−Ｐウェル領域４
１Ａ，４１Ｂ（ＥＳＤ保護用半導体領域）内に形成され
るため、Ｐ型のＳiを主成分とした領域に形成する内部
回路用のＭＯＳトランジスタに比べて、ソース／ドレイ
ンの接合耐圧が低くなる。
ＯＳトランジスタは、ドレイン領域４，ソース領域５は
それぞれＳiＧeを主成分としたＳiＧe−Ｐウェル領域４
１Ａ，４１Ｂ（ＥＳＤ保護用半導体領域）内に形成され
るため、Ｐ型のＳiを主成分とした領域に形成する内部
回路用のＭＯＳトランジスタに比べて、ソース／ドレイ
ンの接合耐圧が低くなる。
【００７８】したがって、実施の形態４の保護用ＭＯＳ
トランジスタは、実施の形態１及び実施の形態２と同
様、内部回路用のＭＯＳトランジスタの性能を劣化させ
ることなく良好なＥＳＤ耐性を得ることができる。
トランジスタは、実施の形態１及び実施の形態２と同
様、内部回路用のＭＯＳトランジスタの性能を劣化させ
ることなく良好なＥＳＤ耐性を得ることができる。
【００７９】加えて、分離形成されたＳiＧe−Ｐウェル
領域４１Ａ及びＳiＧe−Ｐウェル領域４１Ｂそれぞれ内
に、ドレイン領域４及びソース領域５の端縁部４Ｅ及び
５Ｅがそれぞれ形成されるようにしたため、ＳiＧeを主
成分とする領域を必要最小限に抑えることができる。
領域４１Ａ及びＳiＧe−Ｐウェル領域４１Ｂそれぞれ内
に、ドレイン領域４及びソース領域５の端縁部４Ｅ及び
５Ｅがそれぞれ形成されるようにしたため、ＳiＧeを主
成分とする領域を必要最小限に抑えることができる。
【００８０】＜製造方法＞図２１〜図２４は、図２０で
示した実施の形態４の保護用ＭＯＳトランジスタの製造
方法を示す断面図である。以下、これらの図を参照して
その製造処理プロセスを説明する。
示した実施の形態４の保護用ＭＯＳトランジスタの製造
方法を示す断面図である。以下、これらの図を参照して
その製造処理プロセスを説明する。
【００８１】まず、図２１に示すように、硼素（Ｂ）を
注入エネルギー１２０ｋｅＶ、注入量１×１０12ｃｍ-2
でイオン注入（第１のイオン注入）し、注入エネルギー
７０ｋｅＶ、注入量１×１０13ｃｍ-2でイオン注入（第
２のイオン注入）してＳi−Ｐウェル領域４０を形成す
る。
注入エネルギー１２０ｋｅＶ、注入量１×１０12ｃｍ-2
でイオン注入（第１のイオン注入）し、注入エネルギー
７０ｋｅＶ、注入量１×１０13ｃｍ-2でイオン注入（第
２のイオン注入）してＳi−Ｐウェル領域４０を形成す
る。
【００８２】第１のイオン注入は主としてＰウェル領域
４０の下層部のＰ型の不純物濃度を高めてＭＯＳトラン
ジスタのパンチスルー現象防止することを目的とし、第
２のイオン注入はＰウェル領域４０の上層部のＰ型の不
純物濃度を高めて閾値電圧を調整することを目的として
いる。
４０の下層部のＰ型の不純物濃度を高めてＭＯＳトラン
ジスタのパンチスルー現象防止することを目的とし、第
２のイオン注入はＰウェル領域４０の上層部のＰ型の不
純物濃度を高めて閾値電圧を調整することを目的として
いる。
【００８３】次に、図２２に示すように、Ｐウェル領域
４０上に選択的にゲート酸化膜６を形成し、さらにゲー
ト酸化膜６上にゲート電極となるゲートポリシリコン層
７を形成する。そして、全面に酸化膜を形成した後、ゲ
ートポリシリコン層７上の酸化膜のみを残して酸化膜８
を得る。そして、Ｐウェル領域４０にＧeをエネルギー
１００ｋｅＶ、注入量１×１０14ｃｍ-2で、上方から斜
め回転イオン注入してＰウェル領域４０の上層部にＳi
Ｇe−Ｐウェル領域４１Ａ，４１Ｂを形成する。したが
って、ＳiＧe−Ｐウェル領域４１Ａ，４１Ｂは互いに分
離形成されるとともに、それぞれの一部がゲート酸化膜
６下にも形成される。
４０上に選択的にゲート酸化膜６を形成し、さらにゲー
ト酸化膜６上にゲート電極となるゲートポリシリコン層
７を形成する。そして、全面に酸化膜を形成した後、ゲ
ートポリシリコン層７上の酸化膜のみを残して酸化膜８
を得る。そして、Ｐウェル領域４０にＧeをエネルギー
１００ｋｅＶ、注入量１×１０14ｃｍ-2で、上方から斜
め回転イオン注入してＰウェル領域４０の上層部にＳi
Ｇe−Ｐウェル領域４１Ａ，４１Ｂを形成する。したが
って、ＳiＧe−Ｐウェル領域４１Ａ，４１Ｂは互いに分
離形成されるとともに、それぞれの一部がゲート酸化膜
６下にも形成される。
【００８４】上記注入エネルギーは最終的に形成される
ＭＯＳトランジスタのソース，ドレイン領域よりもＳi
Ｇe−Ｐウェル領域４１Ａ，４１Ｂが深くなるように設
定される。また、上記注入量はＳiＧe−Ｐウェル領域４
１Ａ，４１Ｂ内にドレイン，ソースが形成されるＭＯＳ
トランジスタの降伏電圧がＳi基板１にドレイン，ソー
スが直接形成されるＭＯＳトランジスタの降伏電圧より
も十分小さくなるように設定される。
ＭＯＳトランジスタのソース，ドレイン領域よりもＳi
Ｇe−Ｐウェル領域４１Ａ，４１Ｂが深くなるように設
定される。また、上記注入量はＳiＧe−Ｐウェル領域４
１Ａ，４１Ｂ内にドレイン，ソースが形成されるＭＯＳ
トランジスタの降伏電圧がＳi基板１にドレイン，ソー
スが直接形成されるＭＯＳトランジスタの降伏電圧より
も十分小さくなるように設定される。
【００８５】次に、図２３に示すように、酸化膜８をマ
スクとして燐（Ｐ）を注入エネルギー３０ｋｅＶ、注入
量２×１０13ｃｍ-2で上方から垂直方向にイオン注入し
てＳiＧe−Ｐウェル領域４１Ａ及び４１Ｂの表面内にド
レイン領域４Ａ及びソース領域５Ａをそれぞれ形成す
る。
スクとして燐（Ｐ）を注入エネルギー３０ｋｅＶ、注入
量２×１０13ｃｍ-2で上方から垂直方向にイオン注入し
てＳiＧe−Ｐウェル領域４１Ａ及び４１Ｂの表面内にド
レイン領域４Ａ及びソース領域５Ａをそれぞれ形成す
る。
【００８６】そして、図２４に示すように、ゲート酸化
膜６，ゲートポリシリコン層７及び酸化膜８の側面に酸
化膜からなるサイドウォール９を形成した後、酸化膜
８，サイドウォール９をマスクとして、砒素（Ａs）を
注入エネルギー３０ｋｅＶ、注入量１×１０15ｃｍ-2で
上方から垂直にイオン注入して、その後、８２０℃，１
５分の熱処理を行って、２重拡散よりなるドレイン領域
４及びソース領域５を形成して図２０で示した構造の保
護用ＭＯＳトランジスタを製造する。
膜６，ゲートポリシリコン層７及び酸化膜８の側面に酸
化膜からなるサイドウォール９を形成した後、酸化膜
８，サイドウォール９をマスクとして、砒素（Ａs）を
注入エネルギー３０ｋｅＶ、注入量１×１０15ｃｍ-2で
上方から垂直にイオン注入して、その後、８２０℃，１
５分の熱処理を行って、２重拡散よりなるドレイン領域
４及びソース領域５を形成して図２０で示した構造の保
護用ＭＯＳトランジスタを製造する。
【００８７】このように、イオン注入によってＳi基板
１上にＥＳＤ耐性の優れた保護用ＭＯＳトランジスタを
製造することができる。
１上にＥＳＤ耐性の優れた保護用ＭＯＳトランジスタを
製造することができる。
【００８８】＜＜その他＞＞なお、上述した実施の形態
では、Ｓi基板上にＳiＧeあるいはＧeからなるＥＳＤ保
護用半導体領域を形成した例を示したが、基板の主成分
となる第１の材質よりも降伏電界の小さい第２の材質で
上述した構造のＥＳＤ保護用半導体領域を有するＥＳＤ
保護素子すべてに本発明は勿論適用可能である。
では、Ｓi基板上にＳiＧeあるいはＧeからなるＥＳＤ保
護用半導体領域を形成した例を示したが、基板の主成分
となる第１の材質よりも降伏電界の小さい第２の材質で
上述した構造のＥＳＤ保護用半導体領域を有するＥＳＤ
保護素子すべてに本発明は勿論適用可能である。
【００８９】
【発明の効果】以上説明したように、この発明における
請求項１記載のＥＳＤ保護素子において、第１，第２の
半導体領域間で対向する第１及び第２の端縁部との接合
近傍領域を少なくとも含む半導体基板の領域にＥＳＤ保
護用半導体領域を形成し、このＥＳＤ保護用半導体領域
は半導体基板の主成分である第１の材質よりも降伏電界
の小さい第２の材質を主成分としている。
請求項１記載のＥＳＤ保護素子において、第１，第２の
半導体領域間で対向する第１及び第２の端縁部との接合
近傍領域を少なくとも含む半導体基板の領域にＥＳＤ保
護用半導体領域を形成し、このＥＳＤ保護用半導体領域
は半導体基板の主成分である第１の材質よりも降伏電界
の小さい第２の材質を主成分としている。
【００９０】したがって、ＥＳＤ（静電気放電）が生じ
て入出力端子を介して第１あるいは第２の半導体領域に
サージ電圧が印加された場合に、ＥＳＤ保護用半導体領
域が第１の材質を主成分とする場合よりも低い電圧でＥ
ＳＤ保護素子のＰＮ接合部は降伏してサージ電圧を放電
する。
て入出力端子を介して第１あるいは第２の半導体領域に
サージ電圧が印加された場合に、ＥＳＤ保護用半導体領
域が第１の材質を主成分とする場合よりも低い電圧でＥ
ＳＤ保護素子のＰＮ接合部は降伏してサージ電圧を放電
する。
【００９１】その結果、ＥＳＤが生じた場合の温度上昇
を低く抑えることにより、熱破壊されにくいＥＳＤ耐性
が優れたＥＳＤ保護素子を得ることができる。
を低く抑えることにより、熱破壊されにくいＥＳＤ耐性
が優れたＥＳＤ保護素子を得ることができる。
【００９２】また、通常動作時に使用する素子は、第１
の材質を主成分とする半導体基板内に形成することによ
り、動作特性を劣化させることはなく形成することがで
きる。
の材質を主成分とする半導体基板内に形成することによ
り、動作特性を劣化させることはなく形成することがで
きる。
【００９３】また、請求項２記載のＥＳＤ保護素子は、
第１，第２の半導体領域間の半導体基板上に形成された
絶縁膜と絶縁膜上に形成されたゲート電極とをさらに備
えている。したがって、例えば、第１の半導体領域を入
出力端子に接続し、ゲート電極及び第２の半導体領域と
の電位設定を通常はオンしないように設定することによ
り、通常時に入出力端子に接続される他の素子に悪影響
を与えないＭＯＳトランジスタ構造のＥＳＤ保護素子を
得ることができる。
第１，第２の半導体領域間の半導体基板上に形成された
絶縁膜と絶縁膜上に形成されたゲート電極とをさらに備
えている。したがって、例えば、第１の半導体領域を入
出力端子に接続し、ゲート電極及び第２の半導体領域と
の電位設定を通常はオンしないように設定することによ
り、通常時に入出力端子に接続される他の素子に悪影響
を与えないＭＯＳトランジスタ構造のＥＳＤ保護素子を
得ることができる。
【００９４】また、請求項３記載のＥＳＤ保護素子は、
第１及び第２の半導体領域間の半導体基板上に一部が突
出し、他の一部が半導体基板の表面内に埋め込まれて形
成される絶縁分離領域をさらに備えることにより、第１
あるいは第２の半導体領域を入出力端子に接続すること
により、通常時は必ずオフし入出力端子に接続される他
の素子に悪影響を与えないフィールドトランジスタ構造
のＥＳＤ保護素子を得ることができる。
第１及び第２の半導体領域間の半導体基板上に一部が突
出し、他の一部が半導体基板の表面内に埋め込まれて形
成される絶縁分離領域をさらに備えることにより、第１
あるいは第２の半導体領域を入出力端子に接続すること
により、通常時は必ずオフし入出力端子に接続される他
の素子に悪影響を与えないフィールドトランジスタ構造
のＥＳＤ保護素子を得ることができる。
【００９５】また、請求項４記載のＥＳＤ保護素子にお
いて、ＥＳＤ保護用半導体領域は、半導体基板の上層部
に選択的に形成されるため、例えば、半導体基板上方か
ら第１の材質より降伏電界の小さい所定の材質のイオン
を注入する等により、第１の材質と所定の材質との混合
物からなる第２の材質を主成分としたＥＳＤ保護素子を
比較的簡単に形成することができる。
いて、ＥＳＤ保護用半導体領域は、半導体基板の上層部
に選択的に形成されるため、例えば、半導体基板上方か
ら第１の材質より降伏電界の小さい所定の材質のイオン
を注入する等により、第１の材質と所定の材質との混合
物からなる第２の材質を主成分としたＥＳＤ保護素子を
比較的簡単に形成することができる。
【００９６】また、請求項５記載のＥＳＤ保護素子にお
いて、ＥＳＤ保護用半導体領域は、第１の端縁部を内部
に有する第１のＥＳＤ用部分半導体領域と第２の端縁部
を内部に有する第２のＥＳＤ用部分半導体領域とを含む
ため、ＥＳＤ保護用半導体領域の形成領域を必要最小限
に抑えながらＥＳＤ耐性の優れたＥＳＤ保護素子を得る
ことができる。
いて、ＥＳＤ保護用半導体領域は、第１の端縁部を内部
に有する第１のＥＳＤ用部分半導体領域と第２の端縁部
を内部に有する第２のＥＳＤ用部分半導体領域とを含む
ため、ＥＳＤ保護用半導体領域の形成領域を必要最小限
に抑えながらＥＳＤ耐性の優れたＥＳＤ保護素子を得る
ことができる。
【００９７】また、請求項６記載のＥＳＤ保護素子は、
半導体基板とＥＳＤ保護用半導体領域との間に介挿さ
れ、主成分が所定の材質からなる予備半導体領域をさら
に含み、所定の材質は第１の材質と第２の材質との混合
物を含んでいる。
半導体基板とＥＳＤ保護用半導体領域との間に介挿さ
れ、主成分が所定の材質からなる予備半導体領域をさら
に含み、所定の材質は第１の材質と第２の材質との混合
物を含んでいる。
【００９８】上記構造は、例えば、半導体基板から所定
の材質（第１の材質と第２の材質との混合物）をエピタ
キシャル成長させて所定の材質を主成分とした予備半導
体領域を形成した後、予備半導体領域から第２の材質を
エピタキシャル成長させて第２の材質を主成分としたＥ
ＳＤ保護用半導体領域を形成することができる。
の材質（第１の材質と第２の材質との混合物）をエピタ
キシャル成長させて所定の材質を主成分とした予備半導
体領域を形成した後、予備半導体領域から第２の材質を
エピタキシャル成長させて第２の材質を主成分としたＥ
ＳＤ保護用半導体領域を形成することができる。
【００９９】その結果、ＥＳＤ保護用半導体領域は第１
の材質とは全く異なる第２の材質を主成分とすることが
できるため、より降伏電界の小さい第２の材質を主成分
としたＥＳＤ保護用半導体領域を形成することにより、
ＥＳＤ耐性のより優れたＥＳＤ保護素子を得ることがで
きる。
の材質とは全く異なる第２の材質を主成分とすることが
できるため、より降伏電界の小さい第２の材質を主成分
としたＥＳＤ保護用半導体領域を形成することにより、
ＥＳＤ耐性のより優れたＥＳＤ保護素子を得ることがで
きる。
【０１００】この発明にかかる請求項７記載のＥＳＤ保
護素子の製造方法は、ステップ(b)で半導体基板の上層
部に、第１の材質より降伏電界が小さい第２の材質を主
成分とするＥＳＤ保護用半導体領域を選択的に形成し、
ステップ(c) で、ＥＳＤ保護用半導体領域を含む半導体
基板の表面内に第２の導電型の第１及び第２の半導体領
域を形成し、この際、第１，第２の半導体領域間で対向
するそれぞれの端縁部である第１及び第２の端縁部をＥ
ＳＤ保護用半導体領域内に形成している。
護素子の製造方法は、ステップ(b)で半導体基板の上層
部に、第１の材質より降伏電界が小さい第２の材質を主
成分とするＥＳＤ保護用半導体領域を選択的に形成し、
ステップ(c) で、ＥＳＤ保護用半導体領域を含む半導体
基板の表面内に第２の導電型の第１及び第２の半導体領
域を形成し、この際、第１，第２の半導体領域間で対向
するそれぞれの端縁部である第１及び第２の端縁部をＥ
ＳＤ保護用半導体領域内に形成している。
【０１０１】したがって、ＥＳＤ（静電気放電）が生じ
て入出力端子を介して第１あるいは第２の半導体領域に
サージ電圧が印加された場合にも、ＥＳＤ保護用半導体
領域が第１の材質を主成分とする場合よりも低い電圧で
ＥＳＤ保護素子のＰＮ接合部は降伏してサージ電圧を放
電することができる。
て入出力端子を介して第１あるいは第２の半導体領域に
サージ電圧が印加された場合にも、ＥＳＤ保護用半導体
領域が第１の材質を主成分とする場合よりも低い電圧で
ＥＳＤ保護素子のＰＮ接合部は降伏してサージ電圧を放
電することができる。
【０１０２】その結果、ＥＳＤが生じた場合の温度上昇
を低く抑えることにより、熱破壊されにくいＥＳＤ耐性
が優れたＥＳＤ保護素子を製造することができる。
を低く抑えることにより、熱破壊されにくいＥＳＤ耐性
が優れたＥＳＤ保護素子を製造することができる。
【０１０３】また、通常動作時に使用する素子は、第１
の材質を主成分とする半導体基板内に別の工程で形成す
ることにより、動作特性を劣化させることはなく形成す
ることができる。
の材質を主成分とする半導体基板内に別の工程で形成す
ることにより、動作特性を劣化させることはなく形成す
ることができる。
【０１０４】また、請求項８記載のＥＳＤ保護素子の製
造方法において、ステップ(b)は、半導体基板の上層部
に、第１の材質より降伏電界が小さい所定の材質をイオ
ン注入して、第１の材質と所定の材質との混合物を主成
分としたＥＳＤ保護用半導体領域を形成するステップを
含んでいる。
造方法において、ステップ(b)は、半導体基板の上層部
に、第１の材質より降伏電界が小さい所定の材質をイオ
ン注入して、第１の材質と所定の材質との混合物を主成
分としたＥＳＤ保護用半導体領域を形成するステップを
含んでいる。
【０１０５】したがって、比較的簡単なイオン注入処理
によって、所定の材質と第１の材質との混合物である第
２の材質を主成分としたＥＳＤ保護用半導体領域を得る
ことができる。
によって、所定の材質と第１の材質との混合物である第
２の材質を主成分としたＥＳＤ保護用半導体領域を得る
ことができる。
【０１０６】また、請求項９記載のＥＳＤ保護素子の製
造方法において、ステップ(b-2)は、半導体基板上に選
択的に形成されたマスク部をマスクとして、半導体基板
の上方から所定の材質を上方から斜め回転イオン注入し
て、マスク部の下方領域を挟んで互いに分離形成される
第１及び第２のＥＳＤ用部分半導体領域を形成してい
る。
造方法において、ステップ(b-2)は、半導体基板上に選
択的に形成されたマスク部をマスクとして、半導体基板
の上方から所定の材質を上方から斜め回転イオン注入し
て、マスク部の下方領域を挟んで互いに分離形成される
第１及び第２のＥＳＤ用部分半導体領域を形成してい
る。
【０１０７】したがって、第１及び第２のＥＳＤ用部分
半導体領域からなるＥＳＤ保護用半導体領域の形成領域
を必要最小限に抑えながらＥＳＤ耐性の優れたＥＳＤ保
護素子を得ることができる。
半導体領域からなるＥＳＤ保護用半導体領域の形成領域
を必要最小限に抑えながらＥＳＤ耐性の優れたＥＳＤ保
護素子を得ることができる。
【０１０８】また、請求項１０記載のＥＳＤ保護素子の
製造方法において、ステップ(b-1)は、(b-1-1) 半導体
基板上に絶縁膜を選択的に形成するステップと、絶縁膜
上にゲート電極を形成するステップとを備え、マスク部
は絶縁膜及びゲート電極を含んでいる。
製造方法において、ステップ(b-1)は、(b-1-1) 半導体
基板上に絶縁膜を選択的に形成するステップと、絶縁膜
上にゲート電極を形成するステップとを備え、マスク部
は絶縁膜及びゲート電極を含んでいる。
【０１０９】したがって、例えば、第１の半導体領域を
入出力端子に接続し、ゲート電極及び第２の半導体領域
との電位設定を通常にオンしないように設定することに
より、ＭＯＳトランジスタ構造のＥＳＤ保護素子を得る
ことができる。
入出力端子に接続し、ゲート電極及び第２の半導体領域
との電位設定を通常にオンしないように設定することに
より、ＭＯＳトランジスタ構造のＥＳＤ保護素子を得る
ことができる。
【０１１０】さらに、絶縁膜及びゲート電極が所定の材
質の回転斜めイオン注入の際のマスク部として機能する
ため、自己整合的に第１及び第２のＥＳＤ用部分半導体
領域を形成することができる。
質の回転斜めイオン注入の際のマスク部として機能する
ため、自己整合的に第１及び第２のＥＳＤ用部分半導体
領域を形成することができる。
【０１１１】また、請求項１１記載のＥＳＤ保護素子の
製造方法において、ステップ(b-2)で、溝周辺の半導体
基板から、第１の材質より降伏電界が小さい所定の材質
と第１の材質との混合物である第２の材質をエピタキシ
ャル成長させて、上記第２の材質を主成分としたＥＳＤ
保護用半導体領域を溝内に形成している。
製造方法において、ステップ(b-2)で、溝周辺の半導体
基板から、第１の材質より降伏電界が小さい所定の材質
と第１の材質との混合物である第２の材質をエピタキシ
ャル成長させて、上記第２の材質を主成分としたＥＳＤ
保護用半導体領域を溝内に形成している。
【０１１２】したがって、エピタキシャル成長法を用い
て、所定の材質と第１の材質との混合物である第２の材
質を主成分としたＥＳＤ保護用半導体領域を得ることが
できる。
て、所定の材質と第１の材質との混合物である第２の材
質を主成分としたＥＳＤ保護用半導体領域を得ることが
できる。
【０１１３】また、請求項１２記載のＥＳＤ保護素子の
製造方法において、ステップ(b-2)で 半導体基板から第
１の材質と第２の材質との混合物をエピタキシャル成長
させて、混合物を主成分とした予備半導体領域を形成
し、ステップ(b-3)で、予備半導体領域から第２の材質
をエピタキシャル成長させて、第２の材質を主成分とし
たＥＳＤ用部分半導体領域を形成している。
製造方法において、ステップ(b-2)で 半導体基板から第
１の材質と第２の材質との混合物をエピタキシャル成長
させて、混合物を主成分とした予備半導体領域を形成
し、ステップ(b-3)で、予備半導体領域から第２の材質
をエピタキシャル成長させて、第２の材質を主成分とし
たＥＳＤ用部分半導体領域を形成している。
【０１１４】その結果、ＥＳＤ保護用半導体領域は第１
の材質とは全く異なる第２の材質を主成分とすることが
できるため、より降伏電界の小さい第２の材質を主成分
としたＥＳＤ保護用半導体領域を形成することにより、
ＥＳＤ耐性のより優れたＥＳＤ保護素子を製造すること
ができる。
の材質とは全く異なる第２の材質を主成分とすることが
できるため、より降伏電界の小さい第２の材質を主成分
としたＥＳＤ保護用半導体領域を形成することにより、
ＥＳＤ耐性のより優れたＥＳＤ保護素子を製造すること
ができる。
【０１１５】また、請求項１３記載のＥＳＤ保護素子の
製造方法のステップ(c) は、(c-1)半導体基板上に絶縁
膜を選択的に形成するステップと、(c-2) 絶縁膜上にゲ
ート電極を形成するステップと、(c-3) ゲート電極をマ
スクとして半導体基板の表面内に第１及び第２の半導体
領域を形成するステップとを含んでいる。
製造方法のステップ(c) は、(c-1)半導体基板上に絶縁
膜を選択的に形成するステップと、(c-2) 絶縁膜上にゲ
ート電極を形成するステップと、(c-3) ゲート電極をマ
スクとして半導体基板の表面内に第１及び第２の半導体
領域を形成するステップとを含んでいる。
【０１１６】したがって、例えば、第１の半導体領域を
入出力端子に接続し、ゲート電極及び第２の半導体領域
との電位設定を通常にオンしないように設定することに
より、ＭＯＳトランジスタ構造のＥＳＤ保護素子を得る
ことができる。
入出力端子に接続し、ゲート電極及び第２の半導体領域
との電位設定を通常にオンしないように設定することに
より、ＭＯＳトランジスタ構造のＥＳＤ保護素子を得る
ことができる。
【０１１７】また、請求項１４記載のＥＳＤ保護素子の
製造方法は、(d) ステップ(a)の後、ステップ(b)の前
に、半導体基板上に一部が突出し、他の一部が半導体基
板の表面内に埋め込まれるように、分離絶縁膜を形成す
るステップをさらに備えるため、例えば、第１の半導体
領域を入出力端子に接続すれば通常時は必ずオフするフ
ィールドトランジスタ構造のＥＳＤ保護素子を得ること
ができる。
製造方法は、(d) ステップ(a)の後、ステップ(b)の前
に、半導体基板上に一部が突出し、他の一部が半導体基
板の表面内に埋め込まれるように、分離絶縁膜を形成す
るステップをさらに備えるため、例えば、第１の半導体
領域を入出力端子に接続すれば通常時は必ずオフするフ
ィールドトランジスタ構造のＥＳＤ保護素子を得ること
ができる。
【図１】 この発明の実施の形態１である保護用ＭＯＳ
トランジスタの構造を示す断面図である。
トランジスタの構造を示す断面図である。
【図２】 保護用ＭＯＳトランジスタの放電動作時の経
時電流変化を示すグラフである。
時電流変化を示すグラフである。
【図３】 保護用，内部回路用ＭＯＳトランジスタそれ
ぞれの放電動作時の電流、電圧の変化を示すグラフであ
る。
ぞれの放電動作時の電流、電圧の変化を示すグラフであ
る。
【図４】 保護用，内部回路用のＭＯＳトランジスタそ
れぞれの放電動作時の経時温度変化を示すグラフであ
る。
れぞれの放電動作時の経時温度変化を示すグラフであ
る。
【図５】 実施の形態１の保護用ＭＯＳトランジスタの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】 実施の形態１の保護用ＭＯＳトランジスタの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図７】 実施の形態１の保護用ＭＯＳトランジスタの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図８】 実施の形態１の保護用ＭＯＳトランジスタの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図９】 この発明の実施の形態２である保護用ＭＯＳ
トランジスタの構造を示す断面図である。
トランジスタの構造を示す断面図である。
【図１０】 実施の形態２の保護用ＭＯＳトランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１１】 実施の形態２の保護用ＭＯＳトランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１２】 実施の形態２の保護用ＭＯＳトランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１３】 実施の形態２の保護用ＭＯＳトランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１４】 実施の形態２の保護用ＭＯＳトランジスタ
の変形例を示す断面図である。
の変形例を示す断面図である。
【図１５】 この発明の実施の形態３である保護用フィ
ールドトランジスタの構造を示す断面図である。
ールドトランジスタの構造を示す断面図である。
【図１６】 実施の形態３の保護用フィールドトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図１７】 実施の形態３の保護用フィールドトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図１８】 実施の形態３の保護用フィールドトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図１９】 実施の形態３の保護用フィールドトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図２０】 この発明の実施の形態４である保護用ＭＯ
Ｓトランジスタの構造を示す断面図である。
Ｓトランジスタの構造を示す断面図である。
【図２１】 実施の形態４の保護用ＭＯＳトランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２２】 実施の形態４の保護用ＭＯＳトランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２３】 実施の形態４の保護用ＭＯＳトランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２４】 実施の形態４の保護用ＭＯＳトランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２５】 保護用ＭＯＳトランジスタの構成を示す回
路図である。
路図である。
１ Ｓi基板、３，１３，２３，４１Ａ，４１Ｂ ＳiＧ
e−Ｐウェル領域、４，２４ ドレイン領域、５，２５
ソース領域、６ ゲート酸化膜、７ ゲートポリシリ
コン層、１４ ＳiＧe領域，１５ Ｇe−Ｐウェル領
域、２６ ＬＯＣＯＳ酸化膜。
e−Ｐウェル領域、４，２４ ドレイン領域、５，２５
ソース領域、６ ゲート酸化膜、７ ゲートポリシリ
コン層、１４ ＳiＧe領域，１５ Ｇe−Ｐウェル領
域、２６ ＬＯＣＯＳ酸化膜。
Claims (14)
- 【請求項１】 主成分が第１の材質で形成された第１の
導電型の半導体基板と、 前記半導体基板の表面内に形成される第２の導電型の第
１の半導体領域と、 前記半導体基板の表面内に前記第１の半導体領域と独立
して形成される第２の半導体領域とを備え、前記第１，
第２の半導体領域間で対向するそれぞれの端縁部が第１
及び第２の端縁部として規定され、 前記第１，第２の端縁部との接合近傍領域を少なくとも
含む前記半導体基板の領域に形成された第１の導電型の
ＥＳＤ保護用半導体領域をさらに備え、 前記ＥＳＤ保護用半導体領域は、前記第１の材質よりも
降伏電界の小さい第２の材質を主成分とすることを特徴
とする、ＥＳＤ保護素子。 - 【請求項２】 前記第１，第２の半導体領域間の前記半
導体基板上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、をさらに備え
る請求項１記載のＥＳＤ保護素子。 - 【請求項３】 前記第１及び第２の半導体領域間の前記
半導体基板上に一部が突出し、他の一部が前記半導体基
板の表面内に埋め込まれて形成される絶縁分離領域をさ
らに備える、請求項１記載のＥＳＤ保護素子。 - 【請求項４】 前記ＥＳＤ保護用半導体領域は、前記半
導体基板の上層部に選択的に形成され、 前記第１，第２の半導体領域それぞれの前記第１，第２
の端縁部は前記ＥＳＤ保護用半導体領域内に形成され
る、請求項１記載のＥＳＤ保護素子。 - 【請求項５】 前記ＥＳＤ保護用半導体領域は、前記半
導体基板の上層部に互いに分離して形成された第１及び
第２のＥＳＤ用部分半導体領域を含み、 前記第１の端縁部は前記第１のＥＳＤ用部分半導体領域
内に形成され、前記第２の端縁部は前記第２のＥＳＤ用
部分半導体領域内に形成される、請求項４記載のＥＳＤ
保護素子。 - 【請求項６】 前記半導体基板と前記ＥＳＤ保護用半導
体領域との間に介挿され、主成分が所定の材質からなる
予備半導体領域をさらに含み、 前記所定の材質は前記第１の材質と前記第２の材質との
混合物を含む、請求項４記載のＥＳＤ保護素子。 - 【請求項７】 (a) 主成分が第１の材質で形成された第
１の導電型の半導体基板を準備するステップと、 (b) 前記半導体基板の上層部に第２の材質を主成分とす
るＥＳＤ保護用半導体領域を選択的に形成するステップ
とを備え、前記第２の材質は前記第１の材質より降伏電
界が小さく、 (c) 前記ＥＳＤ保護用半導体領域を含む前記半導体基板
の表面内に第２の導電型の第１及び第２の半導体領域を
互いに独立させて形成するステップをさらに備え、前記
ステップ(c)は、前記第１，第２の半導体領域間で対向
するそれぞれの端縁部である第１及び第２の端縁部を前
記ＥＳＤ保護用半導体領域内に形成する、ＥＳＤ保護素
子の製造方法。 - 【請求項８】 前記ステップ(b)は、 前記半導体基板の上層部に、第１の材質より降伏電界が
小さい所定の材質をイオン注入して、所定の材質と前記
第１の材質との混合物を主成分とした前記ＥＳＤ保護用
半導体領域を形成するステップを含み、 前記第２の材質は、前記所定の材質と前記第１の材質と
の前記混合物を含む、請求項７記載のＥＳＤ保護素子の
製造方法。 - 【請求項９】 前記ＥＳＤ保護用半導体領域は第１及び
第２のＥＳＤ用部分半導体領域を含み、 前記ステップ(b)は、 (b-1) 前記半導体基板上に選択的にマスク部を形成する
ステップと、 (b-2) 前記マスク部をマスクとして、前記半導体基板の
上方から前記所定の材質を回転斜めイオン注入して、前
記マスク部の下方領域を挟んで互いに分離形成される前
記第１及び第２のＥＳＤ用部分半導体領域を形成するス
テップとを含み、 前記ステップ(c)は、前記マスク部をマスクとして、前
記半導体基板上方から第２の導電型の不純物を垂直にイ
オン注入して前記第１及び第２の半導体領域を形成する
ステップを含み、前記第１の端縁部は前記第１のＥＳＤ
用部分半導体領域内に形成され、前記第２の端縁部は前
記第２のＥＳＤ用部分半導体領域内に形成される、請求
項８記載のＥＳＤ保護素子の製造方法。 - 【請求項１０】 前記ステップ(b-1)は、 (b-1-1) 前記半導体基板上に絶縁膜を選択的に形成する
ステップと、 (b-1-2) 前記絶縁膜上にゲート電極を形成するステップ
とを備え、 前記マスク部は前記絶縁膜及び前記ゲート電極を含む、
請求項９記載のＥＳＤ保護素子の製造方法。 - 【請求項１１】 前記第２の材質は、前記第１の材質よ
り降伏電界が小さい所定の材質と前記第１の材質との混
合物を含み、 前記ステップ(b)は、 (b-1) 前記半導体基板の上層部に溝を形成するステップ
と、 (b-2) 前記溝周辺の前記半導体基板から前記第２の材質
をエピタキシャル成長させて、前記第２の材質を主成分
としたＥＳＤ保護用半導体領域を前記溝内に形成するス
テップとを含む、請求項７記載のＥＳＤ保護素子の製造
方法。 - 【請求項１２】 前記第２の材質は前記第１の材質より
降伏電界が小さい材質を含み、 前記ステップ(b)は、 (b-1) 前記半導体基板の上層部に溝を形成するステップ
と、 (b-2) 前記溝周辺の前記半導体基板から前記第１の材質
と前記第２の材質との混合物をエピタキシャル成長させ
て、前記混合物を主成分とした予備半導体領域を、前記
溝の内周に沿って形成するステップと、 (b-3) 前記予備半導体領域から前記第２の材質をエピタ
キシャル成長させて、前記第２の材質を主成分としたＥ
ＳＤ用部分半導体領域を、前記予備半導体領域を含む前
記溝内に形成するステップと、を備える請求項７記載の
ＥＳＤ保護素子の製造方法。 - 【請求項１３】 前記ステップ(c)は、 (c-1) 前記半導体基板上に絶縁膜を選択的に形成するス
テップと、 (c-2) 前記絶縁膜上にゲート電極を形成するステップ
と、 (c-3) 前記ゲート電極を含む部分をマスクとして前記半
導体基板の表面内に前記第１及び第２の半導体領域を形
成するステップとを含む、請求項７記載のＥＳＤ保護素
子の製造方法。 - 【請求項１４】 (d) 前記ステップ(a)の後、前記ステ
ップ(b)の前に、前記半導体基板上に一部が突出し、他
の一部が前記半導体基板の表面内に埋め込まれるよう
に、分離絶縁膜を形成するステップをさらに備え、 前記ステップ(c) は、前記分離絶縁膜をマスクとして前
記半導体基板の表面内に前記第１及び第２の半導体領域
を形成するステップを含む、請求項７記載のＥＳＤ保護
素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009592A JPH11214627A (ja) | 1998-01-21 | 1998-01-21 | Ｅｓｄ保護素子及びその製造方法 |
| US09/092,019 US6198135B1 (en) | 1998-01-21 | 1998-06-05 | Semiconductor device having electrostatic discharge protection element and manufacturing method thereof |
| US09/667,497 US6696341B1 (en) | 1998-01-21 | 2000-09-22 | Method of manufacturing a semiconductor device having electrostatic discharge protection element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009592A JPH11214627A (ja) | 1998-01-21 | 1998-01-21 | Ｅｓｄ保護素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214627A true JPH11214627A (ja) | 1999-08-06 |
Family
ID=11724609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10009592A Pending JPH11214627A (ja) | 1998-01-21 | 1998-01-21 | Ｅｓｄ保護素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6198135B1 (ja) |
| JP (1) | JPH11214627A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1139431A2 (en) * | 2000-03-30 | 2001-10-04 | International Business Machines Corporation | Reduction of reverse short channel effects |
| US6552406B1 (en) | 2000-10-03 | 2003-04-22 | International Business Machines Corporation | SiGe transistor, varactor and p-i-n velocity saturated ballasting element for BiCMOS peripheral circuits and ESD networks |
| JP2005507164A (ja) * | 2001-10-12 | 2005-03-10 | インターシル アメリカズ インク | 寄生バイポーラトランジスタ作用を減少したｍｏｓ構造を有する集積回路 |
| JP2009283866A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696341B1 (en) * | 1998-01-21 | 2004-02-24 | Renesas Technology Corp. | Method of manufacturing a semiconductor device having electrostatic discharge protection element |
| US6455902B1 (en) * | 2000-12-06 | 2002-09-24 | International Business Machines Corporation | BiCMOS ESD circuit with subcollector/trench-isolated body mosfet for mixed signal analog/digital RF applications |
| US6822297B2 (en) * | 2001-06-07 | 2004-11-23 | Texas Instruments Incorporated | Additional n-type LDD/pocket implant for improving short-channel NMOS ESD robustness |
| US6800516B2 (en) | 2003-01-21 | 2004-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge device protection structure |
| US6982229B2 (en) * | 2003-04-18 | 2006-01-03 | Lsi Logic Corporation | Ion recoil implantation and enhanced carrier mobility in CMOS device |
| US20040206951A1 (en) * | 2003-04-18 | 2004-10-21 | Mirabedini Mohammad R. | Ion implantation in channel region of CMOS device for enhanced carrier mobility |
| JP2005116695A (ja) * | 2003-10-06 | 2005-04-28 | Toshiba Corp | 半導体装置 |
| US7078723B2 (en) * | 2004-04-06 | 2006-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Microelectronic device with depth adjustable sill |
| JP2007305917A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
| US8963202B2 (en) | 2012-02-09 | 2015-02-24 | United Microelectronics Corporation | Electrostatic discharge protection apparatus |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211272A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor device |
| USRE33693E (en) * | 1985-06-05 | 1991-09-17 | At&T Bell Laboratories | Device using ordered semiconductor alloy |
| JPH0434942A (ja) | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体装置の製造方法 |
| US5312766A (en) * | 1991-03-06 | 1994-05-17 | National Semiconductor Corporation | Method of providing lower contact resistance in MOS transistors |
| JP3361922B2 (ja) * | 1994-09-13 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| US5891792A (en) * | 1998-08-14 | 1999-04-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD device protection structure and process with high tilt angle GE implant |
-
1998
- 1998-01-21 JP JP10009592A patent/JPH11214627A/ja active Pending
- 1998-06-05 US US09/092,019 patent/US6198135B1/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1139431A2 (en) * | 2000-03-30 | 2001-10-04 | International Business Machines Corporation | Reduction of reverse short channel effects |
| EP1139431A3 (en) * | 2000-03-30 | 2003-08-13 | International Business Machines Corporation | Reduction of reverse short channel effects |
| US6552406B1 (en) | 2000-10-03 | 2003-04-22 | International Business Machines Corporation | SiGe transistor, varactor and p-i-n velocity saturated ballasting element for BiCMOS peripheral circuits and ESD networks |
| US6720637B2 (en) | 2000-10-03 | 2004-04-13 | International Business Machines Corporation | SiGe transistor, varactor and p-i-n velocity saturated ballasting element for BiCMOS peripheral circuits and ESD networks |
| KR100520022B1 (ko) * | 2000-10-03 | 2005-10-11 | 인터내셔널 비지네스 머신즈 코포레이션 | ＢｉＣＭＯＳ 주변 회로 및 ＥＳＤ 네트워크를 위한ＳｉＧｅ 트랜지스터, 버랙터 및 ｐ-ｉ-ｎ 속도 포화된안정화 소자 |
| JP2005507164A (ja) * | 2001-10-12 | 2005-03-10 | インターシル アメリカズ インク | 寄生バイポーラトランジスタ作用を減少したｍｏｓ構造を有する集積回路 |
| JP2009283866A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6198135B1 (en) | 2001-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5420061A (en) | Method for improving latchup immunity in a dual-polysilicon gate process | |
| US5953600A (en) | Fabrication of bipolar/CMOS integrated circuits | |
| US6013927A (en) | Semiconductor structures for suppressing gate oxide plasma charging damage and methods for making the same | |
| US20080067615A1 (en) | Semiconductor device and method for fabricating thereof | |
| JPH08222645A (ja) | 軽くドープしたドレイン領域を形成する方法 | |
| JP3090081B2 (ja) | 半導体装置 | |
| US20020030231A1 (en) | Semiconductor device having electrostatic protection circuit and method of fabricating the same | |
| JPH11214627A (ja) | Ｅｓｄ保護素子及びその製造方法 | |
| US12020939B2 (en) | Mask layout, semiconductor device and manufacturing method using the same | |
| JP3244065B2 (ja) | 半導体静電保護素子及びその製造方法 | |
| JP2002353467A (ja) | Ｓｏｉ型半導体装置及びその形成方法 | |
| KR0178551B1 (ko) | 반도체 집적 회로 제조 방법 | |
| JP2004072073A (ja) | 半導体デバイスの製造方法および半導体デバイス | |
| US20030203559A1 (en) | BI-CMOS integrated circuit | |
| JP3254431B2 (ja) | デカップリング・キャパシタンスを有する半導体デバイスおよびその製造方法 | |
| US6696341B1 (en) | Method of manufacturing a semiconductor device having electrostatic discharge protection element | |
| KR100233286B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US5221635A (en) | Method of making a field-effect transistor | |
| US5516718A (en) | Method of making BI-CMOS integrated circuit having a polysilicon emitter | |
| JP2004072063A (ja) | 半導体装置及びその製造方法 | |
| JP5337463B2 (ja) | 静電気保護素子、半導体装置及びそれらの製造方法 | |
| EP0281032B1 (en) | Semiconductor device comprising a field effect transistor | |
| JP2001358227A (ja) | 出力段の静電気放電保護のための少量ドープされたレジスタの使用 | |
| JPH10189771A (ja) | 半導体装置及びその製造方法 | |
| JP3403007B2 (ja) | 静電破壊保護素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041209 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070528 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071016 |