JP2017055087A - 半導体装置 - Google Patents

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Abstract

【課題】ＴＦＥＴを用いたＳＲＡＭのレイアウトと、デバイス設計を提供する。【解決手段】半導体装置は、ｎタイプの拡散層で構成される、ウェル領域と、前記ウェル領域上に、ｐタイプの拡散層で構成される、チャネル領域と、前記チャネル領域に形成されたｎタイプのドレイン領域を有するＴＦＥＴで構成される、第１のトランジスタと、前記第１のトランジスタと隣接して設けられた第２のトランジスタであって、前記チャネル領域に形成されたｎタイプのドレイン領域を有するＴＦＥＴで構成される、第２のトランジスタと、前記第１のトランジスタのドレイン領域と、前記第２のトランジスタのドレイン領域との間に形成され、前記ウェル領域まで達する絶縁膜と、を備える。【選択図】図４

Description

本発明の実施形態は、半導体装置に関する。
従来から、６つのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）を用いたＳＲＡＭ（Static Random Access Memory）が普及している。現在、このＳＲＡＭの待機時における電荷のリークによるリテンション不良の低減を図るために、ＴＦＥＴ（Tunnel FET）を用いてＳＲＡＭを構成することが提案されている。
ＴＦＥＴは、ＭＯＳＦＥＴに比べて低電圧での動作が可能であり、また、オフ状態におけるリーク電流が小さい等の特性を有する。一方で、オン状態におけるドレイン電流が小さく、かつ、電流が比較的低い印加電圧で飽和するため、ドライバー能力が弱く、記憶装置としての読み込み速度の低下をさせる要因となる。そのため、読み込み特性を向上させるためにリードポートに２つＭＯＳＦＥＴを用いる手法が提案されている。
しかしながら、ＴＦＥＴはそのドレインとソースの拡散層が異種のドーピングで形成されるため、ＭＯＳＦＥＴと同様のレイアウトとプロセスによる製造方法では、ＴＦＥＴを用いたＳＲＡＭを動作させることはできない。
特開２０１３−００８７９５号公報 特開２０１４−０５３４２４号公報 特開２０１４−０７２３３８号公報 特許３１５６３０７号公報
そこで、本発明の実施形態は、ＴＦＥＴを用いたＳＲＡＭのレイアウトと、デバイス設計を提供することを目的とする。
本発明の実施形態に係る半導体装置は、
ｎタイプの拡散層で構成される、ウェル領域と、
前記ウェル領域上に、ｐタイプの拡散層で構成される、チャネル領域と、
前記チャネル領域に形成されたｎタイプのドレイン領域を有するＴＦＥＴで構成される、第１のトランジスタと、
前記第１のトランジスタと隣接して設けられた第２のトランジスタであって、前記チャネル領域に形成されたｎタイプのドレイン領域を有するＴＦＥＴで構成される、第２のトランジスタと、
前記第１のトランジスタのドレイン領域と、前記第２のトランジスタのドレイン領域との間に形成され、前記ウェル領域まで達する絶縁膜と、
を備える。
また、本発明の実施形態に係る半導体装置は、
ｐタイプの拡散層で構成される、ウェル領域と、
前記ウェル領域上に形成されたｎタイプの拡散層で構成される、チャネル領域と、
前記チャネル領域に形成されたｎタイプのドレイン領域を有するＴＦＥＴで構成される、第１のトランジスタと、
前記第１のトランジスタとドレイン領域を共有する第２のトランジスタであって、ｐタイプのソース領域を有するＴＦＥＴで構成され、前記ソース領域が前記ウェル領域と前記チャネル領域の接合面に達する、第２のトランジスタと、
を備える。
また、本発明の実施形態に係る半導体装置は、
ｐタイプの拡散層で構成される、ウェル領域と、
前記ウェル領域上に形成されたｎタイプの拡散層で構成される、チャネル領域と、
前記チャネル領域に形成されたｎタイプのソース領域を有するＴＦＥＴで構成される、第１のトランジスタと、
ｎタイプのドレイン領域を、前記第１のトランジスタのソース領域と共有する第２のトランジスタであって、ｐタイプのソース領域を有するＴＦＥＴで構成され、前記ソース領域が前記ウェル領域と前記チャネル領域の接合面に達する、第２のトランジスタと、
を備える。
図１は、第１実施形態に係る半導体装置の回路図である。 図２は、第１実施形態に係る半導体装置のレイアウト図である。 図３は、第１実施形態に係る半導体装置のレイアウト図及び断面図である。 図４は、第１実施形態に係る半導体装置のレイアウト図及び断面図である。 図５は、第１実施形態に係る半導体装置の製造プロセスを示す断面図である。 図６は、第２実施形態に係る半導体装置のレイアウト図及び断面図である。 図７は、第２実施形態に係る半導体装置の製造プロセスを示す断面図である。 図８は、第３実施形態に係る半導体装置の回路図である。 図９は、第３実施形態に係る半導体装置のレイアウト図である。 図１０は、第３実施形態に係る半導体装置のレイアウト図及び断面図である。 図１１は、第３実施形態に係る半導体装置の製造プロセスを示す断面図である。
以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。
（第１実施形態）
第１実施形態に係る半導体装置は、ｎＴＦＥＴで構成されるドライバートランジスタのドレインと、ｎＴＦＥＴで構成されるトランスファートランジスタのドレインとの間を、素子分離領域で物理的に分断することにより、６つのＴＦＥＴでＳＲＡＭを構成するようにしたものである。そのレイアウト及びプロセスついて、より詳しくを以下に説明する。
図１は本実施形態に係る半導体装置であるＳＲＡＭのメモリセル１０の構成を示す回路図である。本実施形態に係るメモリセル１０は、インバータ回路１２、１４と、データ読出回路２０と、トランスファートランジスタＴ５、Ｔ６と、を備えて構成される。
インバータ回路１２は、ｎＴＦＥＴで構成されるドライバートランジスタＴ１と、ｐＴＦＥＴで構成されるロードトランジスタＴ３と、を備えて構成される。ここで、ｎＴＦＥＴはｎタイプのトンネルトランジスタのことであり、ソース領域がｐタイプの拡散層で構成され、ドレイン領域がｎタイプの拡散層で構成されるトンネルトランジスタのことをいう。一方で、ｐＴＦＥＴはｐタイプのトンネルトランジスタのことであり、ソース領域がｎタイプの拡散層で構成され、ドレイン領域がｐタイプの拡散層で構成されるトンネルトランジスタのことをいう。
ドライバートランジスタＴ１のドレインと、ロードトランジスタＴ３のドレインは相互に接続されている。同様に、ドライバートランジスタＴ１のゲートと、ロードトランジスタＴ３のゲートも相互に接続されている。また、ドライバートランジスタＴ１のソースは接地され、ロードトランジスタＴ３のソースは電源Ｖｄｄと接続される。
インバータ回路１４は、ドライバートランジスタＴ２と、ロードトランジスタＴ４と、を備えて構成される。このインバータ回路１４についても、インバータ回路１２と同じ構成をしている。すなわち、ドライバートランジスタＴ２のドレインと、ロードトランジスタＴ４のドレインは相互に接続されており、ドライバートランジスタＴ２のゲートと、ロードトランジスタＴ４のゲートも相互に接続されている。さらに、ドライバートランジスタＴ２のソースは接地され、ロードトランジスタＴ４のソースは電源Ｖｄｄと接続される。
ドライバートランジスタＴ１のドレインとロードトランジスタＴ３のドレインとの間のノードＮＤ１は、ドライバートランジスタＴ２のゲートとロードトランジスタＴ４のゲートとの間のノードＮＤ２に接続されている。ドライバートランジスタＴ１のゲートとロードトランジスタＴ３のゲートとの間のノードＮＤ３は、ドライバートランジスタＴ２のドレインとロードトランジスタＴ４のドレインとの間のノードＮＤ４に接続されている。すなわち、インバータ回路１２の出力がインバータ回路１４の入力に接続されており、インバータ回路１４の出力がインバータ回路１２の入力に接続されている。このようにインバータ回路１３、１４を接続することにより、フリップフロップ回路を構成している。
トランスファートランジスタＴ５は、ｎＴＦＥＴで構成され、ゲートが書込用ワード線ＷＷＬと接続され、ソースが書込用ビット線ＷＢＬと接続される、また、トランスファートランジスタＴ５のドレインは、ドライバートランジスタＴ２のゲートとロードトランジスタＴ４のゲートとの間のノードＮＤ５と接続される。
同様に、トランスファートランジスタＴ６は、ｎＴＦＥＴで構成され、ゲートが書込用ワード線ＷＷＬと接続され、ソースが書込用ビット線ＷＢＬＢと接続される。また、トランスファートランジスタＴ６のドレインは、ドライバートランジスタＴ１のゲートとロードトランジスタＴ３のゲートとの間のノードＮＤ６と接続される。書込用ビット線ＷＢＬＢは、書込用ビット線ＷＢＬの入力を反転した信号が入力されるビット線である。
書込用ワード線ＷＷＬは、トランスファートランジスタＴ５、Ｔ６をオンにする電圧を印加するワード線であり、書込用ビット線ＷＢＬ、ＷＢＬＢは、ドライバートランジスタに状態を記憶する電圧を印加するビット線である。すなわち、トランスファートランジスタＴ５、Ｔ６は、書込用ワード線ＷＷＬから印加された電圧により、オンにされ、書込用ビット線ＷＢＬ、ＷＢＬＢから入力された信号をそれぞれノードＮＤ５、ＮＤ６へ出力するトランジスタである。結果的に、ドライバートランジスタＴ２、Ｔ１は、トランスファートランジスタＴ５、Ｔ６がオンにされた場合に、書込用ビット線ＷＢＬ、ＷＢＬＢに印加された電圧の状態を記憶する。
データ読出回路２０は、読出用トランジスタＴ７、Ｔ８を備えて構成される。読出用トランジスタＴ７は、ゲートが読出用ワード線ＲＷＬと接続され、ドレインが読出用ビット線ＲＢＬと接続され、ソースが読出用トランジスタＴ８のドレインと接続されている。読出用トランジスタＴ８は、ゲートがノードＮＤ６、すなわちドライバートランジスタＴ１及びロードトランジスタＴ３のゲートと接続され、ドレインが読出用トランジスタＴ７のソースと接続され、ソースが接地されている。本実施形態においては、読出用トランジスタＴ７、Ｔ８は、ｎタイプのＭＯＳＦＥＴで構成されている。
以上が本実施形態に係るメモリセル１０の構成に関する説明であるが、以下、このメモリセル１０の動作について説明する。まず、書き込み処理について説明する。書き込み処理においては、読出用ワード線ＲＷＬには、Ｌｏｗレベルの電圧、例えば、接地電位Ｖｓｓが印加される。これにより、読出用ビット線ＲＷＢに接続された読出用トランジスタＴ７はオフ状態となる。
書き込み処理においては、書込用ワード線ＷＷＬにＨｉｇｈの電圧、例えば、電源電圧Ｖｄｄが印加される。これにより、ゲートが書込用ワード線ＷＷＬに接続されたトランスファートランジスタＴ５、Ｔ６がオンとなる。この状態において、ＮＤ５のノードがＨｉｇｈの状態で、書込用ビット線ＷＢＬにＬｏｗの電圧が印加されると、ノードＮＤ５の電圧レベルがＨｉｇｈからＬｏｗとなり、ロードトランジスタＴ４がオンに、ドライバートランジスタＴ２はオフとなる。一方で、書込用ビット線ＷＢＬＢにはＨｉｇｈの電圧が印加されるので、ノードＮＤ６の電圧レベルはＨｉｇｈとなり、ドライバートランジスタＴ１はオンに、ロードトランジスタＴ３はオフとなる。
このようにノードＮＤ５、ＮＤ６の電圧レベルが決まると、書込用ワード線ＷＷＬの電圧レベルがＬｏｗになったとしても、電源からＶｄｄの電圧が印加されているため、インバータ回路１２、１４の状態は保持され、ノードＮＤ５、ＮＤ６も状態が保持される。そして、ノードＮＤ５、ＮＤ６の状態を読み出すことにより、ビット単位のデータの読み出しをすることが可能となる。
書込用ワード線ＷＷＬがＨｉｇｈである場合に、書込用ビット線ＷＢＬにＨｉｇｈの電圧が印加され、書込用ビット線ＷＢＬＢにＬｏｗの電圧が印加された場合、インバータ回路１２、１４の動作は上述した場合と逆になり、ノードＮＤ５の電圧レベルがＨｉｇｈとなり、ノードＮＤ６の電圧レベルがＬｏｗとなる。すなわち、書込用ワード線ＷＷＬに印加されている電圧レベルがＨｉｇｈである場合に限り、書込用ビット線ＷＢＬ、ＷＢＬＢに印加されている電圧によりノードＮＤ５、ＮＤ６の状態が決定され、書込用ワード線ＷＷＬに印加されている電圧レベルがＬｏｗである場合には、ノードＮＤ５、ＮＤ６の状態は保持されることとなる。
次に、読み出し処理について説明する。読み出しの処理においては、書込用ワード線ＷＷＬには、Ｌｏｗレベルの電圧、例えば接地電位Ｖｓｓが印加される。これにより、トランスファートランジスタＴ５、Ｔ６はオフとなる。
読み出しをする際には、読出用ワード線ＲＷＬにはＨｉｇｈレベルの電圧、例えば、電源電圧Ｖｄｄが印加される。これにより、ゲートが読み出し線ワード線ＲＷＬに接続された読出用トランジスタＴ７がオンとなる。この状態において、ノードＮＤ６の電圧レベルがＨｉｇｈの状態である場合には、読出用トランジスタＴ８がオンとなるため、読出用ビットラインＲＢＬの電圧が引き下げられる。一方で、ノードＮＤ６がＬｏｗの状態である場合には、読出用トランジスタＴ８がオフとなるため、読出用ビットライン３８の電圧には変化が起きず、プリチャージしたｈｉｇｈの状態が保持される。
このように、読出用ビットラインＲＢＬの電圧を検知することにより、メモリセル１０が保持するデータを読み出すことができる。読出用トランジスタＴ７、Ｔ８を、駆動能力の高いｎＭＯＳトランジスタで構成することにより、データ読出回路２０は、データの読出動作を高速に行うことが可能となる。以上のように、本実施形態に係るメモリセル１０は、６つのデータ保持用のトランジスタＴ１乃至Ｔ６と、２つのデータ読出用のトランジスタＴ７、Ｔ８を備えて構成される。
次に、このメモリセル１０を実際に設計する際のレイアウトとプロセスについて説明する。図２は、図１に示す回路図で構成される半導体のレイアウトを示す図である。図２に示すように、メモリセル１０は、データ読込回路２０と、データ保持回路２２と、を備えて構成される。データ保持回路２２は、インバータ回路１２、１４から構成されるフリップフロップ回路と、トランスファートランジスタＴ５、Ｔ６を備えて構成される。各構成要素の機能については、図１で説明した通りであるので省略する。
データ読出回路２０は、二つのｎＭＯＳトランジスタから構成される。読出用トランジスタＴ７は、ドレイン領域が読出用ビット線ＲＢＬと接続され、ゲート領域が読出用ワード線ＲＷＬと接続される。読出用トランジスタＴ８は、ソース領域が接地され、ゲート領域がドライバートランジスタＴ１及びロードトランジスタＴ３のゲート領域と共有される。そして、読出用トランジスタＴ７、Ｔ８は、各ソース領域及び各ドレイン領域がｎタイプのＭＯＳＦＥＴであるので、読出用トランジスタＴ７のソース領域と、読出用トランジスタＴ８のドレイン領域を共有して形成することが可能である。
一方で、ＴＦＥＴで構成されるトランジスタＴ１乃至Ｔ６については、ゲートの構成は従来通りに設計することが可能であるが、ソース領域及びドレイン領域は、その拡散層のタイプが異なるため、従来のように設計することはできない。以下、具体的なレイアウトについて、図１及び図２を用いて説明する。なお、図中において、ゲート領域内の符号Ｓは、Ｓが付してある側がソース領域であることを意味している。
ドライバートランジスタＴ１は、ソース領域であるｐタイプの拡散層が接地され、ドレイン領域であるｎタイプの拡散層がトランスファートランジスタＴ５のドレイン領域と共有され、ゲート領域がロードトランジスタＴ３及び読出用トランジスタＴ８のゲート領域と共有される。
ロードトランジスタＴ３は、ソース領域であるｎタイプの拡散層が電源Ｖｄｄに接続され、ドレイン領域であるｐタイプの拡散層がドライバートランジスタＴ１のドレイン領域と電気的に接続され（図示しない）、ゲート領域がドライバートランジスタＴ１のゲート領域と共有される。さらに、ドライバートランジスタＴ１及びロードトランジスタＴ３のドレイン領域は、コンタクト４０を介してドライバートランジスタＴ２及びロードトランジスタＴ４のゲート領域と接続される（図示しない）。
以上が、インバータ回路１２のレイアウトについての説明である。次に、インバータ回路１４を構成するドライバートランジスタＴ２と、ロードトランジスタＴ４について説明をする。ドライバートランジスタＴ２は、ソース領域であるｐタイプの拡散層が接地され、ドレイン領域であるｎタイプの拡散層がトランスファートランジスタＴ６のドレイン領域と共有され、ゲート領域がロードトランジスタＴ４と共有される。
ロードトランジスタＴ４は、ソース領域であるｎタイプの拡散層が電源Ｖｄｄに接続され、ドレイン領域であるｐタイプの拡散層がドライバートランジスタＴ２のドレイン領域と電気的に接続され（図示しない）、ゲート領域がドライバートランジスタＴ２のゲート領域と共有される。さらに、ドライバートランジスタＴ２及びロードトランジスタＴ４のドレイン領域は、コンタクト４２を介してドライバートランジスタＴ１及びロードトランジスタＴ３のゲート領域と接続される（図示しない）。
以上が、インバータ回路１４のレイアウトについての説明である。次に、トランスファートランジスタＴ５、Ｔ６について説明する。トランスファートランジスタＴ５は、ソース領域であるｐタイプの拡散層が書込用ビット線ＷＢＬと接続され、ドレイン領域であるｎタイプの拡散層がドライバートランジスタＴ１のドレイン領域と共有され、ゲート領域が書込用ワード線ＷＷＬと接続される。また、同様にトランスファートランジスタＴ６は、ソース領域であるｐタイプの拡散層が書込用ビット線ＷＢＬＢと接続され、ドレイン領域であるｎタイプの拡散層がドライバートランジスタＴ２のドレイン領域と共有され、ゲート領域が書込線ワード線ＷＷＬと接続される。
図３（ａ）は、図２のレイアウトのメモリセル１０を２セル分並列に設計したレイアウト図である。なお、以下、データ読出回路については、レイアウト図及び断面図においては省略している。図３（ｂ）は、図３（ａ）のＡ−Ａ’断面図である。これらのメモリセル１０Ａと１０Ｂは、ｐタイプのウェル領域１００と、ｎタイプのチャネル領域１０２とを備えて構成される。図３（ａ）を見る限りでは、特に問題は起こらないように思えるが、図３（ｂ）において、メモリセル１０Ａを構成するトランスファートランジスタＴ６のソース領域と、メモリセル１０Ａを構成するドライバートランジスタＴ２のソース領域と、チャネル領域１０２とが同じｎタイプの拡散層から構成されているため、メモリセル１０Ａを構成するトランスラートランジスタＴ６のソース領域と、ドライバートランジスタＴ２のソース領域とが、チャネル領域１０２においてショートしてしまう。そのため、このような設計では本実施形態に係るメモリセル１０を構成することが困難である。
そこで、図４（ａ）に示すように、ドライバートランジスタＴ１とトランスファートランジスタＴ５との間、及びドライバートランジスタＴ２とトランスファートランジスタＴ６との間に素子を分離するための絶縁膜を備えることにより、物理的にｎタイプのチャネル領域１０２を分断する。図４（ｂ）は、図４（ａ）のＡ−Ａ’断面図である。他のアクティブ領域に関しても同様の構成とプロセスとなるので、以下、このＡ−Ａ’断面図を例に説明する。
図４（ｂ）に示すように、このアクティブ領域は、ウェル領域１００と、チャネル領域１０２と、素子分離絶縁膜１０４と、によって形成され、このチャネル領域１０２上に、トランスファートランジスタＴ６と、ドライバートランジスタＴ２と、が形成されている。ウェル領域１００は、ｎタイプの拡散層で構成される。ウェル領域１００上に、ｐタイプの拡散層で構成されるチャネル領域が形成される。素子分離絶縁膜１０４は、ＳＴＩ（Shallow Trench Isolation）により形成され、ウェル領域及びチャネル領域の接合面を分断し、チャネル領域を他のトランジスタのチャネル領域と分断する。
トランスファートランジスタＴ６は、チャネル領域１０２上に形成されたｎＴＦＥＴであり、ゲート絶縁膜１０６と、ゲート電極１０８と、オフセットスペーサ１１０と、ソース側接合領域１１２と、ゲート側壁１１４と、ソース領域１１６と、ドレイン領域１１８と、を備えて構成される。本実施形態においては、ドライバートランジスタＴ２とトランスファートランジスタＴ６は、双方ともｎＴＦＥＴであるので、上記の構成は、ドライバートランジスタＴ２についても同様である。また、ドライバートランジスタＴ２とトランスファートランジスタＴ６は、素子分離絶縁膜１０４を介してそれぞれのｎタイプのドレイン領域１１８が隣接するように形成される。
ゲート絶縁膜１０６は、ＦＥＴにおいてゲートとチャネル領域の間に存在する絶縁膜である。ゲート電極１０８は、ＦＥＴのゲートをオン・オフするために電圧が印加される電極であり、このゲート電極１０８に電圧を印加することによりソース−ドレイン端子間の電流を制御する。オフセットスペーサ１１０と、ゲート側壁１１４により、ゲート電極１０８に側壁を形成する。ソース側接合領域１１２は、ｐタイプの半導体とｎタイプの半導体との間にトンネル接合を形成するためにソース領域から浅く形成される拡散層である。
以上が、ｎＴＦＥＴの構成であるが、次にプロセスについて説明する。ここでは、図４（ａ）のＡ−Ａ’断面図の断面構造に注目して、ドライバートランジスタＴ２とトランスファートランジスタＴ６を形成するフローを、その製造工程を追いつつ説明する。なお、ｐＴＦＥＴから構成されるロードトランジスタＴ３、Ｔ４に関しては、ドーピング種を変えるだけであり基本的な構成は同じであるので、説明を省略する。図５は、図４（ｂ）に示すトランジスタの構成のプロセスを示す図である。
まず、図５（ａ）に示すように、ｐタイプのシリコン基板、又は、ｎタイプのシリコン基板上に埋め込み素子分離法により深さ２０００〜３０００オングストローム（Å）の素子分離絶縁膜１０４を、に形成する。能動素子部には、図示しない１００オングストローム（Å）以下の酸化膜がシリコン表面に形成され、その後、図に示すようにウェル領域１００、及びチャネル領域１０２をイオン注入と活性化ＲＴＡ（Rapid Thermal Annealing）により形成する。典型的なイオン注入条件の例は、以下に示すような条件である。ｎタイプのウェル１００は、Ｐイオンを加速エネルギー５００ｋｅＶにてドーズ量３．０Ｅ１３ｃｍ−２とし、ｐタイプのチャネル１０２は、Ｂイオンを加速エネルギー１０ｋｅＶにてドーズ量１．０Ｅ１４ｃｍ−２とする。ｐＴＦＥＴで構成するロードトランジスタＴ３、Ｔ４の領域においては、ｐタイプのウェルは、Ｂイオンを加速エネルギー２６０ｋｅＶにてドーズ量２．０Ｅ１３ｃｍ−２とし、ｎタイプのチャネルは、Ｐイオンを加速エネルギー１０ｋｅＶにてドーズ量１．０Ｅ１４ｃｍ−２として形成する。
次に、図５（ｂ）に示すように、熱酸化法やＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって形成された５オングストローム（Å）から６０オングストローム（Å）のゲート絶縁膜１０６を介して、５００オングストローム（Å）から２０００オングストローム（Å）のポリシリコンでゲート電極１０８を堆積し、ゲート電極１０８へのプリドーピングを行う。この際、ｎＴＦＥＴに対してはｎタイプのドーピングを行う。典型的なｎタイプのドーピング条件の例としては、Ｐイオンを加速エネルギー５ｋｅＶにてドーズ量５．０Ｅ１５ｃｍ−２として行う。なお、ロードトランジスタＴ３、Ｔ４のｐＴＦＥＴに対してはｐタイプのドーピングを行い、そのドーピング条件はＢイオンを加速エネルギー２．５ｋｅＶにてドーズ量５．０Ｅ１５ｃｍ−２として行う。
次に、光リソグラフィー法、Ｘ線リソグラフィー法、又は電子ビームリソグラフィー法によってゲートパターニングを行い、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、ゲート電極１０８及びゲート絶縁膜１０６をエッチングすることでゲート電極を形成する。ここで、ゲート絶縁膜１０６としては、ＳｉＯ２に限られるものではなく、ＳｉＯＮ、ＳｉＮ、さらには、ＨｆＳｉＯＮ等の高誘電導体膜も考えられる。また、ポリシリコンゲート電極１０８の下にＴｉＮなどのメタル膜を形成することも考えられる。
次に、後酸化として、熱酸化法により後酸化ＳｉＯ２を１０オングストローム（Å）から２０オングストローム（Å）形成した後（図示しない）、ＬＰＣＶＤ法によりＳｉＯ２又はＳｉＮを用いてオフセットスペーサ１１０を３０オングストローム（Å）から１２０オングストローム（Å）の厚さで形成する。
次に、図５（ｃ）に示すように、浅い拡散層をソース側接合領域１１２として形成することにより、ソース領域においてトンネル接合を形成する。このソース側接合領域１１２は、例えば、Ｈａｌｏ条件としてＡｓイオンを加速エネルギー４０ｋｅＶにてドーズ量３．０Ｅ１３ｃｍ−２、３０度のチルトとしてイオン注入を行った後に、ＢＦ２イオン又はＢイオンを加速エネルギー１．０〜３．０ｋｅＶにてドーズ量５．０Ｅ１４ｃｍ−２〜１．５Ｅ１５ｃｍ−２としてイオン注入を行い形成する。また、ｐＴＦＥＴのソース側接合領域では、ｎタイプのトンネル接合を形成し、Ｈａｌｏ条件としてＢＦ２を加速エネルギー２０ｋｅＶにてドーズ量３．０Ｅ１３ｃｍ−２、３０度のチルトとしてイオン注入を行った後に、Ａｓイオンを加速エネルギー１．０〜３．０ｋｅＶにてドーズ量５．０Ｅ１４ｃｍ−２〜１．５Ｅ１５ｃｍ−２としてイオン注入を行い形成する。その後、活性化ＲＴＡを行う。なお、ＴＦＥＴにおいては、ドレイン側でのＧＩＤＬ（Gate induced drain leak）電流を抑制するために、ドレイン側の浅い拡散層の形成は行わない。
次に、図５（ｄ）に示すように、ゲート側壁１１４をＴＥＯＳやＳｉＮ、又はＴＥＯＳとＳｉＮの組み合わせを用いて形成する。続いて、ｎＴＦＥＴのソース領域及びｐＴＦＥＴのドレイン領域（図示しない）のみをレジストで開口し、ｐタイプの高濃度拡散層１１６をｐ＋ドーピングにより形成する。また、ｎＴＦＥＴのドレイン領域及びｐＴＦＥＴのソース領域（図示しない）のみをレジストで開口し、ｎタイプの高濃度拡散層１１８をｎ＋ドーピングにより形成する。具体的には、ｐ＋ドーピングは、Ｂイオンを加速エネルギー２ｋｅＶにてドーズ量２．０Ｅ１５〜４．０Ｅ１５ｃｍ−２とし、ｎ＋ドーピングは、Ａｓイオンを加速エネルギー１０ｋｅＶにてドーズ量２．０Ｅ１５〜４．０Ｅ１５ｃｍ−２などとする。
次に、活性化アニールを行うことにより、ｎＴＦＥＴ及びｐＴＦＥＴのソース領域とドレイン領域の高濃度拡散層を形成する。典型的なアニール条件としては、１０３０℃のスパイクアニールなどがある。このプロセスを経て、図４（ｂ）の断面図のような半導体が形成される。その後、例えばＮｉシリサイド層を形成し、さらに、層間膜や、コンタクトや、金属配線や、パッシベーションなどの一般的な形成を行うことにより、ＳＴＩによりドライバートランジスタＴ２とトランスファートランジスタＴ６が物理的に分断されたＴＦＥＴを用いたＳＲＡＭが形成される。
以上のように、本実施形態に係る半導体装置によれば、相互のｎタイプのドレイン間にＳＴＩが形成され物理的に分断された、ドライバートランジスタＴ２とトランスファートランジスタＴ６を同一の能動領域上に形成することにより、６つのＴＦＥＴを用いたＳＲＡＭのメモリセル１０を構成することができる。データ保持回路に、ＴＦＥＴを用いることにより、従来よりもリーク電流が少なく、かつ、低消費電力で駆動するＳＲＡＭを実現することができる。
（第２実施形態）
上述した第１実施形態に係る半導体装置においては、ｎタイプのチャネル領域上にあるｎＴＦＥＴのドレイン領域を物理的に分断することにより、ＴＦＥＴを用いたＳＲＡＭを構成する説明をしたが、本実施形態においては、ｐタイプのチャネル領域上にある２つのメモリセルのｎＴＦＥＴの間で共有されるソース領域を用いて電気的にチャネル領域を分断することにより、ＳＲＡＭを構成したものである。以下、上述した実施形態と異なる部分について、詳しく説明する。
回路の構成と動作については、上述した第１実施形態と同様であるので、詳しい説明は省略する。図６（ａ）は、本実施形態に係る２つのメモリセルのレイアウト図である。第１実施形態とは異なり、レイアウト上で２つのトランジスタＴ２、Ｔ６の共有するｎタイプのドレイン領域は、物理的に分断されていない。
図６（ｂ）は、図６（ａ）のＡ−Ａ’断面図である。ｐタイプの拡散層で構成されるウェル領域１２０と、このウェル領域１２０上に形成されたｎタイプの拡散層で構成されるチャネル領域１２２と、このチャネル領域１２２に形成されたｎＴＦＥＴで構成されるトランスファートランジスタＴ６と、このトランスファートランジスタＴ６とドレイン領域を共有する、ｎＴＦＥＴで構成されるドライバートランジスタＴ２を備えて構成される。図４（ｂ）と同じ符号は同じ構成要素を表している。この図６（ｂ）に示すように、ｐタイプのウェル領域１２０と、ｎタイプのチャネル領域１２２と、ドライバートランジスタＴ２のソース領域１２４の構成が、上述した実施形態と異なる部分である。
ｐタイプのウェル領域１２０上に形成されたｎタイプのチャネル領域１２２によって能動領域が構成されるので、ｎＴＦＥＴで構成されるドライバートランジスタＴ２及びｎＴＦＥＴで構成されるトランスファートランジスタＴ６のｐタイプで形成されたソース領域１１６、１２４がチャネル領域内でショートすることはない。しかしながら、ドライバートランジスタＴ２のソース領域１２４が、ウェル領域１２０とチャネル領域１２２との接合面まで達していない場合には、メモリセル１０ＡのドライバートランジスタＴ２とトランスファートランジスタＴ６で共有されるドレイン領域と、メモリセル１０ＢのドライバートランジスタＴ２とトランスファートランジスタＴ６で共有されるドレイン領域と、チャネル領域１２２とが全てｎタイプであるので、チャネル領域１２２においてショートしてしまう。そこで、図６（ｂ）に示す構成では、チャネル領域１２２をｐタイプのソース領域１２４により電気的に分断することにより、チャネル領域１２２においてショートすることを防ぐ構成となっている。以下、図７を用いて、プロセスについて説明する。
図７は、図６（ｂ）の構成を形成するためのプロセスを示す図である。ここでは、図６（ａ）のＡ−Ａ’断面図の断面構造に注目して、ドライバートランジスタＴ２とトランスファートランジスタＴ６を形成するフローを、その製造工程を追いつつ説明する。上述した第１実施形態と同様に、ロードトランジスタＴ３、Ｔ４を形成するｐＴＦＥＴに関しては、ドーピング種を変えるだけで基本構成は同じである。
まず、図７（ａ）に示すように、ｐタイプのシリコン基板、又はｎタイプのシリコン基板上に埋め込み素子分離法により深さ２０００オングストローム（Å）〜３０００オングストローム（Å）の素子分離絶縁膜を形成する。なお、本実施形態においては、能動領域内にＳＴＩが形成されていないため、図示しない。能動素子部には、図示しない１００オングストローム（Å）以下の酸化膜がシリコン表面に形成され、その後、ｐタイプのウェル領域１２０及びｎタイプのチャネル領域１２２がイオン注入及び活性化ＲＴＡで形成される。イオン注入条件の典型例は、ｐタイプのウェルがＢイオンを加速エネルギー２６０ｋｅＶにてドーズ量２．０Ｅ１３ｃｍ−２とし、ｎタイプのチャネルがＰイオンを加速エネルギー１０ｋｅＶにてドーズ量１．０Ｅ１４ｃｍ−２とするものである。以降、図７（ｃ）までは、図５（ｄ）までと同様に形成する。
次に、図７（ｄ）に示すように、ゲート側壁１１４を形成後に、ｎＴＦＥＴで構成されたトランスファートランジスタＴ６のソース領域、及び図示しないｐＴＦＥＴで構成されたロードトランジスタＴ３、Ｔ４のドレイン領域のみをレジストで開口してｐタイプの高濃度拡散層１１６をｐ＋ドーピングを行うことにより形成する。また、ｎＴＦＥＴで構成されたドライバートランジスタＴ２、トランスファートランジスタＴ６のドレイン領域、及びｐＴＦＥＴで構成されたロードトランジスタＴ３、Ｔ４のソース領域をレジストで開口してｎタイプの高濃度拡散層１１８をｎ＋ドーピングにより形成する。具体的には、ｐ＋ドーピングがＢイオンを加速エネルギー２ｋｅＶにてドーズ量２．０Ｅ１５〜４．０Ｅ１５ｃｍ−２としてイオン注入を行い、ｎ＋ドーピングがＡｓイオンを加速エネルギー１０ｋｅＶにてドーズ量２．０Ｅ１５〜４．０Ｅ１５ｃｍ−２としてイオン注入を行う。
次に、ドライバートランジスタＴ２のソース領域、すなわち、ＧＮＤ領域のみをレジストで開口してｐタイプの高濃度拡散層１２４を形成する。ここで、ＧＮＤ領域がチャネル領域１２２とウェル領域１２０の接合面よりも深く形成されることで各ノードが電気的に分断される。具体的には、ｐ＋ドーピングは、Ｂイオンを加速エネルギー５ｋｅＶにてドーズ量２．０Ｅ１５〜４．０Ｅ１５ｃｍ−２などとしてイオン注入を行う。
次に、活性化アニールを行うことにより、ｎＴＦＥＴ及びｐＴＦＥＴのソース領域とドレイン領域の高濃度拡散層を形成する。典型的なアニール条件としては、１０３０℃のスパイクアニールなどがある。このプロセスを経て、図６（ｂ）の断面図のような半導体が形成される。その後、例えばＮｉシリサイド層を形成し、さらに、層間膜や、コンタクトや、金属配線や、パッシベーションなどの一般的な形成を行うことにより、ウェル領域１２０に達するまで深く形成されたＧＮＤ領域１２４によりドライバートランジスタＴ２とトランスファートランジスタＴ６が電気的に分断されたＴＦＥＴを用いたＳＲＡＭが形成される。
以上のように、本実施形態に係る半導体装置によれば、ドライバートランジスタのｐタイプのソース領域を、ｐタイプのウェル領域１２０に達するまで深く形成することにより、メモリセル１０Ａのトランジスタのチャネル領域１２２と、メモリセル１０Ｂのトランジスタのｎタイプのチャネル領域１２２を電気的に分断することが可能となる。これにより、同一能動領域上に２つのメモリセル１０Ａ、１０Ｂのトランジスタを形成することで、６つのＴＦＥＴを用いたＳＲＡＭのメモリセル１０を構成することができる。
（第３実施形態）
上述した第２実施形態に係る半導体装置においては、ドライバートランジスタもトランスファートランジスタもｎＴＦＥＴにより構成したが、第３実施形態においては、ドライバートランジスタは第２実施形態と同様にｎＴＦＥＴで構成されるものの、トランスファートランジスタをｐＴＦＥＴで構成しようとするものである。以下、上述した実施形態と異なる部分に関して詳しく説明する。
図８は、本実施形態に係るメモリセル１０を示す回路図である。基本的な構成は図１に示すメモリセル１０と同様であるが、トランスファートランジスタＴ５、Ｔ６がｐＴＦＥＴから構成されている点が異なる。すなわち、トランスファートランジスタＴ５は、ゲートがトランスファートランジスタＴ５、Ｔ６をオンにするための電圧を印加するワード線ＷＷＬと接続され、ドレインがドライバートランジスタＴ１、Ｔ２に状態を記憶するための電圧を印加するビット線ＷＢＬと接続される。そして、ドライバートランジスタＴ１、Ｔ２は、トランスファートランジスタＴ５のゲート及びドレインに印加された電圧により状態を記憶する。トランスファートランジスタＴ６についても同様である。
図９は、本実施形態に係るメモリセル１０のレイアウトを示す図である。トランスファートランジスタＴ５、Ｔ６がｐＴＦＥＴにより構成されると、図９に示すように、ドライバートランジスタＴ１、Ｔ２のドレイン領域と、それぞれトランスファートランジスタＴ５、Ｔ６のソース領域とを共有することが可能となる。ソース領域とドレイン領域が異なるタイプの拡散層から形成されるＴＦＥＴで構成することにより、このような構成が可能となる。回路図と同じく、レイアウトに関しても、トランスファートランジスタＴ５、Ｔ６がｐＴＦＥＴとなっている以外は、図２に示すレイアウト図と同様であるので、詳しい説明は省略する。
図１０（ａ）は、図９に示されたメモリセル１０を２つ並べたレイアウト図である。図６（ａ）との違いは、トランスファートランジスタＴ５、Ｔ６のソース領域とドレイン領域が入れ替わっていることである。図１０（ｂ）は、図１０（ａ）のＡ−Ａ’断面図である。この図１０（ｂ）に示すように、各メモリセル１０Ａ、１０Ｂにおいて、ドライバートランジスタＴ２のｎタイプのドレイン領域と、トランスファートランジスタＴ６のｎタイプのソース領域がｎタイプのチャネル領域上で共有されている部分が上述した第２実施形態と異なる部分である。
すなわち、本実施形態に係る半導体装置は、ｐタイプの拡散層で構成されるウェル領域１２０と、このウェル領域１２０上に形成されたｎタイプの拡散層で構成されるチャネル領域１２２と、このチャネル領域１２２に形成されたｎＴＦＥＴで構成されるトランスファートランジスタＴ６と、このトランスファートランジスタＴ６のドレイン領域と、ソース領域を共有するｐＴＦＥＴで構成されるドライバートランジスタＴ２を備えて構成される。第２実施形態と同様に、レイアウト上で２つメモリセル１０Ａ、１０Ｂの、ドライバートランジスタＴ２のドレイン領域及びトランスファートランジスタＴ６のソース領域により共有されるｎタイプの拡散層の領域は、物理的に分断されていない。なお、図１０（ｂ）において、図４（ｂ）及び図６（ｂ）と同じ符号は、同じ構成要素を表している。各メモリセル１０Ａ、１０Ｂ間においてソース領域１２４によりショートすることを防ぐ構成となっているのは、第２実施形態と同様である。
以下、図１１を用いて、プロセスについて説明する。図１１は、図１０（ｂ）の構成を形成するためのプロセスを示す図である。ここでは、図１０（ａ）のＡ−Ａ’断面図の断面構造に注目して、ドライバートランジスタＴ２とトランスファートランジスタＴ６を形成するフローを、その製造工程を追いつつ説明する。上述した第１実施形態と同様に、ロードトランジスタＴ３、Ｔ４を形成するｐＴＦＥＴに関しては、ドーピング種を変えるだけで基本構成は同じである。
まず、図１１（ａ）に示すように、ｐタイプのシリコン基板、又はｎタイプのシリコン基板上に埋め込み素子分離法により深さ２０００オングストローム（Å）〜３０００オングストローム（Å）の素子分離絶縁膜を形成する。なお、本実施形態においては、能動領域内にＳＴＩが形成されていないため、図示しない。能動素子部には、図示しない１００オングストローム（Å）以下の酸化膜がシリコン表面に形成され、その後、ｐタイプのウェル領域１２０及びｎタイプのチャネル領域１２２がイオン注入及び活性化ＲＴＡで形成される。イオン注入条件の典型例は、ｐタイプのウェルがＢイオンを加速エネルギー２６０ｋｅＶにてドーズ量２．０Ｅ１３ｃｍ−２とし、ｎタイプのチャネルがＰイオンを加速エネルギー１０ｋｅＶにてドーズ量１．０Ｅ１４ｃｍ−２とするものである。以降、オフセットスペーサ１１０の形成までは、図５（ｂ）までと同様に形成する。
次に、図１１（ｂ）に示すように、浅い拡散層をソース側接合領域１１２、１２６として形成することにより、ｎＴＦＥＴ及びｐＴＦＥＴのソース領域におけるトンネル接合を形成する。このｎＴＦＥＴのソース側接合領域１１２は、例えば、Ｈａｌｏ条件としてＡｓイオンを加速エネルギー４０ｋｅＶにてドーズ量３．０Ｅ１３ｃｍ−２、３０度のチルトでイオン注入を行った後に、ＢＦ２イオン又はＢイオンを加速エネルギー１．０〜３．０ｋｅＶにてドーズ量５．０Ｅ１４ｃｍ−２〜１．５Ｅ１５ｃｍ−２としてイオン注入を行い、形成する。また、ｐＴＦＥＴのソース側接合領域１２６では、ｎタイプのトンネル接合を形成し、Ｈａｌｏ条件としてＢＦ２を加速エネルギー２０ｋｅＶにてドーズ量３．０Ｅ１３ｃｍ−２、３０度のチルトでイオン注入を行った後、Ａｓイオンを加速エネルギー１．０〜３．０ｋｅＶにてドーズ量５．０Ｅ１４ｃｍ−２〜１．５Ｅ１５ｃｍ−２でイオン注入を行い、形成する。その後、活性化ＲＴＡを行う。なお、ＴＦＥＴにおいては、ドレイン側でのＧＩＤＬ電流を抑制するために、ドレイン側の浅い拡散層の形成は行わない。
次に、図１１（ｃ）に示すように、上述した実施形態と同様のプロセスで、ゲート側壁１０８を形成する。その後、図１１（ｄ）に示すように、ｐＴＦＥＴで構成されたトランスファートランジスタＴ６のドレイン領域をレジストで開口してｐタイプの高濃度拡散層１１６をｐ＋ドーピングにより形成する。また、ｎＴＦＥＴのドレイン領域及びｐＴＦＥＴのソース領域のみをレジストで開口し、ｎタイプの高濃度拡散層１１８をｎ＋ドーピングにより形成する。具体的には、ｐ＋ドーピングは、Ｂイオンを加速エネルギー２ｋｅＶにてドーズ量２．０Ｅ１５〜４．０Ｅ１５ｃｍ−２としてイオン注入を行い、ｎ＋ドーピングは、Ａｓイオンを加速エネルギー１０ｋｅＶにてドーズ量２．０Ｅ１５〜４．０Ｅ１５ｃｍ−２としてイオン注入を行う。
次に、ドライバートランジスタＴ２のソース領域、すなわち、ＧＮＤ領域のみをレジストで開口してｐタイプの高濃度拡散層１２４を形成する。ここで、ＧＮＤ領域がチャネル領域１２２とウェル領域１２０の接合面よりも深く形成されることで各ノードが電気的に分断される。具体的には、ｐ＋ドーピングは、Ｂイオンを加速エネルギー５ｋｅＶにてドーズ量２．０Ｅ１５〜４．０Ｅ１５ｃｍ−２などとして行う。
次に、活性化アニールを行うことにより、ｎＴＦＥＴ及びｐＴＦＥＴのソース領域とドレイン領域の高濃度拡散層を形成する。典型的なアニール条件としては、１０３０℃のスパイクアニールなどがある。このプロセスを経て、図１０（ｂ）の断面図のような半導体が形成される。その後、例えばＮｉシリサイド層を形成し、さらに、層間膜や、コンタクトや、金属配線や、パッシベーションなどの一般的な形成を行うことにより、ウェル領域１２０に達するまで深く形成されたＧＮＤ領域１２４によりドライバートランジスタＴ２とトランスファートランジスタＴ６が電気的に分断されたＴＦＥＴを用いたＳＲＡＭが形成される。
以上のように、本実施形態に係る半導体装置によっても、ドライバートランジスタのｐタイプのソース領域を、ｐタイプのウェル領域１２０に達するまで深く形成することにより、メモリセル１０Ａのトランジスタのチャネル領域１２２と、メモリセル１０Ｂのトランジスタのｎタイプのチャネル領域１２２を電気的に分断することが可能となる。これにより、同一能動領域上に２つのメモリセル１０Ａ、１０Ｂのトランジスタを形成し、６つのＴＦＥＴを用いたＳＲＡＭのメモリセル１０を構成することができる。
なお、上述した各実施形態においては、ドライバートランジスタＴ２及びトランスファートランジスタＴ６を主に説明したが、ドライバートランジスタＴ１及びトランスファートランジスタＴ５についても同様に形成する。また、上述した各実施形態において記載されたドーピング条件などは、一例として示したものであり、他のドーピング条件として形成することは本発明の要旨を逸脱する範囲ではない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として呈示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。
１０：メモリセル、１２、１４：インバータ回路、２０：データ読出回路、Ｔ１、Ｔ２：ドライバートランジスタ、Ｔ３、Ｔ４：ロードトランジスタ、Ｔ５、Ｔ６：トランスファートランジスタ、Ｔ７、Ｔ８：読出用トランジスタ、２２：データ保持回路、１００：ウェル領域、１０２：チャネル領域、１０４：素子分離絶縁膜、１０６：絶縁膜、１０８：ゲート電極、１１０：オフセットスペーサ、１１２：ソース側接合領域、１１４：ゲート側壁、１１６：ソース領域、１１８：ドレイン領域

Claims (6)

  1. ｎタイプの拡散層で構成される、ウェル領域と、
    前記ウェル領域上に、ｐタイプの拡散層で構成される、チャネル領域と、
    前記チャネル領域に形成されたｎタイプのドレイン領域を有するＴＦＥＴで構成される、第１のトランジスタと、
    前記第１のトランジスタと隣接して設けられた第２のトランジスタであって、前記チャネル領域に形成されたｎタイプのドレイン領域を有するＴＦＥＴで構成される、第２のトランジスタと、
    前記第１のトランジスタのドレイン領域と、前記第２のトランジスタのドレイン領域との間に形成され、前記ウェル領域まで達する絶縁膜と、
    を備えることを特徴とする半導体装置。
  2. 前記第１のトランジスタは、ゲートが当該第１のトランジスタをオンにする電圧を印加するワード線と接続され、ソースが前記第２のトランジスタに状態を記憶する電圧を印加するビット線と接続され、
    前記第２のトランジスタは、前記第１のトランジスタがオンにされた場合に前記ビット線に印加された電圧の状態を記憶する、
    ことを特徴とする、請求項１に記載の半導体装置。
  3. 前記絶縁膜は、前記ウェル領域及び前記チャネル領域の接合面を分断し、前記チャネル領域を他のトランジスタのチャネル領域と分断する、素子分離領域から構成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. ｐタイプの拡散層で構成される、ウェル領域と、
    前記ウェル領域上に形成されたｎタイプの拡散層で構成される、チャネル領域と、
    前記チャネル領域に形成されたｎタイプのドレイン領域を有するＴＦＥＴで構成される、第１のトランジスタと、
    前記第１のトランジスタとドレイン領域を共有する第２のトランジスタであって、ｐタイプのソース領域を有するＴＦＥＴで構成され、前記ソース領域が前記ウェル領域と前記チャネル領域の接合面に達する、第２のトランジスタと、
    を備えることを特徴とする半導体装置。
  5. 前記第１のトランジスタは、ゲートが当該第１のトランジスタをオンにする電圧を印加するワード線と接続され、ソースが前記第２のトランジスタに状態を記憶する電圧を印加するビット線と接続され、
    前記第２のトランジスタは、前記第１のトランジスタがオンにされた場合に前記ビット線に印加された電圧の状態を記憶する、
    ことを特徴とする、請求項４に記載の半導体装置。
  6. ｐタイプの拡散層で構成される、ウェル領域と、
    前記ウェル領域上に形成されたｎタイプの拡散層で構成される、チャネル領域と、
    前記チャネル領域に形成されたｎタイプのソース領域を有するＴＦＥＴで構成される、第１のトランジスタと、
    ｎタイプのドレイン領域を、前記第１のトランジスタのソース領域と共有する第２のトランジスタであって、ｐタイプのソース領域を有するＴＦＥＴで構成され、前記ソース領域が前記ウェル領域と前記チャネル領域の接合面に達する、第２のトランジスタと、
    を備えることを特徴とする半導体装置。
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