JPH0846058A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH0846058A JPH0846058A JP6197161A JP19716194A JPH0846058A JP H0846058 A JPH0846058 A JP H0846058A JP 6197161 A JP6197161 A JP 6197161A JP 19716194 A JP19716194 A JP 19716194A JP H0846058 A JPH0846058 A JP H0846058A
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Abstract
(57)【要約】 （修正有）
【目的】 ＣＭＯＳを製造するために必要となるフォト
レジスト工程（ＰＲ）数を削減する。 【構成】 ｐ型シリコン基板１上に素子分離酸化膜２を
形成する（第１ＰＲ）。ゲート電極４を形成する（第２
ＰＲ）。ｐ型ＦＥＴ形成領域をフォトレジスト５で覆い
（第３ＰＲ）、Ｂ及びＡｓをイオン注入してｐ型ウェル
６及びｎ型拡散層を形成する。ｎ型ＦＥＴ形成領域をフ
ォトレジストで覆い（第４ＰＲ）、Ｐ及びＢをイオン注
入してｎ型ウェル８及びｐ型拡散層９を形成する
［（ａ）］。層間絶縁膜１０を形成し、拡散層の表面を
露出させるコンタクト孔１１と、ウェル６、８の表面を
露出させるウェルコンタクト孔１２を形成する（第５Ｐ
Ｒ）［（ｂ）］。Ａｌ配線１３を形成する（第６ＰＲ）
［（ｃ）］。
レジスト工程（ＰＲ）数を削減する。 【構成】 ｐ型シリコン基板１上に素子分離酸化膜２を
形成する（第１ＰＲ）。ゲート電極４を形成する（第２
ＰＲ）。ｐ型ＦＥＴ形成領域をフォトレジスト５で覆い
（第３ＰＲ）、Ｂ及びＡｓをイオン注入してｐ型ウェル
６及びｎ型拡散層を形成する。ｎ型ＦＥＴ形成領域をフ
ォトレジストで覆い（第４ＰＲ）、Ｐ及びＢをイオン注
入してｎ型ウェル８及びｐ型拡散層９を形成する
［（ａ）］。層間絶縁膜１０を形成し、拡散層の表面を
露出させるコンタクト孔１１と、ウェル６、８の表面を
露出させるウェルコンタクト孔１２を形成する（第５Ｐ
Ｒ）［（ｂ）］。Ａｌ配線１３を形成する（第６ＰＲ）
［（ｃ）］。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置の
製造方法に関し、特にｐ型およびｎ型ＭＯＳトランジス
タを有するＭＯＳ型半導体装置の製造方法に関する。
製造方法に関し、特にｐ型およびｎ型ＭＯＳトランジス
タを有するＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】相補型ＭＯＳ半導体集積回路は、その低
消費電力性から高密度の集積回路を製造するのに適した
構造・性能を有している。そのため、近年のシリコン系
ＭＯＳ型集積回路はほとんど全て相補型の構造となって
いる。しかしながら、相補型ＭＯＳ半導体集積回路を製
造するためには、同一シリコン基板上にｎ型ＭＯＳトラ
ンジスタとｐ型ＭＯＳトランジスタを同時に形成しなけ
ればならない。
消費電力性から高密度の集積回路を製造するのに適した
構造・性能を有している。そのため、近年のシリコン系
ＭＯＳ型集積回路はほとんど全て相補型の構造となって
いる。しかしながら、相補型ＭＯＳ半導体集積回路を製
造するためには、同一シリコン基板上にｎ型ＭＯＳトラ
ンジスタとｐ型ＭＯＳトランジスタを同時に形成しなけ
ればならない。
【０００３】而して、以前はシングルウェル構成の相補
型集積回路も製造されたが、現在では両トランジスタの
基板不純物濃度を最適化できるダブルウェル構成とする
ことが普通となっている。したがって、各導電型のＭＯ
Ｓトランジスタ形成工程のそれぞれにウェル形成工程、
しきい値電圧制御工程（チャネルドープ工程）、ソース
・ドレイン形成工程が必要になる。これらの不純物導入
工程をすべてリソグラフィ技術によるフォトレジスト膜
形成とそれに続くイオン注入で行ったとすると、それぞ
れに２マスク工程が必要である。
型集積回路も製造されたが、現在では両トランジスタの
基板不純物濃度を最適化できるダブルウェル構成とする
ことが普通となっている。したがって、各導電型のＭＯ
Ｓトランジスタ形成工程のそれぞれにウェル形成工程、
しきい値電圧制御工程（チャネルドープ工程）、ソース
・ドレイン形成工程が必要になる。これらの不純物導入
工程をすべてリソグラフィ技術によるフォトレジスト膜
形成とそれに続くイオン注入で行ったとすると、それぞ
れに２マスク工程が必要である。
【０００４】ＭＯＳトランジスタを形成するために、素
子分離酸化膜形成、ゲート電極形成、コンタクト孔形
成、Ａｌ配線形成の基本工程にそれぞれ１回のフォトマ
スク工程が行われるので先のフォトマスク工程を合わせ
て、相補型ＭＯＳ半導体集積回路を製造するためには全
部で１０回のフォトマスク工程が必要となる。これをよ
り詳しく説明すると以下のようになる。
子分離酸化膜形成、ゲート電極形成、コンタクト孔形
成、Ａｌ配線形成の基本工程にそれぞれ１回のフォトマ
スク工程が行われるので先のフォトマスク工程を合わせ
て、相補型ＭＯＳ半導体集積回路を製造するためには全
部で１０回のフォトマスク工程が必要となる。これをよ
り詳しく説明すると以下のようになる。
【０００５】（１）ｐ型ウェルＰＲ（フォトレジスト）
工程：ｐ型ＭＯＳトランジスタ形成領域をフォトレジス
トで覆い、イオン注入によってｐ型ウェルを形成する。 （２）ｎ型ウェルＰＲ工程：ｎ型ＭＯＳトランジスタ形
成領域をフォトレジストで覆い、イオン注入によってｎ
型ウェルを形成する。 （３）素子分離ＰＲ工程：フォトレジストによりシリコ
ン窒化膜をパターニングし、このシリコン窒化膜をマス
クに選択的熱酸化を行い素子分離酸化膜を形成する。 （４）ｐ型ウェルしきい値電圧調整ＰＲ工程：ｐ型ＭＯ
Ｓトランジスタ形成領域をフォトレジストで覆い、イオ
ン注入によってｎ型ＭＯＳトランジスタのしきい値電圧
を調整する。
工程：ｐ型ＭＯＳトランジスタ形成領域をフォトレジス
トで覆い、イオン注入によってｐ型ウェルを形成する。 （２）ｎ型ウェルＰＲ工程：ｎ型ＭＯＳトランジスタ形
成領域をフォトレジストで覆い、イオン注入によってｎ
型ウェルを形成する。 （３）素子分離ＰＲ工程：フォトレジストによりシリコ
ン窒化膜をパターニングし、このシリコン窒化膜をマス
クに選択的熱酸化を行い素子分離酸化膜を形成する。 （４）ｐ型ウェルしきい値電圧調整ＰＲ工程：ｐ型ＭＯ
Ｓトランジスタ形成領域をフォトレジストで覆い、イオ
ン注入によってｎ型ＭＯＳトランジスタのしきい値電圧
を調整する。
【０００６】（５）ｎ型ウェルしきい値電圧調整ＰＲ工
程：ｎ型ＭＯＳトランジスタ形成領域をフォトレジスト
で覆い、イオン注入によってｐ型ＭＯＳトランジスタの
しきい値電圧を調整する。 （６）ゲート電極ＰＲ工程：熱酸化により形成されたゲ
ート酸化膜上にポリシリコンを堆積し、フォトレジスト
を用いてパターニングする。 （７）ｎ型拡散層ＰＲ工程：ｎ型ＭＯＳトランジスタ形
成部およびｎ型ウェルのコンタクト領域を露出させるフ
ォトレジストをマスクにイオン注入を行いｎ型ＭＯＳト
ランジスタのソース・ドレイン領域とｎ型ウェルの高濃
度領域を形成する。
程：ｎ型ＭＯＳトランジスタ形成領域をフォトレジスト
で覆い、イオン注入によってｐ型ＭＯＳトランジスタの
しきい値電圧を調整する。 （６）ゲート電極ＰＲ工程：熱酸化により形成されたゲ
ート酸化膜上にポリシリコンを堆積し、フォトレジスト
を用いてパターニングする。 （７）ｎ型拡散層ＰＲ工程：ｎ型ＭＯＳトランジスタ形
成部およびｎ型ウェルのコンタクト領域を露出させるフ
ォトレジストをマスクにイオン注入を行いｎ型ＭＯＳト
ランジスタのソース・ドレイン領域とｎ型ウェルの高濃
度領域を形成する。
【０００７】（８）ｐ型拡散層ＰＲ工程：ｐ型ＭＯＳト
ランジスタ形成部およびｐ型ウェルのコンタクト領域を
露出させるフォトレジストをマスクにイオン注入を行い
ｐ型ＭＯＳトランジスタのソース・ドレイン領域とｐ型
ウェルの高濃度領域を形成する。 （９）コンタクトＰＲ工程：層間絶縁膜を被着し、コン
タクトホールを開孔する。 （１０）配線ＰＲ工程：Ａｌを被着し、フォトレジスト
を用いてパターニングする。
ランジスタ形成部およびｐ型ウェルのコンタクト領域を
露出させるフォトレジストをマスクにイオン注入を行い
ｐ型ＭＯＳトランジスタのソース・ドレイン領域とｐ型
ウェルの高濃度領域を形成する。 （９）コンタクトＰＲ工程：層間絶縁膜を被着し、コン
タクトホールを開孔する。 （１０）配線ＰＲ工程：Ａｌを被着し、フォトレジスト
を用いてパターニングする。
【０００８】以上のように標準的な相補型ＭＯＳ半導体
装置の製造方法では、多くのフォトレジスト工程が必要
となるので、工程が複雑になりまた開発期間および製造
時間が長期化し、コストアップを招いていた。そこで、
これまでにも上記のフォトマスク回数を削減するための
さまざまな提案がなされている。
装置の製造方法では、多くのフォトレジスト工程が必要
となるので、工程が複雑になりまた開発期間および製造
時間が長期化し、コストアップを招いていた。そこで、
これまでにも上記のフォトマスク回数を削減するための
さまざまな提案がなされている。
【０００９】第１の方法は、特開平４−３４３２６４号
公報に記載されているように、ｎ型ウェルを形成する際
のフォトレジストをマスクとして液相成長法により選択
的にシリコン酸化膜を成長させて、これをマスクとして
他方のウェルを形成する方法である。これにより１回の
ＰＲ工程の削減が可能となる。第２の方法は、例えば特
開平３−１７１６７２号公報に記載されているように、
ウェル形成のためのフォトレジストによりしきい値電圧
調整のためのフォトレジストを兼用させることである。
この場合、ウェル形成用のイオン注入は素子分離酸化膜
を透過する加速エネルギーで行われる。この手法により
２回のＰＲ工程の削減が可能となる。
公報に記載されているように、ｎ型ウェルを形成する際
のフォトレジストをマスクとして液相成長法により選択
的にシリコン酸化膜を成長させて、これをマスクとして
他方のウェルを形成する方法である。これにより１回の
ＰＲ工程の削減が可能となる。第２の方法は、例えば特
開平３−１７１６７２号公報に記載されているように、
ウェル形成のためのフォトレジストによりしきい値電圧
調整のためのフォトレジストを兼用させることである。
この場合、ウェル形成用のイオン注入は素子分離酸化膜
を透過する加速エネルギーで行われる。この手法により
２回のＰＲ工程の削減が可能となる。
【００１０】また、第３の方法として、特開昭６２−１
４９１６３号公報において提案された、ウェル形成時の
フォトレジストマスクとソース・ドレイン領域形成時の
フォトレジストマスクとを共用させる手法がある。以
下、図５を参照して上記公報に記載された第３の改善方
法について説明する。まず、図５（ａ）に示すように、
ｎ型シリコン基板１ａ上に、ＬＯＣＯＳ法ににより素子
分離酸化膜２を形成し、続いてゲート酸化膜３とゲート
電極４を形成する。このとき、ｐ型ウェルのウェル電位
を固定するためのｐ型拡散層の形成領域上にゲート電極
と同一材料からなるイオン注入マスク４ａを形成してお
く。
４９１６３号公報において提案された、ウェル形成時の
フォトレジストマスクとソース・ドレイン領域形成時の
フォトレジストマスクとを共用させる手法がある。以
下、図５を参照して上記公報に記載された第３の改善方
法について説明する。まず、図５（ａ）に示すように、
ｎ型シリコン基板１ａ上に、ＬＯＣＯＳ法ににより素子
分離酸化膜２を形成し、続いてゲート酸化膜３とゲート
電極４を形成する。このとき、ｐ型ウェルのウェル電位
を固定するためのｐ型拡散層の形成領域上にゲート電極
と同一材料からなるイオン注入マスク４ａを形成してお
く。
【００１１】次に、図５（ｂ）に示すように、ｎ型ＭＯ
Ｓトランジスタ形成領域外をフォトレジスト５ａにて覆
い、ｐ型ウェル６を形成するためのイオン注入と、トラ
ンジスタのしきい値を調整するためのチャネルドープ
と、ソース・ドレイン領域となるｎ型拡散層７を形成す
るためのイオン注入を順次行う。
Ｓトランジスタ形成領域外をフォトレジスト５ａにて覆
い、ｐ型ウェル６を形成するためのイオン注入と、トラ
ンジスタのしきい値を調整するためのチャネルドープ
と、ソース・ドレイン領域となるｎ型拡散層７を形成す
るためのイオン注入を順次行う。
【００１２】次に、図５（ｃ）に示すように、ｐ型ＭＯ
Ｓトランジスタの形成領域外をフォトレジスト５ｂで覆
い、トランジスタのしきい値を調整するためのチャネル
ドープと、ソース・ドレイン領域となるｐ型拡散層９を
形成するためのイオン注入を順次行う。続いて、図５
（ｄ）に示すように、イオン注入マスク４ａを露出させ
るフォトレジスト５ｃを形成し、これをマスクとしてイ
オン注入マスク４ａをエッチング除去した後、ボロンの
イオン注入を行ってｐ型拡散層９を形成する。このｐ型
拡散層９には、後にウェル電位を固定するための配線が
接続される。
Ｓトランジスタの形成領域外をフォトレジスト５ｂで覆
い、トランジスタのしきい値を調整するためのチャネル
ドープと、ソース・ドレイン領域となるｐ型拡散層９を
形成するためのイオン注入を順次行う。続いて、図５
（ｄ）に示すように、イオン注入マスク４ａを露出させ
るフォトレジスト５ｃを形成し、これをマスクとしてイ
オン注入マスク４ａをエッチング除去した後、ボロンの
イオン注入を行ってｐ型拡散層９を形成する。このｐ型
拡散層９には、後にウェル電位を固定するための配線が
接続される。
【００１３】次に、図５（ｅ）に示すように、層間絶縁
膜１０を被着し、コンタクト孔を開孔した後、Ａｌ配線
１３を形成する。この製法によれば、フォトレジスト工
程を、素子分離ＰＲ工程、ゲート電極ＰＲ工程、
ｎ型ソース・ドレインＰＲ工程、ｐ型ソース・ドレイ
ンＰＲ工程、ｐ型ウェルコンタクト領域ＰＲ工程、
コンタクトホールＰＲ工程、配線ＰＲ工程、の７回と
することができる。
膜１０を被着し、コンタクト孔を開孔した後、Ａｌ配線
１３を形成する。この製法によれば、フォトレジスト工
程を、素子分離ＰＲ工程、ゲート電極ＰＲ工程、
ｎ型ソース・ドレインＰＲ工程、ｐ型ソース・ドレイ
ンＰＲ工程、ｐ型ウェルコンタクト領域ＰＲ工程、
コンタクトホールＰＲ工程、配線ＰＲ工程、の７回と
することができる。
【００１４】
【発明が解決しようとする課題】上述した標準的な相補
型半導体装置の製造方法では１０回のフォトレジスト工
程が必要であり、それに対して改良を加えた第１、第２
の方法を採用しても１乃至２回のフォトレジスト回数を
削減できるに過ぎず、依然多くの工程数が要していた。
回数の最も少ない図５に示した第３の方法でも、７回の
フォトマスク工程が必要であり、さらにこの第３の方法
には、基板電位を基板表面において固定するためのコ
ンタクト領域（高濃度ｎ型拡散層）が形成できない、
ｎ型ウェルが形成されておらずいわゆるシングルウェル
構成となっている、という欠点がある。
型半導体装置の製造方法では１０回のフォトレジスト工
程が必要であり、それに対して改良を加えた第１、第２
の方法を採用しても１乃至２回のフォトレジスト回数を
削減できるに過ぎず、依然多くの工程数が要していた。
回数の最も少ない図５に示した第３の方法でも、７回の
フォトマスク工程が必要であり、さらにこの第３の方法
には、基板電位を基板表面において固定するためのコ
ンタクト領域（高濃度ｎ型拡散層）が形成できない、
ｎ型ウェルが形成されておらずいわゆるシングルウェル
構成となっている、という欠点がある。
【００１５】上記のため、基板電位は基板裏面におい
て固定することになるが、ノイズ等によりｐ型ＭＯＳト
ランジスタの基板電位が変動しやすくなり、動作不安定
やラッチアップを起こしやすくなる。また、について
は、ｐ型ウェルの形成方法を利用してｎウェルを形成す
ることもできるがその場合には、ｎウェルの電位はさら
に不安定なる。この問題点を解決するには、ｐ型ウェル
にｐ型拡散層９を形成した手法を用いてｎ型ウェル側に
もｎ型拡散層を形成する必要があり、さらに１回のフォ
トマスク工程が増加することになり、結局８回のフォト
マスク回数を要することになる。本発明はこのような状
況に鑑みてなされたものであって、その目的は、より少
ないフォトマスク工程で信頼性の高い相補型ＭＯＳ半導
体装置を製造しうるようにすることである。
て固定することになるが、ノイズ等によりｐ型ＭＯＳト
ランジスタの基板電位が変動しやすくなり、動作不安定
やラッチアップを起こしやすくなる。また、について
は、ｐ型ウェルの形成方法を利用してｎウェルを形成す
ることもできるがその場合には、ｎウェルの電位はさら
に不安定なる。この問題点を解決するには、ｐ型ウェル
にｐ型拡散層９を形成した手法を用いてｎ型ウェル側に
もｎ型拡散層を形成する必要があり、さらに１回のフォ
トマスク工程が増加することになり、結局８回のフォト
マスク回数を要することになる。本発明はこのような状
況に鑑みてなされたものであって、その目的は、より少
ないフォトマスク工程で信頼性の高い相補型ＭＯＳ半導
体装置を製造しうるようにすることである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
の本発明によるＭＯＳ型半導体装置の製造方法は、
（１）半導体基板上に選択的に素子分離酸化膜を形成す
る工程と、（２）前記素子分離酸化膜の形成されていな
い領域上にゲート絶縁膜を介してゲート電極を形成する
工程と、（３）第１導電型ＭＯＳトランジスタの形成さ
れる領域およびこの領域を囲む前記素子分離酸化膜を露
出させるフォトレジストマスクを形成する工程と、
（４）第２導電型不純物および第１導電型不純物をイオ
ン注入して前記フォトレジストマスクで覆われていない
領域に第２導電型ウェルを形成するとともに第１導電型
のソース・ドレイン領域を形成する工程と、（６）前記
素子分離酸化膜を貫通して前記第２導電型ウェルの表面
を露出させるウェルコンタクト孔を開孔する工程と、
（７）前記ウェルコンタクト孔を介して前記第２導電型
ウェルに接触する該ウェルの電位を固定させるための配
線を形成する工程と、を含むものである。
の本発明によるＭＯＳ型半導体装置の製造方法は、
（１）半導体基板上に選択的に素子分離酸化膜を形成す
る工程と、（２）前記素子分離酸化膜の形成されていな
い領域上にゲート絶縁膜を介してゲート電極を形成する
工程と、（３）第１導電型ＭＯＳトランジスタの形成さ
れる領域およびこの領域を囲む前記素子分離酸化膜を露
出させるフォトレジストマスクを形成する工程と、
（４）第２導電型不純物および第１導電型不純物をイオ
ン注入して前記フォトレジストマスクで覆われていない
領域に第２導電型ウェルを形成するとともに第１導電型
のソース・ドレイン領域を形成する工程と、（６）前記
素子分離酸化膜を貫通して前記第２導電型ウェルの表面
を露出させるウェルコンタクト孔を開孔する工程と、
（７）前記ウェルコンタクト孔を介して前記第２導電型
ウェルに接触する該ウェルの電位を固定させるための配
線を形成する工程と、を含むものである。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１、図２は、本発明の第１の実施例
を説明するための工程順断面図である。まず、図１
（ａ）に示すように、ｐ型シリコン基板１の主表面にＬ
ＯＣＯＳ法により膜厚４００〜６００ｎｍの素子分離酸
化膜２を形成する。次いで、図１（ｂ）に示すように、
素子分離酸化膜２の形成されていない領域内に熱酸化に
より膜厚１５〜２５ｎｍのゲート酸化膜３を形成した
後、その上に膜厚３００〜４００ｎｍに多結晶シリコン
膜を堆積しこれをフォトリソグラフィ法およびドライエ
ッチング法によりパターニングしてゲート電極４を形成
する。ゲート電極形成材料としては、多結晶シリコンに
代え、高融点金属シリサイドまたはポリサイドを用いて
もよい。
て説明する。 ［第１の実施例］図１、図２は、本発明の第１の実施例
を説明するための工程順断面図である。まず、図１
（ａ）に示すように、ｐ型シリコン基板１の主表面にＬ
ＯＣＯＳ法により膜厚４００〜６００ｎｍの素子分離酸
化膜２を形成する。次いで、図１（ｂ）に示すように、
素子分離酸化膜２の形成されていない領域内に熱酸化に
より膜厚１５〜２５ｎｍのゲート酸化膜３を形成した
後、その上に膜厚３００〜４００ｎｍに多結晶シリコン
膜を堆積しこれをフォトリソグラフィ法およびドライエ
ッチング法によりパターニングしてゲート電極４を形成
する。ゲート電極形成材料としては、多結晶シリコンに
代え、高融点金属シリサイドまたはポリサイドを用いて
もよい。
【００１８】次に、フォトリソグラフィ法によりｐ型Ｍ
ＯＳトランジスタの素子領域を覆うフォトレジスト５ａ
（膜厚２．５μｍ）を形成し、これをマスクにボロンと
ヒ素とを連続的にイオン注入して、ｎ型ＭＯＳトランジ
スタの形成領域であるｐ型ウェル６と、ｎ型ＭＯＳトラ
ンジスタのソース・ドレイン領域となるｎ型拡散層７を
形成する［図１（ｃ）］。
ＯＳトランジスタの素子領域を覆うフォトレジスト５ａ
（膜厚２．５μｍ）を形成し、これをマスクにボロンと
ヒ素とを連続的にイオン注入して、ｎ型ＭＯＳトランジ
スタの形成領域であるｐ型ウェル６と、ｎ型ＭＯＳトラ
ンジスタのソース・ドレイン領域となるｎ型拡散層７を
形成する［図１（ｃ）］。
【００１９】この時ウェル形成のイオン注入はしきい値
電圧制御および素子分離領域の寄生ＭＯＳの制御を兼用
しており、イオン注入は、ゲート電極またはゲート電極
および素子分離酸化膜を透過させて行われる。このイオ
ン注入は必要に応じて多数回に分割して行われる。本実
施例では、４００ｋｅＶ、５×１０13cm-2のボロン注入
と６０ｋｅＶ、１×１０13cm-2のボロン注入を行った
（前者では、素子分離酸化膜およびゲート電極を透過
し、後者ではゲート電極を透過する）。この時２．５μ
ｍ厚のフォトレジストはイオン注入のマスクとして作用
する。
電圧制御および素子分離領域の寄生ＭＯＳの制御を兼用
しており、イオン注入は、ゲート電極またはゲート電極
および素子分離酸化膜を透過させて行われる。このイオ
ン注入は必要に応じて多数回に分割して行われる。本実
施例では、４００ｋｅＶ、５×１０13cm-2のボロン注入
と６０ｋｅＶ、１×１０13cm-2のボロン注入を行った
（前者では、素子分離酸化膜およびゲート電極を透過
し、後者ではゲート電極を透過する）。この時２．５μ
ｍ厚のフォトレジストはイオン注入のマスクとして作用
する。
【００２０】次に、フォトリソグラフィ法によりｎ型Ｍ
ＯＳトランジスタの素子領域を覆うフォトレジスト５ｂ
（膜厚２．５μｍ）を形成し、これをマスクにリンとボ
ロンとを連続的にイオン注入して、ｐ型ＭＯＳトランジ
スタの形成領域であるｎ型ウェル８と、ｐ型ＭＯＳトラ
ンジスタのソース・ドレイン領域となるｐ型拡散層９を
形成する［図２（ａ）］。
ＯＳトランジスタの素子領域を覆うフォトレジスト５ｂ
（膜厚２．５μｍ）を形成し、これをマスクにリンとボ
ロンとを連続的にイオン注入して、ｐ型ＭＯＳトランジ
スタの形成領域であるｎ型ウェル８と、ｐ型ＭＯＳトラ
ンジスタのソース・ドレイン領域となるｐ型拡散層９を
形成する［図２（ａ）］。
【００２１】この場合も、ウェル形成用のイオン注入は
しきい値電圧制御および素子分離領域の寄生ＭＯＳの制
御を兼用しており、ゲート電極および素子分離酸化膜を
透過させるイオン注入（８００ｋｅＶ、５×１０13cm-2
のリン注入）と、ゲート電極のみを透過させるイオン注
入（１００ｋｅＶ、１．５×１０13cm-2のリン注入）が
行われる。
しきい値電圧制御および素子分離領域の寄生ＭＯＳの制
御を兼用しており、ゲート電極および素子分離酸化膜を
透過させるイオン注入（８００ｋｅＶ、５×１０13cm-2
のリン注入）と、ゲート電極のみを透過させるイオン注
入（１００ｋｅＶ、１．５×１０13cm-2のリン注入）が
行われる。
【００２２】続いて、ＣＶＤ法により膜厚０．８μｍの
層間絶縁膜１０を形成し、フォトリソグラフィ技術とド
ライエッチング技術によって層間絶縁膜１０を貫通して
拡散層７、９の表面を露出させるコンタクト孔１１と、
層間絶縁膜１０および素子分離絶縁膜２を貫通してウェ
ル６、８の表面を露出させるウェルコンタクト孔１２と
を開孔する［図２（ｂ）］。
層間絶縁膜１０を形成し、フォトリソグラフィ技術とド
ライエッチング技術によって層間絶縁膜１０を貫通して
拡散層７、９の表面を露出させるコンタクト孔１１と、
層間絶縁膜１０および素子分離絶縁膜２を貫通してウェ
ル６、８の表面を露出させるウェルコンタクト孔１２と
を開孔する［図２（ｂ）］。
【００２３】最後に、バリア層となるＴｉＳｉ2 と配線
層となるＡｌまたはその合金を被着し、フォトリソグラ
フィ法を適用して上記積層膜をパターニングしてＡｌ配
線１３を形成する［図２（ｃ）］。本実施例において、
必要となるフォトレジスト工程は、図１（ａ）、
（ｂ）、（ｃ）、図２（ａ）、（ｂ）、（ｃ）に対応し
た６回となっている。
層となるＡｌまたはその合金を被着し、フォトリソグラ
フィ法を適用して上記積層膜をパターニングしてＡｌ配
線１３を形成する［図２（ｃ）］。本実施例において、
必要となるフォトレジスト工程は、図１（ａ）、
（ｂ）、（ｃ）、図２（ａ）、（ｂ）、（ｃ）に対応し
た６回となっている。
【００２４】本発明においては、ソース・ドレイン形成
用のイオン注入マスクとウェル形成のためのイオン注入
マスクが共用化されているため、従来技術のように拡散
層上でコンタクトをとろうとすると、工程上その個所に
はウェルの導電型と反対導電型の不純物がイオン注入さ
れてしまう。そのため、電気的に絶縁されるのでウェル
電位を与えることができない。
用のイオン注入マスクとウェル形成のためのイオン注入
マスクが共用化されているため、従来技術のように拡散
層上でコンタクトをとろうとすると、工程上その個所に
はウェルの導電型と反対導電型の不純物がイオン注入さ
れてしまう。そのため、電気的に絶縁されるのでウェル
電位を与えることができない。
【００２５】そこで、本発明においては、ウェル電位を
固定するためのコンタクト孔は素子分離酸化膜を貫通し
て設けられる。そのコンタクト領域には高濃度の拡散層
が形成されていないので、配線とウェルはショットキー
接触することになる。本実施例において、ウェル濃度は
素子分離酸化膜の直下で２×１０17cm-3であり、Ａｌ配
線の下層のバリアメタルであるＴｉＳｉ2 とは、オン抵
抗が１．５ｋΩ／μｍ2 のショットキーダイオードとな
っている。このダイオードのターンオン電圧も０．２９
Ｖと十分低い。
固定するためのコンタクト孔は素子分離酸化膜を貫通し
て設けられる。そのコンタクト領域には高濃度の拡散層
が形成されていないので、配線とウェルはショットキー
接触することになる。本実施例において、ウェル濃度は
素子分離酸化膜の直下で２×１０17cm-3であり、Ａｌ配
線の下層のバリアメタルであるＴｉＳｉ2 とは、オン抵
抗が１．５ｋΩ／μｍ2 のショットキーダイオードとな
っている。このダイオードのターンオン電圧も０．２９
Ｖと十分低い。
【００２６】このショットキーダイオードは、その電気
的特性上、ＭＯＳトランジスタのドレイン電流を流すに
は適さないが電流のほとんど流れないウェル電位固定の
ためだけなら十分な働きをする。ただし、前記のウェル
濃度が１×１０17cm-3に満たない時は、ダイオードのオ
ン抵抗が急激に大きくなり、動作上好ましくない。よっ
て、素子分離酸化膜直下のウェルの不純物濃度が１×１
０17cm-3以上となるようにウェル形成用のイオン注入を
行う必要がある。
的特性上、ＭＯＳトランジスタのドレイン電流を流すに
は適さないが電流のほとんど流れないウェル電位固定の
ためだけなら十分な働きをする。ただし、前記のウェル
濃度が１×１０17cm-3に満たない時は、ダイオードのオ
ン抵抗が急激に大きくなり、動作上好ましくない。よっ
て、素子分離酸化膜直下のウェルの不純物濃度が１×１
０17cm-3以上となるようにウェル形成用のイオン注入を
行う必要がある。
【００２７】［第２の実施例］次に、図３、図４を参照
して本発明の第２の実施例について説明する。なお、図
３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）はこの第２の実
施例の製造方法を示す工程順断面図である。まず、図３
（ａ）に示すように、ｐ型シリコン基板１上に素子分離
酸化膜２を形成し、次に、図３（ｂ）に示すように、ゲ
ート酸化膜３、ゲート電極４を形成し、さらに、図３
（ｃ）に示すように、フォトレジスト５ａをマスクとし
たイオン注入を行って、ｐ型ウェル６とｎ型拡散層７を
形成する（ここまでの工程は、第１の実施例のそれと変
わらない）。
して本発明の第２の実施例について説明する。なお、図
３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）はこの第２の実
施例の製造方法を示す工程順断面図である。まず、図３
（ａ）に示すように、ｐ型シリコン基板１上に素子分離
酸化膜２を形成し、次に、図３（ｂ）に示すように、ゲ
ート酸化膜３、ゲート電極４を形成し、さらに、図３
（ｃ）に示すように、フォトレジスト５ａをマスクとし
たイオン注入を行って、ｐ型ウェル６とｎ型拡散層７を
形成する（ここまでの工程は、第１の実施例のそれと変
わらない）。
【００２８】次に、図４（ａ）に示すように、先にイオ
ン注入マスクとして用いたフォトレジスト５ａをマスク
として液相中でシリコン酸化膜を成長させて、膜厚約
１．５μｍの選択成長シリコン酸化膜１４を形成する。
次いで、図４（ｂ）に示すように、このシリコン酸化膜
１４をマスクとしてイオン注入を行って、ｎ型ウェル８
とｐ型拡散層９とを形成する。
ン注入マスクとして用いたフォトレジスト５ａをマスク
として液相中でシリコン酸化膜を成長させて、膜厚約
１．５μｍの選択成長シリコン酸化膜１４を形成する。
次いで、図４（ｂ）に示すように、このシリコン酸化膜
１４をマスクとしてイオン注入を行って、ｎ型ウェル８
とｐ型拡散層９とを形成する。
【００２９】次いで、先の実施例の場合と同様に、層間
絶縁膜１０を堆積し、コンタクト孔１１およびウェルコ
ンタクト孔１２とを開孔した後、Ａｌ配線１３を形成し
て、本実施例による半導体装置の製造が完了する。この
方法によればマスク工程をさらに１回減らすことがで
き、ＣＭＯＳ製造に必要なマスク工程は全部で５回にな
る。
絶縁膜１０を堆積し、コンタクト孔１１およびウェルコ
ンタクト孔１２とを開孔した後、Ａｌ配線１３を形成し
て、本実施例による半導体装置の製造が完了する。この
方法によればマスク工程をさらに１回減らすことがで
き、ＣＭＯＳ製造に必要なマスク工程は全部で５回にな
る。
【００３０】
【発明の効果】以上説明したように、本発明は、ウェル
形成のためのイオン注入マスクとソース・ドレイン形成
のためのイオン注入マスクとを共用させるとともに、ウ
ェル電位を素子分離酸化膜を貫通させたコンタクト孔を
介して接触する配線により固定するようにしたものであ
るので、本発明によれば、従来、７回以上であったＣＭ
ＯＳ製造に必要なマスク工程を６回もしくは５回に削減
することができる。よって、本発明によれば、ＣＭＯＳ
製造に要する開発工期と製造工数を短縮することがで
き、製造コストを低下させることができる。
形成のためのイオン注入マスクとソース・ドレイン形成
のためのイオン注入マスクとを共用させるとともに、ウ
ェル電位を素子分離酸化膜を貫通させたコンタクト孔を
介して接触する配線により固定するようにしたものであ
るので、本発明によれば、従来、７回以上であったＣＭ
ＯＳ製造に必要なマスク工程を６回もしくは５回に削減
することができる。よって、本発明によれば、ＣＭＯＳ
製造に要する開発工期と製造工数を短縮することがで
き、製造コストを低下させることができる。
【図１】本発明の第１の実施例の製造方法を示す工程順
断面図の一部。
断面図の一部。
【図２】本発明の第１の実施例の製造方法を示す、図１
の工程に続く工程順断面図。
の工程に続く工程順断面図。
【図３】本発明の第２の実施例の製造方法を示す工程順
断面図の一部。
断面図の一部。
【図４】本発明の第２の実施例の製造方法を示す、図３
の工程に続く工程順断面図。
の工程に続く工程順断面図。
【図５】標準的なＣＭＯＳの製造方法の第３の改善方法
を説明するための工程順断面図。
を説明するための工程順断面図。
１ ｐ型シリコン基板 １ａ ｎ型シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ４ａ イオン注入マスク ５ａ、５ｂ、５ｃ フォトレジスト ６ ｐ型ウェル ７ ｎ型拡散層 ８ ｎ型ウェル ９ ｐ型拡散層 １０ 層間絶縁膜 １１ コンタクト孔 １２ ウェルコンタクト孔 １３ Ａｌ配線 １４ 選択成長シリコン酸化膜
Claims (5)
- 【請求項１】 （１）半導体基板上に選択的に素子分離
酸化膜を形成する工程と、 （２）前記素子分離酸化膜の形成されていない領域上に
ゲート絶縁膜を介してゲート電極を形成する工程と、 （３）第１導電型ＭＯＳトランジスタの形成される領域
およびこの領域を囲む前記素子分離酸化膜を露出させる
フォトレジストマスクを形成する工程と、 （４）第２導電型不純物および第１導電型不純物をイオ
ン注入して前記フォトレジストマスクで覆われていない
領域に第２導電型ウェルを形成するとともに第１導電型
のソース・ドレイン領域を形成する工程と、 （６）前記素子分離酸化膜を貫通して前記第２導電型ウ
ェルの表面を露出させるウェルコンタクト孔を開孔する
工程と、 （７）前記ウェルコンタクト孔を介して前記第２導電型
ウェルに接触する該ウェルの電位を固定させるための配
線を形成する工程と、を含むことを特徴とするＭＯＳ型
半導体装置の製造方法。 - 【請求項２】 （１′）半導体基板上に選択的に素子分
離酸化膜を形成する工程と、 （２′）前記素子分離酸化膜の形成されていない領域上
にゲート絶縁膜を介してゲート電極を形成する工程と、 （３′）第１導電型ＭＯＳトランジスタの形成される領
域およびこの領域を囲む前記素子分離酸化膜を露出させ
るフォトレジストマスクを形成する工程と、 （４′）第２導電型不純物および第１導電型不純物をイ
オン注入して前記フォトレジストマスクで覆われていな
い領域に第２導電型ウェルを形成するとともに第１導電
型のソース・ドレイン領域を形成する工程と、 （５′）第２導電型ＭＯＳトランジスタの形成される領
域およびこの領域を囲む前記素子分離酸化膜を露出させ
る耐イオン注入マスクを形成する工程と、 （６′）第１導電型不純物および第２導電型不純物をイ
オン注入して前記耐イオン注入マスクで覆われていない
領域に第１導電型ウェルを形成するとともに第２導電型
のソース・ドレイン領域を形成する工程と、 （７′）前記素子分離酸化膜を貫通して前記第１導電型
ウェルおよび前記第２導電型ウェルの表面を露出させる
ウェルコンタクト孔を開孔する工程と、 （８′）前記ウェルコンタクト孔を介して前記第１導電
型ウェルおよび前記第２導電型ウェルに接触する、それ
ぞれのウェルの電位を固定させるための配線を形成する
工程と、を含むことを特徴とするＭＯＳ型半導体装置の
製造方法。 - 【請求項３】 前記第（５′）の工程において形成され
る耐イオン注入マスクが、前記フォトレジストマスクを
マスクとして選択的に成長されるシリコン酸化膜である
ことを特徴とする請求項２記載のＭＯＳ型半導体装置の
製造方法。 - 【請求項４】 前記第（４）または前記第（４′）およ
び前記第（６′）の工程において、同一のマスクを利用
してＭＯＳトランジスタのしきい値を調整するためのチ
ャネルドープも行われることを特徴とする請求項１また
は２記載のＭＯＳ型半導体装置の製造方法。 - 【請求項５】 前記第（４）または前記第（４′）およ
び前記第（６′）の工程において、ウェルを形成するた
めのイオン注入が、そのウェルの素子分離酸化膜直下の
不純物濃度が１×１０17cm-3以上となるドーズで行われ
ることを特徴とする請求項１または２記載のＭＯＳ型半
導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197161A JP2687890B2 (ja) | 1994-08-01 | 1994-08-01 | Ｍｏｓ型半導体装置の製造方法 |
| TW084107927A TW349273B (en) | 1994-08-01 | 1995-07-31 | Fabrication method of semiconductor device containing N- and P-channel MOSFETS |
| US08/510,103 US5571745A (en) | 1994-08-01 | 1995-08-01 | Fabrication method of semiconductor device containing n- and p-channel MOSFETs |
| KR1019950024083A KR0179380B1 (ko) | 1994-08-01 | 1995-08-01 | Mos 구조 및 cmos 구조를 가진 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197161A JP2687890B2 (ja) | 1994-08-01 | 1994-08-01 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846058A true JPH0846058A (ja) | 1996-02-16 |
| JP2687890B2 JP2687890B2 (ja) | 1997-12-08 |
Family
ID=16369796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197161A Expired - Fee Related JP2687890B2 (ja) | 1994-08-01 | 1994-08-01 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5571745A (ja) |
| JP (1) | JP2687890B2 (ja) |
| KR (1) | KR0179380B1 (ja) |
| TW (1) | TW349273B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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