JP2009164417A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置において、面積の増大を招くことなく高い電流能力を得ることができる高耐圧ＭＯＳトランジスタの構造を提供する。
【解決手段】例えば高耐圧Ｐ型ＭＯＳトランジスタ構造では、低濃度Ｎ型拡散領域１０８の上において、ゲートＧの右方及び左方に、低濃度Ｐ型拡散領域１０９が形成され、その上に高濃度Ｐ型拡散領域１０６が形成される。前記高濃度Ｐ型拡散領域１０６の内方には、高濃度Ｎ型拡散領域１０４が形成され、このＮ型拡散領域１０４は、コンタクト１０７を介してその上層のソース又はドレイン領域１１３、１１４に接続される。前記高濃度Ｐ型拡散領域１０６には、コンタクト１０７は形成されない。前記ゲートＧの近傍には、前記低濃度Ｎ型拡散領域１０８と、前記低濃度及び高濃度Ｎ型拡散領域１０９、１０６と、高濃度Ｎ型拡散領域１０４とにより寄生バイポーラトランジスタ２０３、２０４が形成される。
【選択図】図１

Description

本発明は、半導体装置に関わり、特に、トランジスタの面積の増大を招くことなく高い電流能力を得ることができる高耐圧ＭＯＳトランジスタの構造に関するものである。

近年、フラットパネルディスプレイ装置（以下ＦＰＤと称す）の普及が急速に拡大しており、中でも薄型で大画面、高精細の表示装置としてプラズマディスプレイパネル（以下ＰＤＰと称す）が注目されている。

ＰＤＰは、電極間の放電を利用した自発光型の表示パネルであり、放電を起こさせるためには高い電圧を印加する必要がある。そのため、低消費電力や高発光効率が求められている。

また、ＦＰＤの普及の急速な拡大に伴い、他のＦＰＤ装置と市場の競合により、低価格化も求められている。ＰＤＰでは、高電圧の表示駆動用のドライバＩＣを１つのパネルセットに複数個使用しており、このドライバＩＣでの低電力駆動化、高発光効率駆動化、コストダウン化は、ＰＤＰの市場競争力に大きく影響を与える。

高耐圧でＭＯＳトランジスタを製造するプロセスは、通常のＣＭＯＳ製造プロセスの構造に例えば特許文献１に記載されるＬＯＣＯＳオフセットを加えることにより、高耐圧にできるので、ＳＯＩ（Silicon on Insulator）などに比べ、特殊なプロセス工程を必要とせず、安価なドライバＩＣを製造できるという利点がある。
特開２００６−２８７２５０号公報

しかしながら、前記従来のＬＯＣＯＳを備えた高耐圧ＭＯＳプロセスの構造では、大きな電流能力が必要とされる場合には、そのトランジスタのゲート幅を広く設定する必要があって、トランジスタの面積増加を強いられて、チップサイズアップとなり、このチップサイズアップはドライバＩＣのコストアップを招いてしまう。

また、チップサイズアップを回避する目的で、単位面積当たりのトランジスタ電流能力を向上させる場合には、工程追加などを含めた大幅な製造プロセス条件の見直しを行う必要があって、チップ設計及びプロセス設計の両面からコストアップ要因となる問題点があった。

本発明の目的は、高耐圧を維持しながら、ＭＯＳトランジスタの面積の増大を招くことなく、高い電流能力を得ることができる高耐圧ＭＯＳトランジスタの構造を提供することにある。

前記目的を達成するために、本発明の半導体装置では、ＬＯＣＯＳを備えた高耐圧ＭＯＳトランジスタにおいて、内部に寄生バイポーラトランジスタを形成しておき、前記高耐圧ＭＯＳトランジスタのソース- ドレイン間電流の一部を前記寄生ＮＰＮバイポーラトランジスタのベース電流として、その寄生ＮＰＮバイポーラトランジスタをＯＮさせることにより、高耐圧ＭＯＳトランジスタとして大きな電流能力を得るようにする。

具体的に、請求項１記載の発明の半導体装置は、ソース、ドレイン、及び前記ソースと前記ドレインとの間に位置するゲートを備え、前記ソースと前記ゲートとの間及び前記ドレインと前記ゲートとの間に各々ＬＯＣＯＳが形成された高耐圧ＭＯＳ構造の半導体装置であって、前記ソース、ドレイン及びゲートは、半導体基板上に配置された第１の極性を持った第１の拡散領域の上に形成され、更に、前記ソース及びドレインは、各々、前記第１の拡散領域の上に配置され且つ前記第１の極性とは異なる第２の極性を持った第２の拡散領域と、前記第２の拡散領域の上に配置され且つ前記第２の極性を持ち、前記第２の拡散領域よりも濃度の濃い第３の拡散領域と、前記第２の拡散領域の上に配置され且つ前記第１の極性を持ち、前記第１の拡散領域よりも濃度の濃い第４の拡散領域とを備えており、前記ソース及びドレインでは、各々、前記第３の拡散領域は前記第４の拡散領域の外側に位置すると共に、前記第４の拡散領域内には、上層のソース又はドレイン領域に接続される少なくとも１つ以上のコンタクトが配置され、前記ソース及びドレインの第４の拡散領域内に設けられる前記コンタクトは、各々、前記ゲートに近い側の前記第３の拡散領域との境界近傍に配置され、前記ソース及びドレインのうち何れか一方の前記第３の拡散領域内には、前記第４の拡散領域内に配置された前記コンタクトと前記ゲートとの間の領域において、上層のソース又はドレイン領域に接続されるコンタクトは配置されておらず、前記ソース及びドレインの第４の拡散領域内に設けられる前記コンタクトは、前記ゲートの幅方向の第４の拡散領域の端部にも配置され、前記ソース及びドレインの前記第３の拡散領域内には、前記第４の拡散領域のゲート幅方向の端部に配置された前記コンタクトと前記第３の拡散領域のゲート幅方向の端部との間の領域において、上層のソース又はドレイン領域に接続されるコンタクトは配置されていないことを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体装置において、前記第４の拡散領域内には、前記第３の拡散領域の一部が配置されることを特徴とする。

請求項３記載の発明は、前記請求項１記載の半導体装置において、前記第３の拡散領域は、前記第４の拡散領域内に配置されることを特徴とする。

請求項４記載の発明は、前記請求項１記載の半導体装置において、前記ＬＯＣＯＳの下方には、前記第２の極性を持つ高耐圧用のオフセット領域が配置されることを特徴とする。

請求項５記載の発明は、前記請求項１〜４記載の半導体装置において、前記第１の極性はＮ型、前記第２の極性はＰ型、前記第１及び第４の拡散領域はＮ型拡散領域、前記第２及び第３の拡散領域はＰ型拡散領域であることを特徴とする。

請求項６記載の発明は、前記請求項１〜４記載の半導体装置において、前記第１の極性はＰ型、前記第２の極性はＮ型、前記第１及び第４の拡散領域はＰ型拡散領域、前記第２及び第３の拡散領域はＮ型拡散領域であることを特徴とする。

以上により、請求項１〜６記載の発明では次の作用を有する。すなわち、高耐圧ＭＯＳトランジスタにおいて、例えばＰ型を例示して説明すると、そのＯＮ動作時には、ソースのＰ型第３拡散領域からＮ型第１拡散領域を経てドレインのＰ型第３拡散領域に電流が流れる。この際、高耐圧ＭＯＳトランジスタのドレインでは、Ｎ型第１拡散領域とＰ型第３拡散領域とＮ型第４拡散領域とによりＮＰＮバイポーラトランジスタが形成されていて、前記ソース- ドレイン間電流の一部が前記寄生ＮＰＮバイポーラトランジスタのベース電流となって、この寄生ＮＰＮバイポーラトランジスタをＯＮさせる。その結果、この寄生ＮＰＮバイポーラトランジスタを通じた電流経路が新たに生成されるので、前記ソース- ドレイン間電流が増大することになる。

その際、高耐圧ＭＯＳトランジスタのドレインにおいて、そのゲート側の領域では、ゲートに近い順に、Ｐ型第３拡散領域、Ｎ型第４拡散領域が位置し、このＮ型第４拡散領域には上層のソース又はドレイン領域へのコンタクトが配置され、前記Ｐ型第３拡散領域には上層のソース又はドレイン領域へのコンタクトは配置されない。ここで、このＰ型第３拡散領域からその上層のドレイン領域へのコンタクトが配置される場合には、このコンタクトを経る電流経路からドレイン領域へ流れる電流が存在して、その分の電流だけ寄生ＮＰＮバイポーラトランジスタに流れるベース電流が減るが、本請求項１〜６記載の発明では、そのようなベース電流の減少がないので、寄生ＮＰＮバイポーラトランジスタに流れるベース電流が多く確保されて、高耐圧ＭＯＳトランジスタのソース- ドレイン間電流の増大が確保される。

以上説明したように、請求項１〜６記載の発明の半導体装置によれば、チップサイズアップを抑えつつ、高耐圧Ｐ型ＭＯＳトランジスタの電流能力を大きく得ることができる。

以下、本発明の実施形態における半導体装置について、図面を参照しながら説明する。

（実施形態１）
本発明の実施形態１の半導体装置を図１及び図２に基づいて説明する。図１は断面構造図を示し、同図（ａ）は高耐圧Ｐ型ＭＯＳトランジスタを上面からみた透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘線断面図、同図（ｃ）は同図（ａ）のＢ‐Ｂ’線断面図である。また、図２は等価回路図を示す。

図１（ａ）において、１１０はＰ型基板、１０８はＰ型基板１１０の上方に形成された低濃度のＮ型（第１の極性）の拡散領域（Ｎ型の第１拡散領域）である。

また、１０１はゲート酸化膜、１０２は前記ゲート酸化膜１０１の上方に形成されたトランジスタゲートであって、コンタクト１０７を介して上方のゲート領域１１６に接続される。以上の構成によってゲートＧが構成される。

前記ゲートＧの左方向及び右方向には、各々、前記低濃度Ｎ型拡散領域１０８の上方において、低濃度のＰ型（第２の極性）の拡散領域（Ｐ型の第２拡散領域）１０９が形成され、この低濃度Ｐ型拡散領域１０９の上方に高濃度Ｐ型拡散領域（Ｐ型の第３拡散領域）１０６が形成される。この高濃度Ｐ型拡散領域１０９の内方には、中心部を残して高濃度Ｎ型拡散領域（Ｎ型の第４拡散領域）１０４が形成される。この高濃度Ｎ型拡散領域１０４は、その周辺に配置した複数個（図１（ａ）では８個）のコンタクト１０７を介して上方のソース又はドレイン領域１１３に接続される。この高濃度Ｎ型拡散領域１０４の内方に位置する高濃度Ｐ型拡散領域（符号１０６ａで示す）もコンタクト１０７を介して前記上方のソース又はドレイン領域１１３に接続される。以上の構成により、前記ゲートＧの左方向及び右方向には、ソースＳ及びドレインＤが形成されている。

前記ゲートＧのゲート酸化膜１０１の左方及び右方には、各々、ＬＯＣＯＳ１１１が形成されていて、このＬＯＣＯＳ１１１によりソースＳとゲートＧとの間及びゲートＧとドレインＤとの間を素子分離して高耐圧のＭＯＳトランジスタ構造としている。前記ＬＯＣＯＳ１１１の下方には高圧部オフセット領域１０３が形成されており、より高耐圧化が図られている。

尚、図１（ａ）〜（ｃ）において、１０５は低濃度のＮ型拡散領域である素子分離領域、１１２は固定電位供給端子であって、前記素子分離領域１０５の外方に形成した高濃度Ｎ型拡散領域１０４に固定電位を与える。また、同図（ｂ）及び（ｃ）では、コンタクト層１１５以上の上層部も示しているが、同図（ａ）ではこの上層部を含まずに示している。

本実施形態では、高耐圧Ｐ型ＭＯＳトランジスタ内に、次のようにＮＰＮバイポーラトランジスタが形成される。以下、ゲートＧの図１（ｂ）左方をソースＳ、右方をドレインＤとして説明する。ドレインＤの領域において、図１（ｂ）に○印で囲んだゲートＧ側の領域では、同図にトランジスタの記号を付したように、低濃度Ｎ型拡散領域１０８と、低濃度Ｐ型拡散領域１０９、１０３及び高濃度Ｐ型拡散領域１０６と、高濃度Ｎ型拡散領域１０４とにより、ＮＰＮバイポーラトランジスタ２０３が形成されている。ここで、このＮＰＮバイポーラトランジスタ２０３のベース電流は、ゲートＧの方向から流れ込んできた電流が、更に高濃度Ｎ型拡散領域１０４からこの領域１０４に形成したコンタクト１０７を経て上層のドレイン領域１１４に流れる電流である。ここで、同断面図の○印内の高濃度Ｐ型拡散領域１０６にはコンタクト１０７は設けられず、その図中右方に位置してＮＰＮバイポーラトランジスタ２０３のエミッタとなる高濃度Ｎ型拡散領域１０４にはコンタクト１０７が配置されている。従って、ゲートＧの方向から流れ込んできた電流の多くは、前記エミッタとなる高濃度Ｎ型拡散領域１０４に流れ込んだ後、コンタクト１０７を経て上層のドレイン領域１１４に流れて、多くのベース電流が確保されることになる。

図１（ｃ）の断面図でも同様に、同図に２つの○印を示した領域内において、高濃度Ｐ型拡散領域１０６にはドレイン領域１１４へのコンタクト１０７は設けられず、その高濃度Ｐ型拡散領域１０６の内方に位置する高濃度Ｎ型拡散領域１０４にドレイン領域１１４へのコンタクト１０７が配置されているので、前記高濃度Ｎ型拡散領域１０４からコンタクト１０７を経てドレイン領域１１４に流れるベース電流が多く確保される。

従って、高耐圧Ｐ型ＭＯＳトランジスタ内にＮＰＮバイポーラトランジスタ２０３を形成するためには、ドレインＤの領域において、高濃度Ｐ型拡散領域１０６の内方側に高濃度Ｎ型拡散領域１０４を配置する必要があり、更に、そのＮＰＮバイポーラトランジスタ２０３のベース電流を多く確保するためには、前記高濃度Ｎ型拡散領域１０４の周縁のうち、ゲートＧに近い領域と、図１（ａ）に示すゲート幅方向の両端部のうち少なくとも一端部とに、各々、ドレイン領域Ｄへのコンタクト１０７を配置すると共に、そのコンタクト１０７の配置位置の外方に位置する高濃度Ｐ型拡散領域１０６の領域にはドレイン領域Ｄへのコンタクトを配置しない構成が必要である。

以上、ゲートＧ左方の領域をソースＳ、右方の領域をドレインＤとして説明したが、その反対に、ゲートＧ右方の領域がソースＳ、左方の領域がドレインＤとなる場合についても、前記と同様であって、ドレインＤのゲートＧ側の領域においてＮＰＮ寄生バイポーラトランジスタ２０４（図１（ｂ）参照）が形成される。

従って、本実施形態では、高耐圧Ｐ型ＭＯＳトランジスタのＯＮ動作時には、そのソース- ドレイン電流の一部がＮＰＮ寄生バイポーラトランジスタ２０３のベース電流となって、ＮＰＮ寄生バイポーラトランジスタ２０３をＯＮさせるので、高耐圧Ｐ型ＭＯＳトランジスタ自体よりも大きな電流能力を得ることができる。

図１（ａ）〜（ｃ）に示した断面構造によれば、既存の高耐圧ＭＯＳ製造プロセスを用いてバイポーラトランジスタ並みの大きな電流能力を持つ高耐圧ＭＯＳトランジスタが得られると共に、従来の通常の電流能力を持つ（寄生バイポーラトランジスタを持たない通常の）高耐圧ＭＯＳトランジスタも前記大電流能力の高耐圧ＭＯＳトランジスタと同一基板１１０上に形成できる。従って、チップ設計において、負荷の軽いブロックには従来の高耐圧ＭＯＳトランジスタ、ドライバ出力ブロックのように駆動負荷が重く且つ大きな電流能力を必要とする場合には、本実施形態の図１（ａ）〜（ｃ）の断面構造の高耐圧ＭＯＳトランジスタを使用することにより、チップサイズを抑えることができる。

図２（ａ）は、前記図１で構成されたトランジスタ構造によって形成された寄生ＮＰＮバイポーラトランジスタを含む高耐圧Ｐ型ＭＯＳトランジスタの等価回路を示す。同図において、２０３、２０４は各々寄生ＮＰＮバイポーラトランジスタ、１０２はトランジスタゲート、１１３はソース又はドレイン領域、１１４はドレイン又はソース領域である。Ｐ型ＭＯＳトランジスタのゲートがオフしているときは動作しない。

同図（ｂ）は、Ｐ型ＭＯＳトランジスタのゲート１０２がオンしているとき、１１３をソース領域、１１４をドレイン領域とした場合の電流経路を示す。ソース領域１１３からドレイン領域１１４に流れる電流経路がＮＰＮ寄生バイポーラトランジスタ２０３のベース電流[３]となり、ＮＰＮ寄生バイポーラトランジスタ２０３をオンさせる。その結果として、ＮＰＮ寄生バイポーラトランジスタ２０３を経た電流経路[２]が形成されるので、通常のＰ型ＭＯＳトランジスタよりも大きな電流能力を得ることができる。

更に、同図（ｃ）は、Ｐ型ＭＯＳトランジスタのゲート１０２がオンしているとき、１１４をソース領域、１１３をドレイン領域とした場合の電流経路を示す。ソース領域１１４からドレイン領域１１３に流れる電流経路がＮＰＮ寄生バイポーラトランジスタ２０４のベース電流となり、ＮＰＮ寄生バイポーラトランジスタ２０４をオンさせる。その結果として、ＮＰＮ寄生バイポーラトランジスタ２０４を経た電流経路[２]が形成されるので、通常のＰ型ＭＯＳトランジスタよりも大きな電流能力を得ることができる。

（実施形態２）
次に、本発明の実施形態２の高耐圧Ｐ型ＭＯＳトランジスタを図３を用いて説明する。

図３は本発明の実施形態２の高耐圧Ｐ型ＭＯＳトランジスタの一例を示す断面構造図を示し、同図（ａ）は上面からみた透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘断面図、同図（ｃ）はＰ型トランジスタのＢ‐Ｂ‘断面図である。

本実施形態２と前記実施形態１との違いは、高濃度Ｐ型拡散領域１０６内にある高濃度Ｎ型拡散領域１０４の配置の形状である。

具体的には、図３（ａ）において、高濃度Ｎ型拡散領域１０４の形状を英文字の「Ｉ」形状に構成し、この領域内に９個のコンタクト１０７を配置したものである。

前記の構造においても、高耐圧Ｐ型ＭＯＳトランジスタ内にＮＰＮバイポーラトランジスタを形成するために、ゲートＤの左方及び右方のソース及びドレイン領域Ｓ、Ｄにおいて、高濃度Ｐ型拡散領域１０６の内方側に高濃度Ｎ型拡散領域１０４が配置されている。更に、ＮＰＮバイポーラトランジスタのベース電流を多く確保するために、前記高濃度Ｎ型拡散領域１０４の周縁のうち、ゲートＧに近い領域と、ゲート幅方向の両端部とに、各々、ドレイン領域Ｄへのコンタクト１０７ａを配置すると共に、そのコンタクト１０７ａの配置位置の外方に位置する高濃度Ｐ型拡散領域１０６の領域にはドレイン領域Ｄへのコンタクトは配置されない構成が採用されている。その他の構成は、図１と同様であるので、その説明を省略する。

従って、本実施形態においても、高耐圧Ｐ型ＭＯＳトランジスタのＯＮ動作時には、そのソース- ドレイン電流の一部がＮＰＮ寄生バイポーラトランジスタのベース電流となって、ＮＰＮ寄生バイポーラトランジスタをＯＮさせるので、高耐圧Ｐ型ＭＯＳトランジスタ自体よりも大きな電流能力を得ることができる。

尚、図３（ａ）に示したように、高濃度Ｎ型拡散領域１０４に配置した３個のコンタクト１０７ｃとゲートＧとの間には、高濃度Ｐ型拡散領域１０６に配置した３個のコンタクト１０７ｂが位置しているが、高濃度Ｎ型拡散領域１０４に配置した２個のコンタクト１０７ａに関しては、そのゲートＧとの間の高濃度Ｐ型拡散領域１０６にコンタクト１０７ｂは配置されていないので、ＮＰＮ寄生バイポーラトランジスタのベース電流は多く確保される。

（実施形態３）
次に、本発明の実施形態３の高耐圧Ｐ型ＭＯＳトランジスタを図４を用いて説明する。

図４は本発明の実施形態３の高耐圧Ｐ型ＭＯＳトランジスタの一例を示す断面構造図を示し、同図（ａ）は上面からみた透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘断面図、同図（ｃ）はＰ型トランジスタのＢ‐Ｂ‘断面図である。

本実施形態３と前記実施形態１との違いは、高濃度Ｐ型拡散領域１０６内にある高濃度Ｎ型拡散領域１０４の配置の形状である。

具体的には、図４（ａ）において、高濃度Ｎ型拡散領域１０４を、同図で高濃度Ｐ型拡散領域１０６の上部の領域に偏って配置すると共に、横方向に線状に延びるように配置し、この高濃度Ｎ型拡散領域１０４に横方向に３つのコンタクト１０７が配置されている。

前記の構造においても、高耐圧Ｐ型ＭＯＳトランジスタ内にＮＰＮバイポーラトランジスタを形成するために、ゲートＤの左方及び右方のソース及びドレイン領域Ｓ、Ｄにおいて、高濃度Ｐ型拡散領域１０６の内方に高濃度Ｎ型拡散領域１０４が配置される。更に、前記ＮＰＮバイポーラトランジスタのベース電流を多く確保するために、前記高濃度Ｎ型拡散領域１０４のゲートＧに近い領域にドレイン領域Ｄへのコンタクト１０７ａを配置すると共に、そのコンタクト１０７ａの配置位置のゲートＧ方向に位置する高濃度Ｐ型拡散領域１０６の領域、ゲート幅方向で図中上方に位置する高濃度Ｐ型拡散領域１０６の領域とには、各々、ドレイン領域Ｄへのコンタクトは配置されない構成が採用されている。その他の構成は、図１と同様であるので、その説明を省略する。

従って、本実施形態においても、高耐圧Ｐ型ＭＯＳトランジスタのＯＮ動作時には、そのソース- ドレイン電流の一部がＮＰＮ寄生バイポーラトランジスタのベース電流となって、ＮＰＮ寄生バイポーラトランジスタをＯＮさせるので、高耐圧Ｐ型ＭＯＳトランジスタ自体よりも大きな電流能力を得ることができる。

（実施形態４）
次に、本発明の実施形態４の高耐圧Ｐ型ＭＯＳトランジスタを図５を用いて説明する。

図５は本発明の実施形態４の高耐圧Ｐ型ＭＯＳトランジスタの一例を示す断面構造図を示し、同図（ａ）は上面からみた透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘断面図、同図（ｃ）はＰ型トランジスタのＢ‐Ｂ‘断面図である。

本実施形態４と前記実施形態１との違いは、ゲートＧの右方の領域をソースＳ、左方の領域をドレインＤとした場合に、ソースＳでは、高濃度Ｐ型拡散領域１０６の内方に高濃度Ｎ型拡散領域１０４を配置し、この高濃度Ｎ型拡散領域１０４に９個のコンタクト１０７を配置すると共に、高濃度Ｐ型拡散領域１０６にもコンタクト１０７を配置している。更に、ドレインＤでは、高濃度Ｐ型拡散領域１０６の内方に高濃度Ｎ型拡散領域１０４を配置し、この高濃度Ｎ型拡散領域１０４に９個のコンタクト１０７を配置すると共に、高濃度Ｐ型拡散領域１０６には何らコンタクト１０７を配置しない構成を採用している。

前記の構造においては、高耐圧Ｐ型ＭＯＳトランジスタのドレインＤにおいてのみＮＰＮバイポーラトランジスタを形成するために、ドレインＤにおいて、高濃度Ｐ型拡散領域１０６の内方に高濃度Ｎ型拡散領域１０４が配置されると共に、前記ＮＰＮバイポーラトランジスタのベース電流を多く確保するために、前記高濃度Ｎ型拡散領域１０４のゲートＧに近い領域にドレイン領域Ｄへのコンタクト１０７ａを配置すると共に、高濃度Ｐ型拡散領域１０６の全域にその上方のドレイン領域１１３へのコンタクト１０７を配置しない構成が採用されている。

従って、本実施形態においても、高耐圧Ｐ型ＭＯＳトランジスタのＯＮ動作時には、そのゲートＧの左方の領域をドレインＤとする場合に限り、そのソース- ドレイン電流がソースＳでのコンタクト１０７から高濃度Ｐ型拡散領域１０６及びゲートＧを経てドレインＤ側に流れた後、このドレインＤにおいて、そのソース- ドレイン電流の一部がＮＰＮ寄生バイポーラトランジスタのベース電流となって、ＮＰＮ寄生バイポーラトランジスタをＯＮさせるので、高耐圧Ｐ型ＭＯＳトランジスタ自体よりも大きな電流能力を得ることができる。

（実施形態５）
次に、本発明の実施形態５の高耐圧Ｐ型ＭＯＳトランジスタを図６を用いて説明する。

図６は本発明の実施形態５の高耐圧Ｐ型ＭＯＳトランジスタの一例を示す断面構造図を示し、同図（ａ）は上面からみた透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘断面図、同図（ｃ）はＰ型トランジスタのＢ‐Ｂ‘断面図である。

本実施形態５と前記実施形態１との違いは、高濃度Ｐ型拡散領域１０６の内方に配置する高濃度Ｎ型拡散領域１０４の形状である。

具体的には、図６（ａ）において、高濃度Ｎ型拡散領域１０４は、高濃度Ｐ型拡散領域１０６の内方に十字形状に配置され、この高濃度Ｎ型拡散領域１０４に合計６つのコンタクト１０７が配置されている。

前記の構造においても、高耐圧Ｐ型ＭＯＳトランジスタ内にＮＰＮバイポーラトランジスタを形成するために、ゲートＧの左方及び右方のソース及びドレイン領域Ｓ、Ｄにおいて、高濃度Ｐ型拡散領域１０６の内方に高濃度Ｎ型拡散領域１０４が配置される。更に、前記ＮＰＮバイポーラトランジスタのベース電流を多く確保するために、前記高濃度Ｎ型拡散領域１０４のゲートＧに近い領域にドレイン領域１１３、１１４へのコンタクト１０７ａを配置すると共に、図６（ａ）で上端に位置する箇所、即ち、ゲート幅方向の上端部及び下端部のうち上端部に、ドレイン領域１１３、１１４へのコンタクト１０７ｂを配置する。更に、前記コンタクト１０７ａの配置位置のゲートＧ方向に位置する高濃度Ｐ型拡散領域１０６の領域と、ゲート幅方向で図中上方に位置する高濃度Ｐ型拡散領域１０６の領域とには、各々、ドレイン領域１１３、１１４へのコンタクト１０７は配置されない構成が採用されている。その他の構成は、図１と同様であるので、その説明を省略する。

従って、本実施形態においても、高耐圧Ｐ型ＭＯＳトランジスタのＯＮ動作時には、そのソース- ドレイン電流の一部がＮＰＮ寄生バイポーラトランジスタのベース電流となって、ＮＰＮ寄生バイポーラトランジスタをＯＮさせるので、高耐圧Ｐ型ＭＯＳトランジスタ自体よりも大きな電流能力を得ることができる。

図７は、以上で説明した寄生バイポーラトランジスタを持つ本願発明の高耐圧ＭＯＳトランジスタの電圧−電流特性を示す。従来では、ソース- ドレイン間電圧Ｖを上昇させても、ソース- ドレイン電流Ｉはほぼ一定値であるのに対し、本願発明では、ソース- ドレイン間電圧Ｖを上昇させると、所定電圧値の時点で寄生バイポーラトランジスタがＯＮ動作して、ソース- ドレイン電流Ｉが増大すると共に、この電流増大に伴い電圧降下が生じてソース- ドレイン間電圧Ｖが減少していることが判る。

尚、以上の説明については、ＬＯＣＯＳ１１１の下方に高耐圧用のＰ型のオフセット領域１０３を形成したが、この高耐圧用のＰ型のオフセット領域１０３がなくても、ＮＰＮバイポーラトランジスタ２０３、２０４は形成される。

また、以上の説明では、高耐圧Ｐ型ＭＯＳトランジスタについて説明を行ったが、高耐圧Ｎ型ＭＯＳトランジスタについて本発明を適用できるのは勿論である。

以上説明したように、本発明の半導体装置は、高耐圧ＭＯＳ製造プロセスを用いて、チップサイズを抑えながら、バイポーラトランジスタ並みの大きな電流能力を得ることができるので、高耐圧を必要とするディスプレイ用の駆動ＩＣなどに有用である。

本発明の実施形態１の高耐圧Ｐ型ＭＯＳトランジスタの概略図であって、同図（ａ）は上面から見た透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘断面図、同図（ｃ）は同図（ａ）のＢ‐Ｂ‘断面図である。 （ａ）は図１（ａ）の高耐圧Ｐ型ＭＯＳトランジスタの等価回路図、同図（ｂ）は一方をソース領域、他方をドレイン領域とした場合の電流経路を示す図、同図（ｃ）はソース領域及びドレイン領域を同図（ｂ）とは逆にした場合の電流経路を示す図である。 本発明の実施形態２の高耐圧Ｐ型ＭＯＳトランジスタの概略図であって、同図（ａ）は上面から見た透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘断面図、同図（ｃ）は同図（ａ）のＢ‐Ｂ‘断面図である。 本発明の実施形態３の高耐圧Ｐ型ＭＯＳトランジスタの概略図であって、同図（ａ）は上面から見た透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘断面図、同図（ｃ）は同図（ａ）のＢ‐Ｂ‘断面図である。 本発明の実施形態４の高耐圧Ｐ型ＭＯＳトランジスタの概略図であって、同図（ａ）は上面から見た透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘断面図、同図（ｃ）は同図（ａ）のＢ‐Ｂ‘断面図である。 本発明の実施形態５の高耐圧Ｐ型ＭＯＳトランジスタの概略図であって、同図（ａ）は上面から見た透視図、同図（ｂ）は同図（ａ）のＡ‐Ａ‘断面図、同図（ｃ）は同図（ａ）のＢ‐Ｂ‘断面図である。 本願発明の高耐圧ＭＯＳトランジスタの電圧−電流特性を示す図である。

符号の説明

Ｓ ソース
Ｄ ドレイン
Ｇ ゲート
１０１ ゲート酸化膜
１０２ トランジスタゲート
１０３ Ｐ型高耐圧用のオフセット領域
１０４ 高濃度Ｎ型拡散領域（第４のＮ型拡散領域）
１０５ 分離領域
１０６ 高濃度Ｐ型拡散領域（第３のＰ型拡散領域）
１０７、１０７ａ、１０７ｂ、１０７ｃ コンタクト
１０８ 低濃度Ｎ型拡散領域（第１のＮ型拡散領域）
１０９ 低濃度Ｐ型拡散領域（第２のＰ型拡散領域）
１１０ Ｐ型基板
１１１ ＬＯＣＯＳ
１１２ 固定電位供給端子
１１３、１１４ ソース又はドレイン領域
２０２、２０３ 寄生ＮＰＮバイポーラトランジスタ

Claims (6)

1. ソース、ドレイン、及び前記ソースと前記ドレインとの間に位置するゲートを備え、前記ソースと前記ゲートとの間及び前記ドレインと前記ゲートとの間に各々ＬＯＣＯＳが形成された高耐圧ＭＯＳ構造の半導体装置であって、
   前記ソース、ドレイン及びゲートは、半導体基板上に配置された第１の極性を持った第１の拡散領域の上に形成され、
   更に、前記ソース及びドレインは、各々、
   前記第１の拡散領域の上に配置され且つ前記第１の極性とは異なる第２の極性を持った第２の拡散領域と、
   前記第２の拡散領域の上に配置され且つ前記第２の極性を持ち、前記第２の拡散領域よりも濃度の濃い第３の拡散領域と、
   前記第２の拡散領域の上に配置され且つ前記第１の極性を持ち、前記第１の拡散領域よりも濃度の濃い第４の拡散領域とを備えており、
   前記ソース及びドレインでは、各々、前記第３の拡散領域は前記第４の拡散領域の外側に位置すると共に、前記第４の拡散領域内には、上層のソース又はドレイン領域に接続される少なくとも１つ以上のコンタクトが配置され、
   前記ソース及びドレインの第４の拡散領域内に設けられる前記コンタクトは、各々、前記ゲートに近い側の前記第３の拡散領域との境界近傍に配置され、
   前記ソース及びドレインのうち何れか一方の前記第３の拡散領域内には、前記第４の拡散領域内に配置された前記コンタクトと前記ゲートとの間の領域において、上層のソース又はドレイン領域に接続されるコンタクトは配置されておらず、
   前記ソース及びドレインの第４の拡散領域内に設けられる前記コンタクトは、前記ゲートの幅方向の第４の拡散領域の端部にも配置され、
   前記ソース及びドレインの前記第３の拡散領域内には、前記第４の拡散領域のゲート幅方向の端部に配置された前記コンタクトと前記第３の拡散領域のゲート幅方向の端部との間の領域において、上層のソース又はドレイン領域に接続されるコンタクトは配置されていない
   ことを特徴とする半導体装置。
2. 前記請求項１記載の半導体装置において、
   前記第４の拡散領域内には、前記第３の拡散領域の一部が配置される
   ことを特徴とする半導体装置。
3. 前記請求項２記載の半導体装置において、
   前記第４の拡散領域内に配置された前記第３の拡散領域内には、前記ソース及びドレイン領域へのコンタクトが形成される
   ことを特徴とする半導体装置。
4. 前記請求項１記載の半導体装置において、
   前記ＬＯＣＯＳの下方には、前記第２の極性を持つ高耐圧用のオフセット領域が配置される
   ことを特徴とする半導体装置。
5. 前記請求項１〜４記載の半導体装置において、
   前記第１の極性はＮ型、前記第２の極性はＰ型、
   前記第１及び第４の拡散領域はＮ型拡散領域、前記第２及び第３の拡散領域はＰ型拡散領域である
   ことを特徴とする半導体装置。
6. 前記請求項１〜４記載の半導体装置において、
   前記第１の極性はＰ型、前記第２の極性はＮ型、
   前記第１及び第４の拡散領域はＰ型拡散領域、前記第２及び第３の拡散領域はＮ型拡散領域である
   ことを特徴とする半導体装置。

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