CN101527313B - 金属氧化物半导体元件及其制造方法 - Google Patents

Abstract

本发明公开了一种具稳压及静电放电防护的金属氧化物半导体元件及其制造方法，其应用于一芯片。本发明包含一P型基底、一导体层、一第一N型掺杂区、一第二N型掺杂区及一第三N型掺杂区，其利用该第二N型掺杂区及该第三N型掺杂区，使该金属氧化物半导体在该芯片未安装或未运作时，可避免人体或机械产生的静电，透过焊垫使芯片损毁；在芯片运作时，可作为一电源端与一接地端间的稳压电容之用。如此可有效率地利用该金属氧化物半导体，并无须另外制作电容，可节省该芯片的尺寸大小，进而降低成本。

Description

金属氧化物半导体元件及其制造方法

技术领域

本发明涉及一种金属氧化物半导体元件及其制造方法，尤指具稳压及静电放电防护的金属氧化物半导体场效晶体管元件及其制造方法。

背景技术

随着半导体技术不断发展与进步，互补式金属氧化物半导体晶体管元件尺寸也由原本次微米正式进入深次微米时代。因此如何将一芯片的尺寸缩小，又不失其功能，甚至增加其功能，一直都是半导体技术发展的目标。一般在一输入/输出焊垫(I/O Pad)中，为了防止静电放电(Electro StaticDischarge，ESD)的损害，常用许多的虚设的N型金属氧化物半导体场效晶体管(dummy NMOSFET)或虚设的P型金属氧化物半导体场效晶体管(dummy PMOSFET)以增加N型金属氧化物半导体场效晶体管(NMOSFET)和P型金属氧化物半导体场效晶体管(PMOSFET)的总宽度，并作为静电放电防护装置，但是由于芯片在运作时，虚设的金属氧化物半导体场效晶体管并没有运作，所以虚设的金属氧化物半导体场效晶体管基本上都是关闭，即是当为N型时，栅极连接于一接地端；当为P型时，栅极连接于一电源端。

请参阅图1，其为已知技术的静电放电防护的N型金属氧化物半导体场效晶体管的结构示意图，如图所示，为一N型金属氧化物半导体场效晶体管，其包括一P型基底1’(P-type substrate)，并在P型基底1’的一侧设置一P型掺杂区14’作为接地之用，一第一N型掺杂区10’作为一漏极并连接于一输入/输出焊垫4’(I/O Pad)及一第二N型掺杂区12’作为一源极，且连接于一接地端(Ground)，第一N型掺杂区10’及第二N型掺杂区12’之间的上方设置一栅极氧化层2’作为保护层，并在栅极氧化层2’的上方设置一多晶硅层3’，以作为一栅极，由于芯片运作时，N型金属氧化物半导体场效晶体管都为关闭的状态，所以栅极连接于接地端，当静电产生时，会经由第二N型掺杂区12’及P型基底1’所形成的PN结放电，同时亦会经由第二N型掺杂区12’、P型基底1’及第一N型掺杂区10’所形成NPN双载流子晶体管(BipolarTransistor)的效应，因静电所产生的电流导引于该接地端，故达到静电放电防护。另外在一电源焊垫(VDD Pad)中内部的N型金属氧化物半导体场效晶体管在芯片正常运作时，也都是关闭的状态。

惟查，在半导体元件结构对于静电放电(ESD)防护的效果不错，但由于在芯片正常运作时，N型金属氧化物半导体场效晶体管都是关闭状态，如此无法充分利用N型金属氧化物半导体场效晶体管，实为可惜，且一般若希望增加电源端与该接地端间的一稳压电容，则必须另外制作电容，如此又需耗费额外空间，影响该芯片的尺寸，并增加其成本。

因此，如何针对上述问题而提出一种新颖的具稳压及静电放电防护的半导体元件结构，不仅具静电放电防护的效果，又有稳压的效能，并节省芯片尺寸与降低成本，可解决上述的问题。

发明内容

本发明的目的之一在于芯片操作时，通过一静电放电防护的金属氧化物半导体场效晶体管的一导体层与一第一N型掺杂区及一第二N型掺杂区所形成一栅极电容，作为一电源端与一接地端间的一稳压电容，以达到更有效率利用的目的。

本发明的目的之一在于通过一虚设的金属氧化物半导体场效晶体管作为电源端与接地端间的一稳压电容，以无需额外制作电容，以节省芯片的尺寸，进而降低成本。

为达上述的目的，本发明利用一芯片的一虚设的金属氧化物半导体场效晶体管在该芯片未装设或未运作时，可作为静电放电防护，并在该芯片运作时，可作为一稳压电容之用，因此可充分地利用金属氧化物半导体场效晶体管；由于利用金属氧化物半导体场效晶体管作为稳压电容，以无需再额外制作电容，使节省芯片尺寸，进而降低成本。

附图说明

图1为已知技术的静电放电防护的N型金属氧化物半导体场效晶体管的结构剖面图；

图2A为本发明的一优选实施例的具稳压及静电放电防护的金属氧化物半导体场效晶体管的结构剖面图；

图2B为本发明的一优选实施例的一第二N型掺杂区与一第三N型掺杂区由静电穿透为一第四N型掺杂区的金属氧化物半导体场效晶体管的结构剖面图；以及

图3为本发明的另一实施例的一具稳压及静电放电的金属氧化物半导体场效晶体管制造方法的流程图。

附图标记说明

1’     P型基底

10’    第一N型掺杂区

12’    第二N型掺杂区

14’    P型掺杂区

2’     栅极氧化层

3’     多晶硅层

4’     输入/输出焊垫

1       P型基底

10      P型掺杂区

12      第一N型掺杂区

14      第二N型掺杂区

16      第三N型掺杂区

18      第四N型掺杂区

2       栅极氧化层

3       导体层

4       焊垫

具体实施方式

兹为对本发明的结构特征及所达成的功效有更进一步的了解与认识，谨佐以优选的实施例及配合详细的说明，说明如后：

本发明提供一种兼具稳压及静电放电防护的金属氧化物半导体场效晶体管，不但可作为静电放电防护，又可于芯片正常运作时，作为一电源端与一接地端间的稳压电容。

请参阅图2A与图2B，其为本发明的一优选实施例的具稳压及静电放电防护的金属氧化物半导体场效晶体管的结构剖面图。如图所示，本发明的金属氧化物半导体场效晶体管包括一P型基底1、一第一N型掺杂区12、一第二N型掺杂区14、一第三N型掺杂区16、一P型掺杂区10、一栅极氧化层2、一导体层3以及一焊垫4。本发明的金属氧化物半导体场效晶体管使用N型金属氧化物半导体场效晶体管作为一稳压电容并应用于一芯片，其利用栅极氧化层2形成于P型基底1的上方，再由导体层3形成于栅极氧化层2的上方，并利用离子注入法(ion implantation)形成一第一N型掺杂区12、一第二N型掺杂区14及一第三N型掺杂区16于P型基底1中，其中第一N型掺杂区12位于栅极氧化层2的一侧边，第二N型掺杂区14位于栅极氧化层2的另一侧边，此外，设置一P型掺杂区10，以作为该P型基底1接地之用。

承上所述，第一N型掺杂区12作为源极并连接于接地端，导体层3作为一栅极并连接于电源端，第三N型掺杂区16做为一漏极，并连接于一焊垫4(Pad)，此焊垫可为一电源焊垫(VDD Pad)或一输入/输出焊垫(I/O Pad)，当静电所产生的电流透过芯片的接脚导引至焊垫4，接着电流被导入第三N型掺杂区16，此时由于静电大于第三N型掺杂区16与第二N型掺杂区14间的势垒，电流会穿透该第三N型掺杂区16与第二N型掺杂区14间的P型基底1，使第二N型掺杂区14与第三N型掺杂区16可视为同一N型掺杂区，使成为一第四N型掺杂区18(如图2B所示)。

接着电流同时经由第四N型掺杂区18与P型基底1所形成PN结，再由P型掺杂区10导引于接地端，经由第四N型掺杂区18、P型基底1及第一N型掺杂区12所形成的双载流子晶体管(Bipolar Transistor)的效应将电流导引于接地端，使达到静电放电防护。另外，当第三N型掺杂区16连接于电源焊垫，由于第四N型掺杂区18与导体层3都连接于该电源端，使电流可经由第四N型掺杂区18导引至第一N型掺杂区12，最后再导引于接地端，因此达到静电放电防护的功效。

续上所述，当芯片正常运作时，N型金属氧化物半导体场效晶体管无须作为静电放电之用，此时，N型金属氧化物半导体场效晶体管通过导体层3、P型基底1、第一N型掺杂区12及第二N型掺杂区14形成一栅极电容，且导体层3连接于电源端，第一N型掺杂区12连接于接地端以及第二N型掺杂区14为零电位，使N型金属氧化物半导体场效晶体管可作为电源端与接地端间的稳压电容之用。

此外，上述的金属氧化物半导体场效晶体管为了作为良好稳压电容，必须使第二N型掺杂区14与第三N型掺杂区16间的势垒有一定阈值，此势垒高低可通过P型静电放电(PESD)离子注入以调整第二N型掺杂区14与第三N型掺杂区16间的区域，或是掺杂不同浓度的N离子于第二N型掺杂区14与第三N型掺杂区16间的区域，以改变此区域浓度，或改变此区域大小。

请参阅图3，其为本发明的另一实施例的一具稳压及静电放电防护的金属氧化物半导体场效晶体管制造方法的流程图，如图所示，首先执行步骤S10，形成P型基底，再执行步骤S11，形成栅极氧化层于P型基底的上方，其中栅极氧化层作为保护层之用，接着执行步骤S12，形成导体层于栅极氧化层的上方，其中导体层连接于一电源端，在此步骤中，导体层作为一栅极，再接着执行步骤S13，形成第一N型掺杂区、第二N型掺杂区及第三N型掺杂区于P型基底中，其中第一N型掺杂区连接于接地端，第三N型掺杂区连接于一焊垫，在此步骤中，利用N离子注入法将第一N型掺杂区、第二N型掺杂区以及第三N型掺杂区形成于P型基底中，并将第一N型掺杂区与第二N型掺杂区形成于栅极氧化层的二侧，第一N型掺杂区作为一源极，第三N型掺杂区作为一漏极且连接于一电源焊垫或一输入/输出焊垫，接下来执行步骤S14，形成一P型掺杂区于该P型基底中，其中透过该P型掺杂区作为该P型基底接地之用。

承上所述，当芯片未安装于电路板或未运作时，易受静电影响，静电所产生的电流透过焊垫进入金属氧化物半导体场效晶体管的第三N型掺杂区，此时，由于静电大于该第二N型掺杂区及第三N型掺杂区间的势垒，使电流可穿透第三N型掺杂区与第二N型掺杂区间的距离，并可将第二N型掺杂区与第三N型掺杂区可视为相同的N型掺杂区，再经由P型基底所形成PN结将电流导引于接地端，或经由P型基底与第一N型掺杂区所形成的NPN双载流子晶体管的效应将电流导引于接地端。另外当第三N型掺杂区连接于电源焊垫时，静电所产生的电流会经由电源焊垫进入金属氧化物半导体场效晶体管，再经由第三N型掺杂区穿透于第二N型掺杂区，由于导体层也连接于电源端，使电流可经由该第二N型掺杂区导引于第一N型掺杂区，再导引于接地端。

续上所述，当芯片正常运作时，可透过导体层与第一N型掺杂区、第二N型掺杂区以及P型基底所形成的栅极电容，以作为电压端与接地端的稳压电容之用。

综上所述，本发明涉及一种具稳压及静电放电防护的金属氧化物半导体及其制作方法，当用于一电源焊垫时，其利用一第二N型掺杂区与一第三N型掺杂区，使当静电产生时，两N型掺杂区可视为相同一N型掺杂区，使静电会由PN结、NPN结及第四N型掺杂区至第一N型掺杂区导引于一接地端，以作为静电放电防护之用。再者，当一芯片正常运作时，其利用导体层、栅极氧化层、第一N型掺杂区及第二N型掺杂区形成一栅极电容，以作为一电源端与接地端间的稳压电容之用，如此无需再利用芯片的空间来制作电容，故可降低制作成本。

本发明实为一具有新颖性、进步性及可供产业利用者，应符合我国专利法所规定的专利申请要件无疑，援依法提出发明专利申请，祈钧局早日赐准专利，至感为祷。

惟以上所述者，仅为本发明的一优选实施例而已，并非用来限定本发明实施的范围，举凡依本发明权利要求所述的形状、构造、特征及精神所为的等同变化与修饰，均应包括于本发明的权利要求内。

Claims (10)

1.一种具稳压与静电放电防护的金属氧化物半导体元件，包括：

一P型基底；

一栅极氧化层，位于该P型基底上方；

一导体层，位于该栅极氧化层上方且连接于一电源端；

一第一N型掺杂区，位于该P型基底中，并位于该栅极氧化层的一侧边，且连接于一接地端；

一第二N型掺杂区，位于该P型基底中，并位于该栅极氧化层的另一侧边；以及

一第三N型掺杂区，位于该第二N型掺杂区的侧边，并连接于一焊垫，

其中该第二N型掺杂区与该第三N型掺杂区之间具有势垒，当静电大于该势垒时该第二N型掺杂区与该第三N型掺杂区间的P型基底被穿透，从而形成第四N型掺杂区。

2.如权利要求1所述的金属氧化物半导体元件，其中该焊垫为一电源焊垫。

3.如权利要求1所述的金属氧化物半导体元件，其中该焊垫为一输入/输出焊垫。

4.如权利要求1所述的金属氧化物半导体元件，其中该P型基底内的上方形成一P型掺杂区，该P型掺杂区连接于接地端。

5.如权利要求1所述的金属氧化物半导体元件，其中该导体层的材料包含多晶硅。

6.如权利要求1所述的金属氧化物半导体元件，其中依照势垒不同，可调整该第二N型掺杂区与该第三N型掺杂区之间，在该P型基底区域的N离子掺杂浓度。

7.如权利要求1所述的金属氧化物半导体元件，其中依照势垒不同，可调整该第二N型掺杂区与该第三N型掺杂区之间的距离。

8.如权利要求1所述的金属氧化物半导体元件，其中该导体层可作为一栅极、该第一N型掺杂区可作为一源极、该第三N型掺杂区可作为一漏极。

9.一种具稳压与静电放电防护的金属氧化物半导体元件的制作方法，其步骤包括：

形成一P型基底；

形成一栅极氧化层于该P型基底的上方；

形成一导体层于该栅极氧化层的上方，其中该导体层连接于一电源端；及

形成一第一N型掺杂区、一第二N型掺杂区及一第三N型掺杂区于该P型基底中，其中该第一N型掺杂区连接于一接地端，该第三N型掺杂区连接于一焊垫，

其中该第二N型掺杂区与该第三N型掺杂区之间具有势垒，当静电大于该势垒时该第二N型掺杂区与该第三N型掺杂区间的P型基底被穿透，从而形成第四N型掺杂区。

10.权利要求9所述的金属氧化物半导体元件的制作方法，其中在形成一第三N型掺杂区的步骤后，还包含：

形成一P型掺杂区于该P型基底中，其中该P型掺杂区连接于该接地端。

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