JPH09148531A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09148531A JPH09148531A JP30419895A JP30419895A JPH09148531A JP H09148531 A JPH09148531 A JP H09148531A JP 30419895 A JP30419895 A JP 30419895A JP 30419895 A JP30419895 A JP 30419895A JP H09148531 A JPH09148531 A JP H09148531A
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Abstract
(57)【要約】
【課題】プッシュプル型の出力回路を持つドライバＩＣ
において、出力端子ＤＯがＧＮＤに対して負電位になっ
た場合の寄生トランジスタによる消費電流の増大、発熱
等を防止する。 【解決手段】ハイサイドトランジスタＮ２とローサイド
ダイオードＤ１との間のｐ+ 分離領域２４の幅を広く
し、寄生トランジスタＴ１の電流増幅率を下げる。また
ハイサイドトランジスタＮ２とローサイドダイオードＤ
１との間に別の素子を配置してもよい。
において、出力端子ＤＯがＧＮＤに対して負電位になっ
た場合の寄生トランジスタによる消費電流の増大、発熱
等を防止する。 【解決手段】ハイサイドトランジスタＮ２とローサイド
ダイオードＤ１との間のｐ+ 分離領域２４の幅を広く
し、寄生トランジスタＴ１の電流増幅率を下げる。また
ハイサイドトランジスタＮ２とローサイドダイオードＤ
１との間に別の素子を配置してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばプラズマ表
示パネル、エレクトロルミネッセンス表示パネル、蛍光
表示パネル等のフラットパネルディスプレイ等を駆動す
るためのプッシュプル型出力回路を有する半導体集積回
路（以下ＩＣと略す）に関する。
示パネル、エレクトロルミネッセンス表示パネル、蛍光
表示パネル等のフラットパネルディスプレイ等を駆動す
るためのプッシュプル型出力回路を有する半導体集積回
路（以下ＩＣと略す）に関する。
【０００２】
【従来の技術】図５にプラズマ表示パネル駆動用ＩＣの
例の一ドット当たりの出力回路を示す。表示セル２の両
端にデータドライバＩＣ１、スキャンドライバＩＣ３が
接続されている。各ドライバＩＣの出力回路は、ｎチャ
ネル型ＭＯＳＦＥＴを直列に接続したプッシュプル型と
なっていて、出力端子ＤＯはこれら直列接続された二つ
のＭＯＳＦＥＴの間から取り出されている。電源（ＶＤ
Ｈ）側の素子をハイサイド、グラウンド（ＧＮＤ）側の
素子をローサイドと呼ぶ。データドライバＩＣ１では、
ハイサイドトランジスタＮ２とローサイドトランジスタ
Ｎ１に、それぞれハイサイドダイオードＤ２、ローサイ
ドダイオードＤ１が並列接続されている。スキャンドラ
イバＩＣ３のハイサイドトランジスタＮ４とローサイド
トランジスタＮ３にもそれぞれハイサイドダイオードＤ
４、ローサイドダイオードＤ３が並列接続されている。
例の一ドット当たりの出力回路を示す。表示セル２の両
端にデータドライバＩＣ１、スキャンドライバＩＣ３が
接続されている。各ドライバＩＣの出力回路は、ｎチャ
ネル型ＭＯＳＦＥＴを直列に接続したプッシュプル型と
なっていて、出力端子ＤＯはこれら直列接続された二つ
のＭＯＳＦＥＴの間から取り出されている。電源（ＶＤ
Ｈ）側の素子をハイサイド、グラウンド（ＧＮＤ）側の
素子をローサイドと呼ぶ。データドライバＩＣ１では、
ハイサイドトランジスタＮ２とローサイドトランジスタ
Ｎ１に、それぞれハイサイドダイオードＤ２、ローサイ
ドダイオードＤ１が並列接続されている。スキャンドラ
イバＩＣ３のハイサイドトランジスタＮ４とローサイド
トランジスタＮ３にもそれぞれハイサイドダイオードＤ
４、ローサイドダイオードＤ３が並列接続されている。
【０００３】制御回路６、７からの信号によりハイサイ
ドトランジスタとローサイドトランジスタをオン・オフ
することにより、出力端子ＤＯの電位を制御して、表示
セル２を充、放電し、発光させる方式が一般的である。
図６はデータドライバＩＣ１の出力部のハイサイドトラ
ンジスタＮ２とローサイドダイオードＤ１が集積された
部分の断面図を示す。なお、以下の説明において、ｎ、
ｐを冠した層、領域等はそれぞれ電子、正孔を多数キャ
リアとする層、領域等を意味することとする。
ドトランジスタとローサイドトランジスタをオン・オフ
することにより、出力端子ＤＯの電位を制御して、表示
セル２を充、放電し、発光させる方式が一般的である。
図６はデータドライバＩＣ１の出力部のハイサイドトラ
ンジスタＮ２とローサイドダイオードＤ１が集積された
部分の断面図を示す。なお、以下の説明において、ｎ、
ｐを冠した層、領域等はそれぞれ電子、正孔を多数キャ
リアとする層、領域等を意味することとする。
【０００４】通常ｐサブストレート２１の表面層にｎ+
埋め込み層２２を形成した上にｎ型のｎエピタキシャル
層２３を成長させたエピタキシャルウェハを用いる。そ
のｎエピタキシャル層２３の所定の部分に、ｐサブスト
レート２１に達するｐ+ 分離領域２４を設け、ｎエピタ
キシャル層２３を各素子用の領域に分離している。ｐ +
分離領域２４で分離されたエピタキシャル層２３の表面
から、ｎ+ ウォール領域２５をｎ+ 埋め込み層２２に達
するように形成する。
埋め込み層２２を形成した上にｎ型のｎエピタキシャル
層２３を成長させたエピタキシャルウェハを用いる。そ
のｎエピタキシャル層２３の所定の部分に、ｐサブスト
レート２１に達するｐ+ 分離領域２４を設け、ｎエピタ
キシャル層２３を各素子用の領域に分離している。ｐ +
分離領域２４で分離されたエピタキシャル層２３の表面
から、ｎ+ ウォール領域２５をｎ+ 埋め込み層２２に達
するように形成する。
【０００５】ハイサイドトランジスタＮ２用に分離され
た島状のｎエピタキシャル層２３の表面層の一部に、ｐ
ベース領域２６が、またそのｐベース領域２６の表面層
の一部にｎソース領域２７が形成されている。ｎソース
領域２７とｎエピタキシャル層２３の表面露出部に挟ま
れたｐベース領域２６の表面上に、ゲート酸化膜２８を
介してポリシリコンからなるゲート電極２９が設けられ
ている。ｐベース領域２６とｎソース領域２７との表面
には共通に接触するソース電極３０が、またｎ + ウォー
ル領域２５の表面上にドレイン電極３１が設けられてい
る。このようにしてｐサブストレート２１上のｎエピタ
キシャル層２３内にハイサイドトランジスタ（Ｎ２）が
構成される。ハイサイドトランジスタＮ２ではドレイン
電極３１はＶＤＨ端子に、ソース電極３０はＤＯ端子に
接続される。
た島状のｎエピタキシャル層２３の表面層の一部に、ｐ
ベース領域２６が、またそのｐベース領域２６の表面層
の一部にｎソース領域２７が形成されている。ｎソース
領域２７とｎエピタキシャル層２３の表面露出部に挟ま
れたｐベース領域２６の表面上に、ゲート酸化膜２８を
介してポリシリコンからなるゲート電極２９が設けられ
ている。ｐベース領域２６とｎソース領域２７との表面
には共通に接触するソース電極３０が、またｎ + ウォー
ル領域２５の表面上にドレイン電極３１が設けられてい
る。このようにしてｐサブストレート２１上のｎエピタ
キシャル層２３内にハイサイドトランジスタ（Ｎ２）が
構成される。ハイサイドトランジスタＮ２ではドレイン
電極３１はＶＤＨ端子に、ソース電極３０はＤＯ端子に
接続される。
【０００６】ローサイドダイオードＤ１用に分離された
島状のｎエピタキシャル層２３’の表面からｎ+ 埋め込
み層２２’に達するｎ+ ウォール領域２５’が形成さ
れ、その表面上にカソード電極３２が設けられる。ｐ+
分離領域２４の表面上にアイソレーション電極３３が設
けられ、このようにしてローサイドダイオード（Ｄ１）
が形成される。ローサイドダイオードＤ１のカソード電
極３２はＤＯ端子に接続され、アイソレーション電極３
３はＧＮＤ端子に接続される。
島状のｎエピタキシャル層２３’の表面からｎ+ 埋め込
み層２２’に達するｎ+ ウォール領域２５’が形成さ
れ、その表面上にカソード電極３２が設けられる。ｐ+
分離領域２４の表面上にアイソレーション電極３３が設
けられ、このようにしてローサイドダイオード（Ｄ１）
が形成される。ローサイドダイオードＤ１のカソード電
極３２はＤＯ端子に接続され、アイソレーション電極３
３はＧＮＤ端子に接続される。
【０００７】また、図８はデータドライバＩＣ１の出力
部のハイサイドトランジスタＮ２とローサイドトランジ
スタＮ１が集積された部分の断面図を示す。ローサイド
トランジスタＮ１用に分離された島状のｎエピタキシャ
ル層２３”の表面層に、ｐベース領域２６’が、またそ
の表面層の一部にｎソース領域２７’が形成されてい
る。ｎソース領域２７’とｎエピタキシャル層２３”の
表面露出部に挟まれたｐベース領域２６’の表面上に、
ゲート酸化膜２８’を介してポリシリコンからなるゲー
ト電極２９’が設けられている。ｐベース領域２６’と
ｎソース領域２７’との表面には共通に接触するソース
電極３０’が、またｎ+ウォール領域２５”の表面上に
ドレイン電極３１’が設けられている。このようにして
ｐサブストレート２１上にローサイドトランジスタ（Ｎ
１）が構成される。ローサイドトランジスタＮ１ではド
レイン電極３１’はＤＯ端子に、ソース電極３０’はＧ
ＮＤ端子に接続される。
部のハイサイドトランジスタＮ２とローサイドトランジ
スタＮ１が集積された部分の断面図を示す。ローサイド
トランジスタＮ１用に分離された島状のｎエピタキシャ
ル層２３”の表面層に、ｐベース領域２６’が、またそ
の表面層の一部にｎソース領域２７’が形成されてい
る。ｎソース領域２７’とｎエピタキシャル層２３”の
表面露出部に挟まれたｐベース領域２６’の表面上に、
ゲート酸化膜２８’を介してポリシリコンからなるゲー
ト電極２９’が設けられている。ｐベース領域２６’と
ｎソース領域２７’との表面には共通に接触するソース
電極３０’が、またｎ+ウォール領域２５”の表面上に
ドレイン電極３１’が設けられている。このようにして
ｐサブストレート２１上にローサイドトランジスタ（Ｎ
１）が構成される。ローサイドトランジスタＮ１ではド
レイン電極３１’はＤＯ端子に、ソース電極３０’はＧ
ＮＤ端子に接続される。
【０００８】
【発明が解決しようとする課題】しかし、図６のような
ｐｎ接合分離方式では、ハイサイドトランジスタＮ２の
ドレインに当たるｎ+ ウォール領域２５、ｎエピタキシ
ャル層２３と、ｐ+ 分離領域２４およびＤ１のｎ+ ウォ
ール領域２５’、ｎエピタキシャル層２３’からなる寄
生ｎｐｎトランジスタＴ１が構成される。
ｐｎ接合分離方式では、ハイサイドトランジスタＮ２の
ドレインに当たるｎ+ ウォール領域２５、ｎエピタキシ
ャル層２３と、ｐ+ 分離領域２４およびＤ１のｎ+ ウォ
ール領域２５’、ｎエピタキシャル層２３’からなる寄
生ｎｐｎトランジスタＴ１が構成される。
【０００９】図７に図６の部分の等価回路図を示す。こ
のようにダイオードＤ１は寄生ｎｐｎトランジスタＴ１
のベース・エミッタ接合となっている。一方、図５に示
すデータドライバＩＣ１とスキャンドライバＩＣ３の出
力は互いに容量結合となっており、充、放電のタイミン
グによっては、出力端子ＤＯがＧＮＤに対して負電位と
なることがある。このとき、例えばデータドライバＩＣ
１の場合、図７に示すようにＧＮＤからダイオードＤ１
を経由して出力端子ＤＯに電流Ｉd が流れる。この電流
は寄生ｎｐｎトランジスタＴ１のベース電流となり、電
流増幅作用により電源線ＶＤＨより寄生電流Ｉl が流
れ、消費電流の増大、発熱等の問題が生じる。
のようにダイオードＤ１は寄生ｎｐｎトランジスタＴ１
のベース・エミッタ接合となっている。一方、図５に示
すデータドライバＩＣ１とスキャンドライバＩＣ３の出
力は互いに容量結合となっており、充、放電のタイミン
グによっては、出力端子ＤＯがＧＮＤに対して負電位と
なることがある。このとき、例えばデータドライバＩＣ
１の場合、図７に示すようにＧＮＤからダイオードＤ１
を経由して出力端子ＤＯに電流Ｉd が流れる。この電流
は寄生ｎｐｎトランジスタＴ１のベース電流となり、電
流増幅作用により電源線ＶＤＨより寄生電流Ｉl が流
れ、消費電流の増大、発熱等の問題が生じる。
【００１０】また、図８の場合は、ｐ+ アイソレーショ
ン領域２４’、２４”とローサイドトランジスタＮ１の
ｎエピタキシャル層２３”によって寄生ダイオードが形
成され、ローサイドダイオードＤ１の代わりになる。こ
の場合の等価回路図は図７と同じであり、出力端子ＤＯ
が負電位となった場合、やはり図７に示すようにＧＮＤ
からダイオードＤ１を経由して出力端子ＤＯに電流Ｉd
が流れ、上記と同じ問題を生じる。
ン領域２４’、２４”とローサイドトランジスタＮ１の
ｎエピタキシャル層２３”によって寄生ダイオードが形
成され、ローサイドダイオードＤ１の代わりになる。こ
の場合の等価回路図は図７と同じであり、出力端子ＤＯ
が負電位となった場合、やはり図７に示すようにＧＮＤ
からダイオードＤ１を経由して出力端子ＤＯに電流Ｉd
が流れ、上記と同じ問題を生じる。
【００１１】本発明の目的は、上記の寄生トランジスタ
による問題点を解決し、消費電力が少なく、発熱の少な
い半導体集積回路を提供することにある。
による問題点を解決し、消費電力が少なく、発熱の少な
い半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】上記課題解決のため本発
明は、ハイサイドトランジスタと、ローサイドトランジ
スタと、それらのトランジスタそれぞれに並列に接続さ
れたダイオードとを有するプッシュプル型出力回路を含
む集積回路において、ハイサイドトランジスタとローサ
イドダイオードとの間の分離領域の幅が、その分離領域
中の少数キャリアの拡散長に比べ十分広いものとする。
明は、ハイサイドトランジスタと、ローサイドトランジ
スタと、それらのトランジスタそれぞれに並列に接続さ
れたダイオードとを有するプッシュプル型出力回路を含
む集積回路において、ハイサイドトランジスタとローサ
イドダイオードとの間の分離領域の幅が、その分離領域
中の少数キャリアの拡散長に比べ十分広いものとする。
【００１３】特に、ハイサイドトランジスタとローサイ
ドダイオードとの間に少なくとも一つの素子を配置する
ものとする。そのようにすれば、ローサイドダイオード
から分離領域に注入された少数キャリアが殆ど消滅し、
寄生トランジスタの電流増幅率が小さくなって、寄生電
流を低減できる。
ドダイオードとの間に少なくとも一つの素子を配置する
ものとする。そのようにすれば、ローサイドダイオード
から分離領域に注入された少数キャリアが殆ど消滅し、
寄生トランジスタの電流増幅率が小さくなって、寄生電
流を低減できる。
【００１４】また、ハイサイドトランジスタとローサイ
ドダイオードとの間の分離領域の中に逆導電型領域を設
け、その逆導電型領域と前記分離領域とを金属配線で接
続するものとする。そのようにすれば、寄生トランジス
タのベース電流が低減され、寄生電流を低減できる。
ドダイオードとの間の分離領域の中に逆導電型領域を設
け、その逆導電型領域と前記分離領域とを金属配線で接
続するものとする。そのようにすれば、寄生トランジス
タのベース電流が低減され、寄生電流を低減できる。
【００１５】本発明の別の手段として、ハイサイドトラ
ンジスタと、ローサイドトランジスタとを有し、そのロ
ーサイドトランジスタに寄生ダイオードが存在するプッ
シュプル型出力回路を含む集積回路において、ハイサイ
ドトランジスタとローサイドトランジスタとの間の分離
領域の幅が、その分離領域中の少数キャリアの拡散長に
比べ十分広いものとする。
ンジスタと、ローサイドトランジスタとを有し、そのロ
ーサイドトランジスタに寄生ダイオードが存在するプッ
シュプル型出力回路を含む集積回路において、ハイサイ
ドトランジスタとローサイドトランジスタとの間の分離
領域の幅が、その分離領域中の少数キャリアの拡散長に
比べ十分広いものとする。
【００１６】特に、ハイサイドトランジスタとローサイ
ドトランジスタとの間に少なくとも一つの素子を配置す
るものとする。そのようにすれば、ローサイドトランジ
スタから分離領域に注入された少数キャリアが殆ど消滅
し、寄生トランジスタの電流増幅率が小さくなり、寄生
電流を低減できる。
ドトランジスタとの間に少なくとも一つの素子を配置す
るものとする。そのようにすれば、ローサイドトランジ
スタから分離領域に注入された少数キャリアが殆ど消滅
し、寄生トランジスタの電流増幅率が小さくなり、寄生
電流を低減できる。
【００１７】また、ハイサイドトランジスタとローサイ
ドトランジスタとの間の分離領域の中に逆導電型領域を
設け、その逆導電型領域と前記分離領域とを金属配線で
接続するものとする。そのようにすれば、寄生トランジ
スタのベース電流が低減され、寄生電流を低減できる。
ドトランジスタとの間の分離領域の中に逆導電型領域を
設け、その逆導電型領域と前記分離領域とを金属配線で
接続するものとする。そのようにすれば、寄生トランジ
スタのベース電流が低減され、寄生電流を低減できる。
【００１８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施例について説明する。 ［実施例１］図１に本発明第一の実施例の集積回路の部
分断面図を示す。この例では、ハイサイドトランジスタ
Ｎ２、ローサイドトランジスタＮ１はともにｎチャネル
型絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと
記す）である。ｎチャネル型ＩＧＢＴはＭＯＳ構造のゲ
ートをもつ四層の半導体素子であるが、ｎチャネル型Ｍ
ＯＳＦＥＴのｎドレイン領域にｐコレクタ領域を加えた
ものと考え、ｎチャネル型ＭＯＳＦＥＴと同じ呼び方を
するものとする。図６の従来技術との違いはハイサイド
トランジスタＮ２とローサイドダイオードＤ１との間に
ローサイドトランジスタＮ１を形成している点である。
の実施例について説明する。 ［実施例１］図１に本発明第一の実施例の集積回路の部
分断面図を示す。この例では、ハイサイドトランジスタ
Ｎ２、ローサイドトランジスタＮ１はともにｎチャネル
型絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと
記す）である。ｎチャネル型ＩＧＢＴはＭＯＳ構造のゲ
ートをもつ四層の半導体素子であるが、ｎチャネル型Ｍ
ＯＳＦＥＴのｎドレイン領域にｐコレクタ領域を加えた
ものと考え、ｎチャネル型ＭＯＳＦＥＴと同じ呼び方を
するものとする。図６の従来技術との違いはハイサイド
トランジスタＮ２とローサイドダイオードＤ１との間に
ローサイドトランジスタＮ１を形成している点である。
【００１９】ハイサイドトランジスタＮ２、ローサイド
トランジスタＮ１のＩＧＢＴの形成方法はＭＯＳＦＥＴ
とほぼ同じにできる。すなわちローサイドトランジスタ
Ｎ１ではｎ+ 埋め込み層２２”を下に埋め込んだｎエピ
タキシャル層２３”の島を形成し、その表面層にｐベー
ス領域２６’、ｎソース領域２７’を形成し、ｐベース
領域２６’の表面露出部の上にゲート酸化膜２８’を介
してゲート電極２９’を設ける。表面からｎ+ 埋め込み
層２２”に達するｎ+ ウォール領域２５”を形成し、そ
の内部にｐコレクタ領域３４を形成し、その表面上に、
コレクタ電極３５を、ｐベース領域２６’、ｎソース領
域２７’の表面上にソース電極３０’を設ける。ローサ
イドトランジスタであるからソース電極３０’はＧＮＤ
端子に、コレクタ電極３３はＤＯ端子に接続される。
トランジスタＮ１のＩＧＢＴの形成方法はＭＯＳＦＥＴ
とほぼ同じにできる。すなわちローサイドトランジスタ
Ｎ１ではｎ+ 埋め込み層２２”を下に埋め込んだｎエピ
タキシャル層２３”の島を形成し、その表面層にｐベー
ス領域２６’、ｎソース領域２７’を形成し、ｐベース
領域２６’の表面露出部の上にゲート酸化膜２８’を介
してゲート電極２９’を設ける。表面からｎ+ 埋め込み
層２２”に達するｎ+ ウォール領域２５”を形成し、そ
の内部にｐコレクタ領域３４を形成し、その表面上に、
コレクタ電極３５を、ｐベース領域２６’、ｎソース領
域２７’の表面上にソース電極３０’を設ける。ローサ
イドトランジスタであるからソース電極３０’はＧＮＤ
端子に、コレクタ電極３３はＤＯ端子に接続される。
【００２０】この実施例においてハイサイドトランジス
タＮ２とローサイドダイオードＤ１との間にローサイド
トランジスタＮ１を形成したことは、すなわちハイサイ
ドトランジスタＮ２とローサイドダイオードＤ１との間
のｐ+ 分離領域２４の幅を広げたことになる。これはハ
イサイドトランジスタＮ２のドレインであるｎ+ ウォー
ル領域２５（とｎエピタキシャル層２３）、ｐ+ 分離領
域２４’、２４”およびローサイドダイオードＤ１のｎ
+ ウォール領域２５’（とｎエピタキシャル層２３’）
からなる寄生ｎｐｎトランジスタＴ１のベース幅が広く
なったことを意味している。
タＮ２とローサイドダイオードＤ１との間にローサイド
トランジスタＮ１を形成したことは、すなわちハイサイ
ドトランジスタＮ２とローサイドダイオードＤ１との間
のｐ+ 分離領域２４の幅を広げたことになる。これはハ
イサイドトランジスタＮ２のドレインであるｎ+ ウォー
ル領域２５（とｎエピタキシャル層２３）、ｐ+ 分離領
域２４’、２４”およびローサイドダイオードＤ１のｎ
+ ウォール領域２５’（とｎエピタキシャル層２３’）
からなる寄生ｎｐｎトランジスタＴ１のベース幅が広く
なったことを意味している。
【００２１】例えば、従来エピタキシャル層２３’の厚
さが１０μｍのとき、寄生ｎｐｎトランジスタのベース
幅はｐ+ 分離領域２４の幅である約３０μｍであった
が、ローサイドトランジスタＮ１を間に挟むことによ
り、この幅が１３０μｍにまで広がったことになる。こ
のとき寄生電流Ｉl は約１／１０になることが観測され
た。これは、ｐ+ 分離領域２４中の少数キャリアである
電子の拡散長は数μｍ程度であり、ｐ+ 分離領域２４の
幅がこの拡散長より遙に大きくなるため、ローサイドダ
イオードＤ１からｐ分離領域２４に注入された電子の輸
送効率が低く、殆ど消滅してしまうためである。その結
果、寄生トランジスタＴ１の電流増幅率は極めて小さく
なり、ＶＤＨからの寄生電流Ｉl は殆ど流れなくなった
ものである。
さが１０μｍのとき、寄生ｎｐｎトランジスタのベース
幅はｐ+ 分離領域２４の幅である約３０μｍであった
が、ローサイドトランジスタＮ１を間に挟むことによ
り、この幅が１３０μｍにまで広がったことになる。こ
のとき寄生電流Ｉl は約１／１０になることが観測され
た。これは、ｐ+ 分離領域２４中の少数キャリアである
電子の拡散長は数μｍ程度であり、ｐ+ 分離領域２４の
幅がこの拡散長より遙に大きくなるため、ローサイドダ
イオードＤ１からｐ分離領域２４に注入された電子の輸
送効率が低く、殆ど消滅してしまうためである。その結
果、寄生トランジスタＴ１の電流増幅率は極めて小さく
なり、ＶＤＨからの寄生電流Ｉl は殆ど流れなくなった
ものである。
【００２２】この例のように分離領域の幅を広くし、そ
の中に一つの素子を配置する方法を取れば、集積回路の
面積の増大が回避できる。 ［実施例２］図２は本発明第二の実施例の集積回路の部
分断面図を示す。この例では、ハイサイドトランジスタ
Ｎ２、ローサイドトランジスタＮ１はともにｎチャネル
型ＭＯＳＦＥＴである。
の中に一つの素子を配置する方法を取れば、集積回路の
面積の増大が回避できる。 ［実施例２］図２は本発明第二の実施例の集積回路の部
分断面図を示す。この例では、ハイサイドトランジスタ
Ｎ２、ローサイドトランジスタＮ１はともにｎチャネル
型ＭＯＳＦＥＴである。
【００２３】図６の従来の集積回路の部分断面図との違
いは、ハイサイドトランジスタＮ２とローサイドダイオ
ードＤ１との間のｐ+ 分離領域２４の中にｎ+ 埋め込み
層４２とｎ+ ウォール領域４５が他の素子と同じ工程で
形成されている点である。そして、ｐ+ 分離領域２４と
ｎ+ ウォール領域４５とがアイソレーション電極３３’
で接続されている。この構造では、従来の寄生トランジ
スタＴ１の他に、ｎウォール領域４５、ｐ+ 分離領域２
４およびローサイドダイオードＤ１のｎ+ ウォール領域
２５’（とｎエピタキシャル層２３’）で、寄生ｎｐｎ
トランジスタＴ２が構成されていることになる。
いは、ハイサイドトランジスタＮ２とローサイドダイオ
ードＤ１との間のｐ+ 分離領域２４の中にｎ+ 埋め込み
層４２とｎ+ ウォール領域４５が他の素子と同じ工程で
形成されている点である。そして、ｐ+ 分離領域２４と
ｎ+ ウォール領域４５とがアイソレーション電極３３’
で接続されている。この構造では、従来の寄生トランジ
スタＴ１の他に、ｎウォール領域４５、ｐ+ 分離領域２
４およびローサイドダイオードＤ１のｎ+ ウォール領域
２５’（とｎエピタキシャル層２３’）で、寄生ｎｐｎ
トランジスタＴ２が構成されていることになる。
【００２４】この試作した集積回路では、トランジスタ
Ｔ２の電流増幅率ｈFEを１０倍程度にすることにより、
寄生電流Ｉl が１／１０に低減することが確認できた。
図３に、図２の構造の等価回路図を示す。ＧＮＤ端子が
出力端子ＤＯに対して高電位になったとき、ＧＮＤ端子
から出力端子ＤＯに流れる電流Ｉd は寄生ｎｐｎトラン
ジスタＴ１のベース電流となるＩd1と、上述構造により
形成されたトランジスタＴ２のコレクタ電流Ｉd2とに分
流される。このときトランジスタＴ２の電流増幅率ｈFE
の大きさに比例してＩd2は大きく、Ｉd1は小さくなるこ
とがわかる。以上のような機構で、トランジスタＴ１の
寄生電流Ｉl は殆ど流れなくなるのである。その結果、
消費電流が増大したり、発熱したりするといった問題は
もはや起こらない。 ［実施例３］図４は本発明第三の実施例の集積回路の部
分断面図を示す。
Ｔ２の電流増幅率ｈFEを１０倍程度にすることにより、
寄生電流Ｉl が１／１０に低減することが確認できた。
図３に、図２の構造の等価回路図を示す。ＧＮＤ端子が
出力端子ＤＯに対して高電位になったとき、ＧＮＤ端子
から出力端子ＤＯに流れる電流Ｉd は寄生ｎｐｎトラン
ジスタＴ１のベース電流となるＩd1と、上述構造により
形成されたトランジスタＴ２のコレクタ電流Ｉd2とに分
流される。このときトランジスタＴ２の電流増幅率ｈFE
の大きさに比例してＩd2は大きく、Ｉd1は小さくなるこ
とがわかる。以上のような機構で、トランジスタＴ１の
寄生電流Ｉl は殆ど流れなくなるのである。その結果、
消費電流が増大したり、発熱したりするといった問題は
もはや起こらない。 ［実施例３］図４は本発明第三の実施例の集積回路の部
分断面図を示す。
【００２５】この例では、ハイサイドトランジスタＮ
２、ローサイドトランジスタＮ１はともにｎチャネル型
ＭＯＳＦＥＴである。ハイサイドトランジスタＮ２とロ
ーサイドトランジスタＮ１とがｐ+ 分離領域２４’を挟
んで隣接している場合である。ローサイドトランジスタ
Ｎ１にはｐ+ 分離領域２４とｎエピタキシャル層２３”
からなる寄生ダイオードＤ３が存在するが、ハイサイド
トランジスタＮ２とローサイドトランジスタＮ１との間
のｐ+ 分離領域２４’内にｎ+ 埋め込み層４２’とｎ+
ウォール領域４５’が設けられている。
２、ローサイドトランジスタＮ１はともにｎチャネル型
ＭＯＳＦＥＴである。ハイサイドトランジスタＮ２とロ
ーサイドトランジスタＮ１とがｐ+ 分離領域２４’を挟
んで隣接している場合である。ローサイドトランジスタ
Ｎ１にはｐ+ 分離領域２４とｎエピタキシャル層２３”
からなる寄生ダイオードＤ３が存在するが、ハイサイド
トランジスタＮ２とローサイドトランジスタＮ１との間
のｐ+ 分離領域２４’内にｎ+ 埋め込み層４２’とｎ+
ウォール領域４５’が設けられている。
【００２６】図８に示したように、ローサイドトランジ
スタＮ１に寄生ダイオードＤ３が存在すると、ハイサイ
ドトランジスタＮ２のドレインからの寄生電流が流れる
のであるが、試作した集積回路では、トランジスタＴ２
の電流増幅率ｈFEを１０倍程度にすることにより、寄生
電流Ｉl が１／１０に低減することが確認できた。その
機構は図６と同様で、ハイサイドトランジスタＮ２のド
レインであるｎ+ウォール領域２５、ｐ+ 分離領域２
４’およびローサイドトランジスタＮ１のドレインであ
るｎ+ ウォール領域２５”（とｎエピタキシャル層２
３”、ｎ+ 埋め込み層２２”）からなる寄生ｎｐｎトラ
ンジスタＴ３のベース電流が小さくなるため、大きな寄
生電流は流れないのである。
スタＮ１に寄生ダイオードＤ３が存在すると、ハイサイ
ドトランジスタＮ２のドレインからの寄生電流が流れる
のであるが、試作した集積回路では、トランジスタＴ２
の電流増幅率ｈFEを１０倍程度にすることにより、寄生
電流Ｉl が１／１０に低減することが確認できた。その
機構は図６と同様で、ハイサイドトランジスタＮ２のド
レインであるｎ+ウォール領域２５、ｐ+ 分離領域２
４’およびローサイドトランジスタＮ１のドレインであ
るｎ+ ウォール領域２５”（とｎエピタキシャル層２
３”、ｎ+ 埋め込み層２２”）からなる寄生ｎｐｎトラ
ンジスタＴ３のベース電流が小さくなるため、大きな寄
生電流は流れないのである。
【００２７】また、図示しないが、ハイサイドトランジ
スタＮ２とローサイドトランジスタＮ１との間にＮ１と
別のローサイドトランジスタを配置することもできる。
上記の実施例は何れもＭＯＳ型のゲートを持つ素子であ
ったが、必ずしもそうである必要はなく、バイポーラト
ランジスタであってもよい。更に導電型のｎ型とｐ型と
を交換した構造にも本発明は適用できる。
スタＮ２とローサイドトランジスタＮ１との間にＮ１と
別のローサイドトランジスタを配置することもできる。
上記の実施例は何れもＭＯＳ型のゲートを持つ素子であ
ったが、必ずしもそうである必要はなく、バイポーラト
ランジスタであってもよい。更に導電型のｎ型とｐ型と
を交換した構造にも本発明は適用できる。
【００２８】
【発明の効果】以上述べたように本発明により、ハイサ
イドトランジスタとローサイドダイオードとの間の分離
領域の幅を、その分離領域中の少数キャリアの拡散長に
比べ十分広くし、或いはその間に一つの素子を配置する
ことによって、寄生トランジスタの電流増幅率ｈFEを下
げて、集積回路の消費電流を低減し、発熱を抑制でき
る。
イドトランジスタとローサイドダイオードとの間の分離
領域の幅を、その分離領域中の少数キャリアの拡散長に
比べ十分広くし、或いはその間に一つの素子を配置する
ことによって、寄生トランジスタの電流増幅率ｈFEを下
げて、集積回路の消費電流を低減し、発熱を抑制でき
る。
【００２９】ローサイドトランジスタに寄生ダイオード
が存在する場合には、ハイサイドトランジスタとローサ
イドトランジスタとの間の分離領域の幅を、その分離領
域中の少数キャリアの拡散長に比べ十分広くし、或いは
その間に一つの素子を配置することによって、寄生トラ
ンジスタの電流増幅率ｈFEを下げて、集積回路の消費電
流を低減し、発熱を抑制できる。
が存在する場合には、ハイサイドトランジスタとローサ
イドトランジスタとの間の分離領域の幅を、その分離領
域中の少数キャリアの拡散長に比べ十分広くし、或いは
その間に一つの素子を配置することによって、寄生トラ
ンジスタの電流増幅率ｈFEを下げて、集積回路の消費電
流を低減し、発熱を抑制できる。
【００３０】分離領域内に金属配線で短絡した逆導電型
領域を設けてもよい。実施例に示したように、寄生電流
を１／１０に低減することが容易に実現でき、しかも、
分離領域内に一つの素子を配置する方法を取れば、集積
回路の面積の増大が回避できる。
領域を設けてもよい。実施例に示したように、寄生電流
を１／１０に低減することが容易に実現でき、しかも、
分離領域内に一つの素子を配置する方法を取れば、集積
回路の面積の増大が回避できる。
【図１】実施例１の集積回路の部分断面図
【図２】実施例２の集積回路の部分断面図
【図３】図２の集積回路の等価回路図
【図４】実施例３の集積回路の部分断面図
【図５】プラズマディスプレイパネルの駆動用ＩＣの出
力回路図
力回路図
【図６】プラズマディスプレイパネルの駆動用ＩＣの出
力回路の部分断面図
力回路の部分断面図
【図７】図６の寄生トランジスタを示す等価回路図
【図８】従来の別の駆動用ＩＣの出力回路の部分断面図
１ データドライバ ２ 表示セル ３ スキャンドライバ ４、５ 電源 ６、７ 制御回路 ２１ ｐサブストレート ２２、２２’、２２”ｎ+ 埋め込み層 ２３、２３’、２３”ｎエピタキシャル層 ２４、２４’、２４”ｐ+ アイソレーション領域 ２５、２５’、２５”ｎ+ ウォール領域 ２６、２６’ ｐベース領域 ２７、２７’ ｎソース領域 ２８、２８’ ゲート酸化膜 ２９、２９’ ゲート電極 ３０、３０’ ソース電極 ３１、３１’ ドレイン電極 ３２ カソード電極 ３３、３３’ アイソレーション電極 ３４ ｐコレクタ領域 ３５ コレクタ電極 ４２、４２’ ｎ+ 埋め込み層 ４５、４５’ ｎ+ ウォール領域 Ｄ１、Ｄ３ ローサイドダイオード Ｄ２、Ｄ４ ハイサイドダイオード Ｄ３ 寄生ダイオード Ｎ１、Ｎ３ ローサイドトランジスタ Ｎ２、Ｎ４ ハイサイドトランジスタ Ｔ１、Ｔ２、Ｔ３ 寄生トランジスタ ＤＯ 出力端子 ＧＮＤ グラウンド端子またはグラウンド
線 ＶＤＨ 電源端子または電源線
線 ＶＤＨ 電源端子または電源線
Claims (6)
- 【請求項１】ハイサイドトランジスタと、ローサイドト
ランジスタと、それらのトランジスタそれぞれに並列に
接続されたダイオードとを有するプッシュプル型出力回
路を含む集積回路において、ハイサイドトランジスタと
ローサイドダイオードとの間の分離領域の幅が、ローサ
イドダイオードから分離領域に注入された少数キャリア
が殆ど消滅する程、その分離領域中の少数キャリアの拡
散長に比べ十分広いことを特徴とする半導体集積回路。 - 【請求項２】ハイサイドトランジスタとローサイドダイ
オードとの間に少なくとも一つの素子を配置したことを
特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】ハイサイドトランジスタと、ローサイドト
ランジスタと、それらのトランジスタそれぞれに並列に
接続されたダイオードとを有するプッシュプル型出力回
路を含む集積回路において、ハイサイドトランジスタと
ローサイドダイオードとの間の分離領域の中に逆導電型
領域を設け、その逆導電型領域と前記分離領域とを金属
配線で接続したことを特徴とする半導体集積回路。 - 【請求項４】ハイサイドトランジスタと、ローサイドト
ランジスタとを有し、そのローサイドトランジスタに寄
生ダイオードが存在するプッシュプル型出力回路を含む
集積回路において、ハイサイドトランジスタとローサイ
ドトランジスタとの間の分離領域の幅が、ローサイドト
ランジスタから分離領域に注入された少数キャリアが殆
ど消滅する程、その分離領域中の少数キャリアの拡散長
に比べ十分広いことを特徴とする半導体集積回路。 - 【請求項５】ハイサイドトランジスタとローサイドトラ
ンジスタとの間に少なくとも一つの素子を配置したこと
を特徴とする請求項４に記載の半導体集積回路。 - 【請求項６】ハイサイドトランジスタと、ローサイドト
ランジスタとを有し、そのローサイドトランジスタに寄
生ダイオードが存在するプッシュプル型出力回路を含む
集積回路において、ハイサイドトランジスタとローサイ
ドトランジスタとの間の分離領域の中に逆導電型領域を
設け、その逆導電型領域と前記分離領域とを金属配線で
接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30419895A JPH09148531A (ja) | 1995-11-22 | 1995-11-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30419895A JPH09148531A (ja) | 1995-11-22 | 1995-11-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148531A true JPH09148531A (ja) | 1997-06-06 |
Family
ID=17930205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30419895A Pending JPH09148531A (ja) | 1995-11-22 | 1995-11-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11201830A (ja) * | 1997-11-17 | 1999-07-30 | Fuji Electric Co Ltd | 温度検出機能内蔵ドライバｉｃ |
| JP2007116160A (ja) * | 2005-10-18 | 2007-05-10 | Internatl Rectifier Corp | 大容量性負荷のためのトレンチｉｇｂｔ |
-
1995
- 1995-11-22 JP JP30419895A patent/JPH09148531A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11201830A (ja) * | 1997-11-17 | 1999-07-30 | Fuji Electric Co Ltd | 温度検出機能内蔵ドライバｉｃ |
| JP2007116160A (ja) * | 2005-10-18 | 2007-05-10 | Internatl Rectifier Corp | 大容量性負荷のためのトレンチｉｇｂｔ |
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