JP2007116160A - 大容量性負荷のためのトレンチｉｇｂｔ - Google Patents

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Abstract

【課題】ターンオン特性がより高速で、導通時の損失がより小さいＩＧＢＴを提供する。
【解決手段】 プラズマディスプレイパネルへの電力の供給を制御するためのＩＧＢＴは縮小された安全作動領域を犠牲に、大きい電流導通能力および小さい導通時の損失を有する。３００Ｖのブレークダウン電圧定格を有するデバイスに対し、ダイは、１０ｍオームｃｍ未満の基板抵抗率、厚さが約８μｍで、０.０５〜０.１オームｃｍの範囲の抵抗率を有するバッファ層と、３１〜３７μｍの厚さ、および１４〜１８オームｃｍの範囲の抵抗率を有する、接合部パターンおよびトレンチを支持するためのエピタキシャル層とを有する。
【選択図】図３

Description

本発明は、ゲート絶縁バイポーラトランジスタ（ＩＧＢＴ）に関し、より詳細には、大容量性負荷、およびプラズマディスプレイパネルのためのＩＧＢＴ構造に関する。
ＩＧＢＴは、公知であり、例えば米国特許第6,683,311号および第6,707,111号（これら両特許は、本願出願人を権利者とするものである）に示されている。本願出願人（IR-2949）による「短絡回路能力を高めたトレンチＩＧＢＴ」を発明の名称とし、２００５年９月２０日に出願された継続中の米国特許出願第11/230,969号にも、トレンチＩＧＢＴが記載されている。本願では、上記米国特許および特許出願の内容を、参考として援用する。
ＩＧＢＴは、大容量性負荷に適用する際に、パワーＭＯＳＦＥＴの代わりに使用されつつ、例えば、プロジェクションテレビ受像機で使用されるプラズマディスプレイパネルは、持続回路、およびエネルギー回収回路の２つの基本回路において、大容量性負荷として働く。ＩＧＢＴは、パワーＭＯＳＦＥＴと比較して、電流導通能力がより高く、導通時の損失が少ないので、かかる負荷に対して効果的である。
かかる容量性負荷に対して、よりチップ面積が小さいＩＧＢＴを使用できるようにするには、ＩＧＢＴの電流導通能力をより高め、導通時の損失を更に少なくすることが望ましい。
ＩＧＢＴによって制御される出力回路が容量性であるとき、ＩＧＢＴは、小さな電圧で、ターンオンおよびターンオフする（ソフトスイッチング）。従って、本願の発明者は、ターンオン特性がより高速で、導通時の損失がより少ないという特性の点で有利となるように、容量性負荷内で作動するＩＧＢＴの安全作動領域（ＳＯＡ）を得ることが可能であることを認識した。
本発明によれば、トレンチＩＧＢＴは、ターンオン時間がより短かく、かつ導通時の損失がより小となるように、デバイスのＳＯＡを縮小した、大容量性負荷、特にプラズマディスプレイパネルのための改良された作動を行わせるようになっている。図示した３００Ｖのデバイスでは、このことは、基板の抵抗率、バッファ層の抵抗率および厚さを小とし、更に接合部支持エピタキシャル層の抵抗率および厚さを小とするように、これらを制御することによって達成される。
３００ＶのトレンチＩＧＢＴに対しては、次のような設計パラメータが使用される。
基板の抵抗率：＜１０ｍオームｃｍ
バッファの抵抗率：０.０５〜０.１オームｃｍ
バッファ層の厚さ：８μｍ
エピタキシャル層の抵抗率：１４〜１８オームｃｍ
エピタキシャル層の厚さ：３１〜３７μｍ
図１および図２は、ＳＯＡを犠牲にすることにより、最大とされたターンオフ速度を発生し、導通時の損失を最小にするようになっている、本発明のスタートウェハ（またはダイ）を示す。
図１および図２において、ウェーハ１０は、Ｐ++基板１１を有する。いずれも周知の従来のプロセス技術を使用し、基板１１内に拡散されたＮ+バッファ１２の上部に、エピタキシャル成長されたドリフト層１３を成長させる。
このエピタキシャルドリフト層１３内に、デバイスの接合部およびトレンチを形成する。しかし、ある用途に対するシリコンダイ面積が小さいＰＤＰのような大容量性負荷と共に使用しうるＩＧＢＴデバイスを作成するのに、ターンオフ速度、および導通時の損失が改善されるように、特定の寸法および抵抗率が選択される。
例えば、３００ＶのＩＧＢＴに対し、次の特性が選択される。
基板の抵抗率：＜１０ｍオームｃｍ
バッファの抵抗率：０.０５〜０.１オームｃｍ
バッファ層の厚さ：８μｍ
エピタキシャル層の抵抗率：１４〜１８オームｃｍ
エピタキシャル層の厚さ：３１〜３７μｍ
図３は、図１および図２におけるウェーハ（またはダイ）上に、トレンチ、接合部、および接点を形成して完成させたＩＧＢＴを示す。
任意のプロセスを使用して、Ｎタイプのトレンチ支持領域１９を形成する。この領域は、複数のトレンチ２０、２１、２２を支持している。これら複数のトレンチ２０、２１、２２は、デバイスのアクティブ領域内に形成され、それぞれ、ポリシリコンゲート２３、２４、２５を有し、これらのポリシリコンゲートは、適当なゲート酸化膜により、トレンチ壁から分離されている。これらトレンチ２０、２１、２２は、デバイスアクティブ領域内で使用される任意の数のトレンチを示す。
トレンチ２０、２１、２２は、Ｐ+チャンネル拡散部２９を貫通している。ポリシリコン主要部２３、２４および２５を、それぞれキャッピング酸化膜３０、３１、３２によりキャッピングし、通常の態様で、Ｎ+エミッタ領域３３、３４および３５を設ける。
エミッタ領域３３、３４および３５、ならびにＰ+チャンネル３０に接触するアルミソースコンタクト４５に接触するために、Ｐ++ソースコンタクト拡散部４０、４１、４２および４３も設ける。
Ｐ+終端領域６１を形成する。この領域を、酸化膜６１によってカバーし、Ｐ++領域４３において、ソース（またはエミッタ）４５に接続する。次に、Ａｍ Ｓｉ層７０およびシリコン窒化膜７１により、ソース４５をパッシベートする。これらの膜をエッチングして、接触領域を電極４５に露出させる。
図３に示すように、上部表面を完成した後、従来通りウェーハの裏面を仕上げ、ウェーハの底部表面に、コレクタ接点８０（Ａｌ／Ｔｉ／Ｎｉ／Ａｇ）を形成する。
ここで、本発明を逸脱することなく、ダイを完成するのに、所望する任意の接合パターン、およびトポロジーを使用することができることに留意されたい。
以上、本発明の特定の実施例を参照して、本発明について説明したが、当業者には、上記以外の多くの変形例および変更例、およびそれ以外の用途が明らかであると思う。従って、本発明は、特定の実施例によって限定されるものでないことを理解されたい。
本発明のスタートウェーハの一部分の断面図である。 ３００Ｖデバイス用の本発明のＩＧＢＴウェーハ（またはウェーハから単一化されたＩＧＢＴダイ）の種々の層の濃度の図である。 ダイまたはウェーハの上部における完成したトレンチＭＯＳゲート構造を示す、本発明の完成したＩＧＢＴの断面図である。
符号の説明
１０ ウェーハ
１１ 基板
１２ バッファ
１３ ドリフト層
１９ トレンチ支持領域
２０、２１、２２ トレンチ
２３、２４、２５ ポリシリコンゲート
２９ 拡散部
３０、３１、３２ キャッピング酸化膜
３３、３４、３５ エミッタ領域
４０、４１、４２、４３ 接点拡散部
４５ ソース接点
６０ 終端領域
７０ Ａｍ Ｓｉ層
７１ 窒化膜
８０ コレクタ接点

Claims (18)

  1. 頂部表面および底部表面を有するシリコンダイを備るＩＧＢＴであって、前記シリコンダイは、前記底部表面から延びるＰ++ 基板層と、前記基板層の頂部から延びるＮ+バッファ層と、前記バッファ層の頂部から前記頂部表面まで延びるＮ-ドリフト層とを有し、前記頂部表面は、ＭＯＳゲート構造及び頂部パワー電極を支持し、前記底部表面は、底部パワー電極を支持し、前記Ｐ++基板は、約１０ｍオームｃｍ未満の抵抗率を有し、前記バッファ層は、約８μｍの厚さ、および０.０５〜０.１０オームｃｍの範囲内の抵抗率を有するＩＧＢＴ。
  2. 前記ドリフト層は、３１〜３７μｍの範囲の厚さ、および１４〜１８オームｃｍの範囲の抵抗率を有する、請求項１記載のＩＧＢＴ。
  3. 前記ＭＯＳゲート構造は、複数のトレンチおよびトレンチトポロジーを含む、請求項１記載のＩＧＢＴ。
  4. 前記ＭＯＳゲート構造は、複数のトレンチおよびトレンチトポロジーを含む、請求項２記載のＩＧＢＴ。
  5. 前記ＩＧＢＴは、ターンオフ時間が最小とされ、導通時の電流能力が最大とされ、ＳＯＡが意図的に縮小された３００ボルトのＩＧＢＴである、請求項１記載のデバイス。
  6. 前記ＩＧＢＴは、ターンオフ時間が最小とされ、導通時の電流能力が最大とされ、ＳＯＡが意図的に縮小された３００ボルトのＩＧＢＴである、請求項２記載のデバイス。
  7. 前記ＩＧＢＴは、ターンオフ時間が最小とされ、導通時の電流能力が最大とされ、ＳＯＡが意図的に縮小された３００ボルトのＩＧＢＴである、請求項３記載のデバイス。
  8. 前記ＩＧＢＴは、ターンオフ時間が最小とされ、導通時の電流能力が最大とされ、ＳＯＡが意図的に縮小された３００ボルトのＩＧＢＴである、請求項４記載のデバイス。
  9. 頂部表面および底部表面を有するシリコンダイを備える、大容量性のプラズマディスプレイパネル負荷と共に使用されるようになっているＩＧＢＴであって、前記シリコンダイは、前記底部表面から延びるＰ++基板層と、前記基板層の頂部から延びるＮ+バッファ層と、前記バッファ層の頂部から前記頂部表面まで延びるＮ-ドリフト層とを有し、前記頂部表面は、ＭＯＳゲート構造及び頂部パワー電極を支持し、前記底部表面は、底部パワー電極を支持し、前記Ｐ++基板は、約１０メガオームｃｍ未満の抵抗率を有し、前記バッファ層は、約８μｍの厚さ、および０.０５〜０.１０オームｃｍの範囲内の抵抗率を有するＩＧＢＴ。
  10. 前記ドリフト層は、３１〜３７μｍの範囲の厚さ、および１４〜１８オームｃｍの範囲の抵抗率を有する、請求項９記載のＩＧＢＴ。
  11. 前記ＭＯＳゲート構造は、複数のトレンチおよびトレンチトポロジーを含む、請求項９記載のＩＧＢＴ。
  12. 前記ＭＯＳゲート構造は、複数のトレンチおよびトレンチトポロジーを含む、請求項９記載のＩＧＢＴ。
  13. 前記ＩＧＢＴは、ターンオフ時間が最小とされ、導通時の電流能力が最大とされ、かつＳＯＡが意図的に縮小された３００ボルトのＩＧＢＴである、請求項９記載のデバイス。
  14. 前記ドリフト層は、３１〜３７μｍの範囲の厚さ、および１４〜１８オームｃｍの範囲の抵抗率を有する、請求項１３記載のＩＧＢＴ。
  15. 前記ＭＯＳゲート構造は、複数のトレンチおよびトレンチトポロジーを含む、請求項１３記載のＩＧＢＴ。
  16. 前記ＭＯＳゲート構造は、複数のトレンチおよびトレンチトポロジーを含む、請求項１４記載のＩＧＢＴ。
  17. 前記Ｎ−ドリフト層は、エピタキシャル成長されたシリコンであり、３００ボルトのブレークダウン電圧を目標としている、請求項１記載のデバイス。
  18. 前記ＭＯＳゲート構造は、複数のトレンチおよびトレンチトポロジーを含む、請求項１７記載のＩＧＢＴ。
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