CN104303285A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

Info

Publication number
CN104303285A
CN104303285A CN201380024778.XA CN201380024778A CN104303285A CN 104303285 A CN104303285 A CN 104303285A CN 201380024778 A CN201380024778 A CN 201380024778A CN 104303285 A CN104303285 A CN 104303285A
Authority
CN
China
Prior art keywords
region
conductivity type
type
life
span
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380024778.XA
Other languages
English (en)
Other versions
CN104303285B (zh
Inventor
鲁鸿飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN104303285A publication Critical patent/CN104303285A/zh
Application granted granted Critical
Publication of CN104303285B publication Critical patent/CN104303285B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors

Abstract

本发明可以提供一种反向阻断IGBT，其在n-型漂移区域(1)内部设有n型低寿命调整区域(1b)，该n型低寿命调整区域(1b)与终端p基极区域(2-1)以及p型保护环(7)间隔开设置，与终端p基极区域(2-1)或p型保护环(7)的底面相比，位于距离衬底表面更深的位置。n型低寿命调整区域(1b)的载流子寿命低于n-型漂移区域(1)的载流子寿命。可以在抑制关断损耗和导通电压间平衡关系劣化的同时，抑制高温反向漏电流和关断损耗的増大。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置以及半导体装置的制造方法。
背景技术
高耐压单片式功率器件在电力转换装置中发挥着核心作用。作为所述功率器件，包括绝缘栅双极型晶体管(IGBT)和金属氧化物半导体场效晶体管(MOSFET)等。IGBT由于是导电率调制型双极器件，因此与单极器件的MOSFET相比导通电压较低，故而被广泛应用于特别是搭载了导通电压容易变高的高耐压器件的开关电路等。
进而，为了将所述电力转换装置作为转换效率更高的矩阵转换器，需要配设双向开关器件。作为构成该双向开关器件的半导体器件，一种具有与正向耐压同等程度反向耐压的反向阻断IGBT(Reverse Blocking IGBT)受到人们的关注。其原因在于，通过反向并联连接该反向阻断IGBT，能够较为简单地构成双向开关器件。反向阻断IGBT是对常规IGBT位于集电极区域和漂移区域间的pn结进行改良，使其能够通过具有高耐压可靠性的终端构造保持反向阻断电压的一种器件。因此，反向阻断IGBT适宜作为开关器件搭载于AC-AC电力转换用的所述矩阵转换器和DC-AC转换用的多级逆变器。
下面，参照图12对现有反向阻断IGBT的构造加以说明。图12是表示现有反向阻断IGBT主要部分的剖面图。如图12所示，反向阻断IGBT也与常规IGBT同样，在芯片的中央附近设有活性区域110，在包围该活性区域110的外周侧，设有耐压构造部120。并且，反向阻断IGBT的特征在于，还具有包围耐压构造部120外侧的分离区域130。分离区域130的主要区域是p+型分离层31，其用以将n-型半导体衬底一方的主面和另一方的主面在p型区域加以连接。
为使所述p+型分离层31通过来自n-型半导体衬底的一个主面的p型杂质的热扩散而形成，需要形成很深的p+型分离层31，因此会伴随长时间高温的热扩散推进。通过该p+型分离层31，可以使作为反向耐压结的p型集电极区域10与n-型漂移区域1之间pn结面的终端不在作为芯片化时成为切断面的芯片侧端面12上。进而，p型集电极区域10与n-型漂移区域1间的pn结面不外露于芯片侧端面12，而外露于由绝缘膜14所保护的耐压构造部120的衬底表面(衬底表面侧的表面)13。因此，可以提高反向耐压的可靠性。
活性区域110是纵型IGBT的主电流通路区域，所述纵型IGBT具有表面侧构造、以及p型集电极区域10和集电极电极11等背面构造，上述表面侧构造由n-型漂移区域1、p型基极区域2、n+型发射极区域3、栅极绝缘膜4、栅电极5、层间绝缘膜6、以及发射极9等构成。活性区域110的耐压构造部120附近的终端部110a的终端p基极区域(活性区域110最外周的p基极区域)2-1的深度大于比终端p基极区域2-1更为内侧的p型基极区域2。在相互邻接的p型基极区域2之间、栅电极5下侧的n-型漂移区域1的表面层，形成电阻低于n-型漂移区域1、且深度大于p型基极区域2的n型高浓度区域1a，使导通电压降低。
耐压构造部120具有p型保护环7和场板8、以及绝缘膜14，所述p型保护环7和场板8用以缓和在施加正向电压(将集电极电极11连接于正电极、将发射极9连接于负电极)和施加反向电压(将集电极电极11连接于负电极、将发射极9连接于正电极)时容易变高的电场强度，所述绝缘膜14对于露出至衬底表面13的pn结发挥终端保护膜的作用。p型保护环7优选深于p型基极区域2，与终端p型基极区域2-1同时形成。
另一方面，在将常规IGBT用于上述逆变器等时，需要使续流二极管(Free Wheeling Diode(以下、简称为FWD))反向并联连接于IGBT。此外，在FWD中，为改善反向恢复特性，需要对该漂移区域的载流子寿命(以下、简称为寿命)进行调整，使其局部有所不同。
这种局部区域寿命有所不同的FWD的剖面图如图15(a)所示。图15是表示现有二极管的剖面构造和寿命分布的说明图。图15(a)是FWD的剖面构造，图15(b)表示将构成FWD的半导体衬底的深度方向作为横轴、将寿命作为纵轴的分布。下面，对图15的FWD的构造进行说明。该半导体二极管(FWD)中，在n-型低杂质浓度的n-型半导体衬底表面侧的表面层，设有p型半导体区域105。并设有与p型半导体区域105表面相接触的阳极电极109。在n-型半导体衬底的背面侧的表面层，设有n+型高浓度区域115。并设有与n+型高浓度区域115相接触的阴极电极112。被p型半导体区域105和n+型高浓度区域115所夹的部分是保持原先的n-型半导体衬底的杂质浓度不变而残留的n-型低杂质浓度区域(以下，作为n-型低浓度区域102)。
成为漂移区域的n-型低浓度区域102被调整为在不同的场所寿命也有所不同。具体而言，n-型低浓度区域102具有被调整为不同寿命的第1～3寿命调整区域102a～102c。第1寿命调整区域102a位于n-型低浓度区域102的p型半导体区域105一侧，并且与p型半导体区域105的整面相接。第3寿命调整区域102c位于第1寿命调整区域102a和n+型高浓度区域115之间的器件中央。第2寿命调整区域102b在第1寿命调整区域102a和n+型高浓度区域115之间，与第3寿命调整区域102c相邻接、并且围住第3寿命调整区域102c。对寿命调整后第1～3寿命调整区域102a～102c的寿命分别加以比较，其结果为第1寿命调整区域102a＜第2寿命调整区域102b＜第3寿命调整区域102c。
众所周知，上述局部性的寿命调整可通过使金(Au)、铂(Pt)等重金属向规定区域选择性地扩散，或向规定区域选择性地照射电子线等放射线进行导入而获得。(例如，参照下述专利文献1)。
众所周知，通过荷电氢(质子)的离子注入和其后的低温退火，可对Si半导体衬底进行掺杂，使其为n型。在退火条件为350℃、30分钟等条件下，质子剂量与活化后的杂质浓度间的关系已经公开发表(例如，参照下述非专利文献1参照)。
此外，采用质子注入和热退火技术形成IGBT的n+型缓冲层的技术已为人们所周知。其最具代表性的器件构造和各部分的掺杂分布分别概要显示于图16、图17。图16是表示现有IGBT另一例的主要部分的剖面图。图17是图16现有IGBT的掺杂分布图。图16中所示的n+型缓冲层24是在n-型半导体衬底表面形成IGBT的表面构造(符号25～29)，并将n-型半导体衬底从背面研削使其变薄之后，再通过加速能量为500KeV以下的单发或多次质子注入(例如，图17中NH1～NH3的3次)、以及其后的300℃～400℃温度下30分钟～60分钟的热退火处理而形成。用以形成n+型缓冲层24所需的质子剂量和退火条件参照下述非专利文献1就可以简单确定。通过质子掺杂法形成n+型缓冲层24的优点在于，可将n+型缓冲层24活化所需的退火温度设定为不会对先前形成的表面构造的金属电极膜产生不良影响的350℃左右。关于图16、图17所述说明中未提及的符号，符号22表示n-型漂移区域、符号25表示p型基极区域、符号26表示n+型发射极区域、符号27表示栅极绝缘膜、符号28表示栅电极、符号29表示发射极、符号31表示p-型集电极区域、符号32表示集电极电极(例如，参照下述专利文献2、3)。
反向阻断IGBT在栅极断开并被施加反向(将集电极电极连接于负电极、将发射极连接于正电极)电压时，存在反向漏电流较大的问题。图13是表示现有反向阻断IGBT主要部分的剖面构造、以及施加反向电压时的电场强度分布的说明图。在图13的左侧，示有图12活性区域110内的晶胞、特别是其终端部110a和栅极焊盘(未图示)的衬底纵向(半导体衬底的厚度方向)的简略剖面图。在图13的右侧，表示施加反向电压时的电场强度分布。在施加反向电压时，随着从集电极结(p型集电极区域10和n-型漂移区域1间的pn结)开始的空乏层逐渐伸长，n-型漂移区域1中的p型集电极区域10侧的漂移区域1-2被空乏化，由p发射极(p型基极区域2)、n基极(n-型漂移区域1)、p型集电极区域10所构成的pnp晶体管的实质n基极1-1(n-型漂移区域1之中、p型基极区域2侧未被空乏化的漂移区域)变薄。进而，p发射极的浓度较高，其注入效率也较高，同时，在空乏层区域(漂移区域1-2)所产生的漏电流通过所述pnp晶体管而被放大、元件的漏电流变大，由此会导致元件的动作温度(耐热性)受到限制的问题。
此外，在p型集电极区域10存在较多缺陷等品质不良的状态下、或者在p型集电极区域10的硼剂量过少的状态下，如果施加反向电压，从p型集电极区域10和n-型漂移区域1间的pn结开始扩展的空乏层也会向厚度较薄的p型集电极区域10侧扩展，存在击穿集电极电极11的可能性，在这种情况下反向漏电流会变得特别大。众所周知，为克服上述反向漏电流增大的问题，优选使用YAG激光使p型集电极区域10局部性地提高活化度(例如，参照下述专利文献4)。此外，伴随着p型集电极区域10的局部活化度提高，来自p型集电极区域10的高注入空穴载流子的残留会导致开关损失的増大，为抑制这种现象，优选将电子线照射后的退火温度降低至330℃左右，缩短n-型漂移区域1的寿命，这一点也为人们所周知。
此外，还记载了一种反向阻断IGBT，通过将寿命扼杀层设置在距集电极区域较近的漂移区域的内部，能够减小二极管工作时的反向恢复峰值电流，以此作为软恢复特性(例如，参照下述专利文献5)。
此外，通过质子照射，将高浓度区域设置于漂移区域厚度的中央部分，从而抑制反向恢复时dV/dt的增加，以此作为软恢复特性的二极管的相关技术也为人们所周知(例如，参照下述专利文件6)。
[现有技术文献]
[专利文献]
[专利文献1]国际公开第99/63597号刊物(第15页14行～19行)
[专利文献2]美国专利第6482681号说明书(图1、图6)
[专利文献3]日本专利特许第4128777号公报(图1、图6)
[专利文献4]日本专利特开2007-59550号公报(0009段落)
[专利文献5]日本专利特开2002-76017号公报(说明书摘要、图1)
[专利文献6]日本专利特开2009-224794号公报(说明书摘要、图1)
[非专利文献]
[非专利文献1]D.Silber、等5人、Improved Dynamic properties ofGTO-Thyristors and Diodes by proton Implantation、InternationalElectron Devices Meeting(IEDM)Digest 1985、(美国)、1985年、第31卷、P.162-165(ディー·シルバー(D.Silber)、外4名、インプルーブドダイナミックプロパティーズオブGTO-サイリスタズアンドダイオードズバイプロトンインプランテーション、インターナショナルエレクトロンデバイシズミーティングダイジェスト1985、(米国)、1985年、第31巻、p.162-165)
发明内容
发明所要解决的技术问题
然而，上述图13中所示的反向阻断IGBT的n-型漂移区域1整体的较小寿命存在以下缺陷，即在单方面施加反向电压时，会向漂移区域1-2增加再结合中心，使反向漏电流增大。而且，在如图14箭头方向所示，通过增大寿命而降低现有反向阻断IGBT的反向漏电流时，虽然导通电压变小，但是会产生关断损耗变大的问题，因此并不理想。图14是表示现有反向阻断IGBT的Eoff与Von间的平衡(trade-off)关系的特性图。上述较小寿命也可以称为较短寿命、增大寿命也可以称为延长寿命。此外，为了降低反向漏电流，增加n-型漂移区域1的厚度W的方法也有效。然而，在此情况下，Eoff(关断损耗)与Von(导通电压)间的平衡关系如图14所示，会进一步恶化，因此增加n-型漂移区域1厚度W的方法也不理想。
本发明的目的在于，为消除上述现有技术所产生的问题点，提供一种半导体装置以及半导体装置的制造方法，其不仅能够抑制关断损耗和导通电压间的平衡关系的恶化，也能同时抑制高温反向漏电流和关断损耗的增大。
解决技术问题所采用的技术方案
本发明为解决所述课题，达成发明的目的，提供一种半导体装置，具有以下特征。在活性区域，在n-型半导体衬底的一个主面侧具有MOS栅极构造。MOS栅极构造由p型基极区域、n+型发射极区域、栅极绝缘膜以及栅电极构成。p型基极区域被选择性地设置在n-型半导体衬底的一个主面侧。n+型发射极区域被选择性地设置在p型基极区域的内部。在p型基极区域的、被n-型漂移区域和n+型发射极区域所夹部分的表面上，隔着栅极绝缘膜设有栅电极。耐压构造部围住活性区域的外周。设有第2导电型集电极层和p+型分离层，前者设置在n-型半导体衬底的另一主面侧，后者设置在耐压构造部的外周部，连接n-型半导体衬底的一个主面和另一主面。p+型分离层电性连接于p型集电极层。在n-型漂移区域内部设有n型低寿命调整区域，其与p型基极区域间隔开设置，与p型基极区域的底面相比，位于距离n-型半导体衬底一个主面更深的位置。n型低寿命调整区域从活性区域跨至p+型分离层。n型低寿命调整区域的载流子寿命t1，低于n-型漂移区域的载流子寿命t2，具有t2＞t1的关系。
此外，本发明所述半导体装置，在上述发明中，活性区域内最外周的终端p基极区域的深度，与位于比终端p基极区域更靠近内侧的p型基极区域相比，可以更深。
此外，本发明所述半导体装置，在上述发明中，活性区域内最外周的终端p基极区域的深度，可以与构成耐压构造部的p型保护环的深度相同。
此外，本发明所述半导体装置，在上述发明中，在n-型漂移区域、由相邻的p型基极区域所夹的部分，可进一步设置n型高浓度区域，其底面位于比活性区域内最外周的终端p基极区域更靠近内侧的p型基极区域和n型低寿命调整区域之间，杂质浓度高于n-型漂移区域。
此外，本发明所述半导体装置中，在上述发明中，优选将n-型漂移区域的载流子寿命t2设定为0.2μs～3.0μs的范围，并使n型低寿命调整区域的载流子寿命t1与t2具有t2/t1在2～8范围内的关系。
此外，本发明所述半导体装置，在上述发明中，优选n型低寿命调整区域的掺杂浓度的峰值浓度n1高于n-型漂移区域的掺杂浓度n2，具有n1＞n2的关系。
此外，本发明所述半导体装置，在上述发明中，优选n型低寿命调整区域的掺杂浓度的峰值浓度n1小于n-型漂移区域掺杂浓度n2的4倍，具有n1＜4n2的关系。
此外，本发明所述半导体装置，在上述发明中，优选n型低寿命调整区域深度方向的中心位置位于从活性区域内最外周的第2导电型基极区域的底面、向p型集电极层侧20μm以内的深度范围内。
此外，本发明为解决所述课题、达成发明的目的，提出一种半导体装置的制造方法，其特征在于，在n-型半导体衬底的一个主面侧形成MOS栅极构造和所需的金属电极膜之后，从n-型半导体衬底的另一主面侧注入质子，并且进行热退火处理，从而形成n型低寿命调整区域。
此外，本发明所述半导体装置的制造方法，在上述发明中，优选注入5.0×1013cm-2～5.0×1014cm-2的能量范围内的质子，并且在温度330℃～380℃的氢气气氛下进行热退火处理。
此外，本发明所述半导体装置的制造方法，在上述发明中，优选在n-型半导体衬底的一个主面侧形成MOS栅极构造和所需的金属电极膜之后，从n-型半导体衬底另一方的主面侧进行氦离子注入，并进行热退火处理，从而形成n型低寿命调整区域。
此外，本发明所述半导体装置的制造方法，在上述发明中，优选注入2.0MeV～5.5MeV的能量范围的氦离子，并在温度380℃以下的氢气气氛下进行热退火处理。
此外，本发明所述半导体装置的制造方法，在上述发明中，优选进而通过电子线照射调整n型低寿命调整区域的寿命。
此外，本发明所述半导体装置的制造方法，在上述发明中，优选将n型低寿命调整区域的掺杂峰值浓度调整为n-型漂移区域的掺杂浓度的4倍以内。
发明效果
根据本发明所述半导体装置以及半导体装置的制造方法，通过在元件的发射极侧设置n型低寿命调整区域，并使其与活性区域最外周的p基极区域和耐压构造部的p保护环底面间隔开，不仅能够抑制关断损耗和导通电压间的平衡关系的恶化，也能同时抑制高温反向漏电流和关断时的集电极电压跳变峰值。其结果，可以针对过热、过电压的情况提高可靠性。
附图说明
图1是表示本发明所述反向阻断IGBT主要部分的剖面图。
图2是表示图1中反向阻断IGBT的掺杂浓度分布和寿命分布的特性图。
图3是表示本发明所述反向阻断IGBT在结温T＝125℃时的反向电流-电压特性的特性图。
图4是表示本发明所述反向阻断IGBT在结温T＝125℃时掺杂浓度比与反向漏电流间关系的特性图。
图5是表示本发明所述反向阻断IGBT的关断损耗Eoff和导通电压Von间关系的特性图。
图6是表示本发明所述反向阻断IGBT在关断时dV/dt和导通电压Von间关系的特性图。
图7是表示本发明所述反向阻断IGBT在关断时集电极电压跳变和导通电压Von间关系的特性图。
图8是表示本发明实施例1所述反向阻断IGBT的制造过程中状态的剖面图(其1)。
图9是表示本发明实施例1所述反向阻断IGBT的制造过程中状态的剖面图(其2)。
图10是表示本发明实施例1所述反向阻断IGBT的制造过程中状态的剖面图(其3)。
图11是表示本发明实施例2所述反向阻断IGBT的制造过程中状态的剖面图。
图12是表示现有反向阻断IGBT主要部分的剖面图。
图13是表示现有反向阻断IGBT的主要部分剖面构造、以及施加反向电压时的电场强度分布的说明图。
图14是表示现有反向阻断IGBT的Eoff和Von间平衡关系的特性图。
图15是表示现有二极管的剖面构造和寿命分布的说明图。
图16是表示现有IGBT另一例的主要部分的剖面图。
图17是图16中现有IGBT的掺杂分布图。
具体实施方式
下面，参照附图，对本发明所述半导体装置以及半导体装置的制造方法的实施方式及实施例加以详细说明。在本说明书和附图中，标注有n或p标记的层和区域分别表示电子或空穴为多数载流子。另外，在n或p后加注的+和-标记分别表示与未加注+和-标记的层或区域相比，杂质浓度相对较高或较低。在以下实施方式和实施例的说明及附图中，对相同构造标注相同符号，省略重复说明。并且，在实施方式和实施例中进行说明的附图，为了便于观察和理解，并未按照正确的比例、尺寸比进行描绘。本发明可在其要旨范围内加以变化，并不限定于下述说明的实施方式和实施例的记载。
(实施方式)
关于本发明所述半导体装置的剖面构造，以反向阻断IGBT为例进行说明。图1是表示本发明所述反向阻断IGBT主要部分的剖面图。如图1所示，本发明实施方式所述反向阻断IGBT包括：设置在芯片中央附近的活性区域110；设置在围住所述活性区域110的外周侧的耐压构造部120；围住耐压构造部120外侧的分离区域130。在活性区域110，在构成n-型漂移区域1的n-型半导体衬底表面侧，设有由p型基极区域2、p+型基极接触区域、n+型发射极区域3、栅极绝缘膜4、栅电极5、层间绝缘膜6以及发射极9等所构成的表面构造。活性区域110是构成主电流路径的区域。耐压构造部120是缓和n-型漂移区域1的衬底表面侧电场并保持耐压的区域。分离区域130的主要区域是p+型分离层31，其用以将n-型半导体衬底的一主面和另一主面在p型区域加以连接。
在n-型漂移区域1的内部，在衬底表面侧设有n型低寿命调整区域1b，该n型低寿命调整区域1b设置在从活性区域110至分离区域130的范围，调整载流子寿命(以下简称为寿命)使其低于n-型漂移区域1。n型低寿命调整区域1b与终端p基极区域2-1间隔开设置，与终端p基极区域(设置在活性区域110的耐压构造部120侧终端部110a的最外周的p基极区域)2-1以及耐压构造部120的p型保护环7的底面相比，其位于距离衬底表面更深的位置。并且，n型低寿命调整区域1b的深度方向的中心位于距离终端p基极区域2-1或耐压构造部120的p型保护环7的底面约20μm以内的位置。n型低寿命调整区域1b的中心如果距离终端p基极区域2-1或p型保护环7的底面超过约20μm，则耐压将会降低，并不理想。
(实施例1)
下面，针对n型低寿命调整区域1b和n-型漂移区域1的掺杂浓度分布及寿命分布，在和现有反向阻断IGBT进行比较的同时，对本发明所述反向阻断IGBT的主要实施方式进行说明。图2是表示图1中反向阻断IGBT的掺杂浓度分布以及寿命分布的特性图。在此，作为比较对象的现有反向阻断IGBT不具备作为本发明所述反向阻断IGBT的特征部分的n型低寿命调整区域1b。即，下述说明中所使用的现有反向阻断IGBT如图12所示，除n型低寿命调整区域以外的构造，与本发明反向阻断IGBT的构造实质上相同。
如上所述，图1所示的本发明所述反向阻断IGBT的特征在于，与图12所示的现有反向阻断IGBT相比，在构造上增设了n型低寿命调整区域1b。图2(a)表示实施例1所述反向阻断IGBT的n-型漂移区域1和虚线所夹的n型低寿命调整区域1b的掺杂浓度分布。图2(b)表示实施例1所述反向阻断IGBT的寿命在深度方向的分布(以下简称为寿命分布)。图2(a)和图2(b)分别表示现有反向阻断IGBT的掺杂浓度分布和寿命分布。图2中，以衬底深度方向的距离作为横轴，横轴方向的坐标原点为活性区域110的终端部110a内的终端p基极区域2-1或耐压构造部120的p型保护环7的底面。图2(a)的纵轴为掺杂浓度、图2(b)的纵轴为寿命。
实施例1所述反向阻断IGBT中，距离衬底表面的深度深于n型低寿命调整区域1b的n-型漂移区域1的掺杂浓度(以下，简称为n-型漂移区域1的掺杂浓度)n2均等。n型低寿命调整区域1b的掺杂通过质子照射加以实施，n型低寿命调整区域1b在掺杂浓度分布上，具有比n-型漂移区域1的掺杂浓度n2更高浓度的掺杂浓度n1作为峰值。针对n型低寿命调整区域1b与n-型漂移区域1的掺杂浓度比(n型低寿命调整区域1b的掺杂浓度n1/n-型漂移区域1的掺杂浓度n2)为n1/n2＝1.0的情况，将在后述实施例2中进行说明。另一方面，图2(a)中以虚线所示的现有反向阻断IGBT的n-型漂移区域1整体的掺杂浓度n3虽然由于氧施主和电子线照射的影响会在衬底表面侧出现略呈凹状的低浓度分布，但是在深度方向显示出基本一致的掺杂浓度分布。
关于寿命，如图2(b)所示，现有反向阻断IGBT的n-型漂移区域1整体的寿命t3被调整为在深度方向均等。另一方面，实施例1所述反向阻断IGBT中，在n型低寿命调整区域1b内进行了局部的质子照射或质子照射和电子线照射的组合，n型低寿命调整区域1b的寿命t1被调整为小于n-型漂移区域1的寿命t2。实施例1所述反向阻断IGBT的n-型漂移区域1的寿命t2大于现有反向阻断IGBT的n-型漂移区域1整体的寿命t3。即，关于实施例1所述反向阻断IGBT的n型低寿命调整区域1b的寿命t1和n-型漂移区域1的寿命t2，相对于现有反向阻断IGBT的n-型漂移区域1整体的寿命t3，使t2＞t3且t1＜t3，并将t2设定在0.2μs～3.0μs的范围时，已验证t2/t1为2～8。此外，使t3/t1＜6时，t2/t1＞6。其结果如图3～图7所示。在图3～图7中，分别显示了实施例1所述反向阻断IGBT的验证结果，并且显示了现有反向阻断IGBT的结果作为比较。
图3是表示本发明所述反向阻断IGBT在结温T＝125℃时的反向电流-电压特性的特性图。图3中所示为反向(将发射极9连接于正电极、将集电极电极11连接于负电极)电流-电压特性曲线的模拟曲线，其用以表示额定耐压1700V的反向阻断IGBT活性区域110的终端部110a或栅极焊盘部的(高温)反向漏电流。其中，结温T＝125℃、栅极电压VGE＝0V。图3表示在发射极-集电极间的反向电压VCES＝-1700V时，实施例1所述反向阻断IGBT和现有反向阻断IGBT的反向漏电流。如图3所示，现有反向阻断IGBT(调整使n-型漂移区域1整体的寿命t3＝1.74μs)的反向漏电流为3.0×10-10A/μm。与此相对，实施例1所述反向阻断IGBT中，n型低寿命调整区域1b相对于n-型漂移区域1的掺杂浓度比为n1/n2＝3.8、n1/n2＝1.9时，反向漏电流被分别降低至0.8×10-11A/μm、0.9×10-11A/μm。在下述说明中，反向漏电流的相关记述表示高温反向漏电流。所谓高温反向漏电流是指，结温T为例如125℃左右等工作温度范围处于高温时的反向漏电流。并且，n型低寿命调整区域1b相对于n-型漂移区域1的掺杂浓度比为n1/n2＝1.0时，n型低寿命调整区域1b的寿命较小，为t1＝0.3，可有效地发挥功效，实施例1所述反向阻断IGBT的反向漏电流为1.5×10-10A/μm，降低至目前的约2分之1。实施例1所述反向阻断IGBT中，n-型漂移区域1的寿命t2和n型低寿命调整区域1b的寿命t1被分别设定为t2＝2.0μs、t1＝0.3μs。
图4是表示本发明所述反向阻断IGBT在结温T＝125℃时掺杂浓度比与反向漏电流间关系的特性图。图4中所示为额定耐压1700V的反向阻断IGBT在活性区域中的晶胞的发射极-集电极间反向电压VCES＝-1700V时，反向漏电流和n1/n2间的关系，所述n1/n2是n型低寿命调整区域1b与n-型漂移区域1的掺杂浓度比。结温T＝125℃、栅极电压VGE＝0V、实施例1的反向阻断IGBT的n-型漂移区域1的寿命t2和n型低寿命调整区域1b的寿命t1，分别与所述图3所示的验证结果同样为t2＝2.0μs、t1＝0.3μs。为了进行比较，同时显示了现有反向阻断IGBT的反向漏电流。现有反向阻断IGBT各数据点(□形标记)的n-型漂移区域1整体的寿命t3，在増加方向上t3＝1.0μs、1.74μs、2.0μs、2.3μs。现有反向阻断IGBT中，即使使n-型漂移区域1整体的寿命t3为较大数值，如2.3μs，反向漏电流仍然不会小于2.8×10-11A/μm。
另一方面，实施例1的反向阻断IGBT(◆形标记)中，呈现这样一种状况，即n型低寿命调整区域1b与n-型漂移区域1的掺杂浓度比n1/n2越大，则反向漏电流会变得越小。例如，相对于现有反向阻断IGBT的n-型漂移区域1整体的寿命t3＝1.74μs时的反向漏电流(3.0×10-11A/μm)，n型低寿命调整区域1b与n-型漂移区域1的掺杂浓度比n1/n2＝10时实施例1所述反向阻断IGBT的反向漏电流(2.0×10-11A/μm)大约低至3分之2。但是，n型低寿命调整区域1b与n-型漂移区域1的掺杂浓度比n1/n2大于3.8时，如图5所示，关断损耗(Eoff)会比0.41(mJ/A/pulse)进一步增大。因此，本发明所述反向阻断IGBT中，n型低寿命调整区域1b与-型漂移区域1的掺杂浓度比n1/n2优选小于4。
图5是表示本发明所述反向阻断IGBT的关断损耗Eoff和导通电压Von间关系的特性图。图5中所示为，实施例1所述反向阻断IGBT和现有反向阻断IGBT的关断损耗Eoff与导通电压Von间的平衡关系。图5中，将实施例1所述反向阻断IGBT和现有反向阻断IGBT的集电极注入条件设定为固定。图5中，现有反向阻断IGBT使n-型漂移区域1整体的寿命t3变化。实施例1所述反向阻断IGBT使n型低寿命调整区域1b的寿命固定为t1＝0.3μs，使n-型漂移区域1的寿命t2变化。具体而言，现有反向阻断IGBT的n-型漂移区域1整体的寿命t3在从曲线的左上向右下方向上，各数据点(◆形标记)分别为t3＝2.3μs、2.0μs、1.74μs。实施例1所述反向阻断IGBT，各数据点(△形标记)的n-型漂移区域1的寿命t2，在从曲线的左上向右下方向上，分别为t2＝2.3μs、2.0μs、1.74μs、1.5μs。实施例1所述反向阻断IGBT中，在n-型漂移区域1的寿命t2＝2.0μs时，n型低寿命调整区域1b与n-型漂移区域1的掺杂浓度比n1/n2在1～3.8的范围内变化时的关断损耗Eoff和导通电压Von(以下简称为(Eoff，Von))的轨迹也在图中加以表示(○形标记)。
图5所示结果表明，现有反向阻断IGBT在(Eoff，Von)＝(0.275mJ/A/pulse、3.61V)条件下使用时，实施例1的反向阻断IGBT为(Eoff，Von)＝(0.307mJ/A/pulse、3.49V)、关断损耗Eoff与导通电压Von间的平衡关系(Eoff-Von)将略有下降。然而，在需要将现有反向阻断IGBT的反向漏电流降低至例如1.5分之1以下时，现有反向阻断IGBT的(Eoff，Von)，如图4说明所示，需要调整为比n-型漂移区域1整体的寿命t3为2.3μs时更大。即，现有反向阻断IGBT中，在将n-型漂移区域1整体的寿命t3＝2.3μs进一步增大时，数据点将位于图5中t3＝2.3μs的数据点的左上方，从而将大幅背离原先的使用条件，导致无法实际使用。因此，出于兼顾反向漏电流和(Eoff-Von)间关系的考虑，即使如前所述，关断损耗Eoff和导通电压Von间的平衡关系稍有劣化，具有n型低寿命调整区域1b的本发明所述反向阻断IGBT仍优于现有反向阻断IGBT。
上述说明的关断损耗Eoff是将开关速度d(VCE)/dt设定为大致相同条件下所获得的值。作为图5各数据点相对应的dV/dt和Von间的关系如图6所示。图6是表示本发明所述反向阻断IGBT在关断时dV/dt和导通电压Von间关系的特性图。开关断开试验电路的总线电压设定为850V。寄生电感设定为300nH。设定现有反向阻断IGBT的关断栅极电阻Rg＝34Ω，设定实施例1所述反向阻断IGBT的关断栅极电阻Rg＝18Ω。由图6所示结果可知，通过对本实施例的器件进行适当的n1/n2浓度比、寿命比、以及栅极驱动的电阻值的调整，能够使开关速度(dV/dt)与现有反向元件IGBT大致相同。
与图5各数据点相对应的集电极电压的跳变峰值VCEpk＝(VCEpk-850V)如图7所示。图7是表示本发明所述反向阻断IGBT在关断时集电极电压跳变和导通电压Von间关系的特性图。由图7所示结果可知，实施例1的反向阻断IGBT(△形标记)关断时，集电极电压的跳变峰值VCEpk接近现有反向阻断IGBT(◆形标记)的一半左右。由此可知，实施例1所述反向阻断IGBT与现有反向阻断IGBT相比，过电压耐受特性更强。
接下来，对包括形成例如实施例1的n型低寿命调整区域1b的步骤在内的反向阻断IGBT的制造方法说明如下。图8～图10是表示本发明实施例1所述反向阻断IGBT的制造过程中状态的剖面图。首先，如图8所示，按照与现有反向阻断IGBT相同的方法，在构成n-型漂移区域1的晶片(n-型半导体衬底)上，形成分离区域130和衬底表面侧的表面构造，上述分离区域130含有p+型分离层31，上述衬底表面侧的表面构造含有活性区域110的MOS栅极(由金属-酸化膜-半导体构成的绝缘栅极)构造和耐压构造部120。接着，在晶片的整个表面进一步沉积聚酰亚胺膜或氮化膜层作为钝化层，并且选择性地蚀刻钝化层，使构成发射极垫、栅电极垫的金属电极表面外露以实现铝线焊接，从而形成焊垫区域，该部分未在图中加以表示。
反向阻断IGBT的MOS栅极构造由p型基极区域2、n+型发射极区域3、栅极绝缘膜4、以及栅电极5组成。发射极9隔着层间绝缘膜6覆盖由多晶硅组成的栅电极5的表面。发射极9与设置在p型基极区域2内部的n+型发射极区域3和p+型接触区域2a表面发生欧姆接触。在相互邻接的p型基极区域2之间的n-型漂移区域1的表面层，以大于p型基极区域2、且未达到n型低寿命调整区域1b的深度，设置n型高浓度区域1a，也能够降低导通电压，因此比较理想。作为活性区域110内终端部110a的终端p基极区域2-1的深度优选大于比终端p基极区域2-1更为内侧的p型基极区域2的深度。其原因在于，以上述方式加深终端p基极区域2-1的深度时，终端p基极区域2-1的电阻会减小，因此关断反向恢复时终端部的空穴载流子会变得较易排出，从而可以提升关断耐量(RBSOA)。另外，例如将终端部110a的终端p基极区域2-1的深度设定为与耐压构造部120内的p型保护环7的深度相同，能够在同一流程中形成，因此从流程效率的观点考虑比较理想。
耐压构造部120具有p型保护环7和场板8，这样能够缓和施加阻塞电压时耐压构造部120的电场强度，提升耐压可靠性。p+型分离层31通过来自n-型半导体衬底的一个主面的杂质(硼等)热扩散而形成，呈例如在深度方向上贯穿n-型半导体衬底的形状。该p+型分离层31与后续工序中形成的p型集电极区域10相连接，通过所述p+型分离层31，作为反向耐压结的p型集电极区域10与n-型漂移区域1间的pn结面的终端不外露于芯片化时成为切断面的芯片侧端面。而且，通过p+型分离层31，p型集电极区域10和n-型漂移区域1间的pn结面外露于被绝缘膜14保护的耐压构造部120的衬底表面(衬底表面侧的表面)。因此，可以提高反向耐压的可靠性。
接着，如图9所示，根据晶片厚度，选择质子照射能量，并从晶片背面注入例如5.0×1013cm-2～5.0×1014cm-2范围的质子剂量。然后，以例如330℃～380℃的温度，在氢气气氛下进行例如30分钟～60分钟的热退火，在p型保护环7、终端p基极区域2-1底面附近的n-型漂移区域1的内部形成n型低寿命调整区域1b。
如图10所示，在反向阻断IGBT的表面构造(晶片表面侧的元件构造)涂布光致抗蚀剂19使其改质固化后，将背面研磨(BG)胶带20贴于所述光致抗蚀剂19上，用以对晶片背面进行研磨。接着，研磨晶片背面，使晶片厚度变为约300μm，并且通过使用CMP(Chemical and Mechanical Polishing，化学机械抛光)研磨装置等进行的接触抛光制成镜面。接着，剥离BG胶带20，清洗晶片。然后，将晶片背面侧的硅面通过湿式蚀刻去除5μm～20μm左右，作为完成面。接着，对晶片背面实施离子注入，以形成p型集电极区域10之后，通过激光退火等方法使其活化，从而形成p型集电极区域10。然后去除晶片表面侧的光致抗蚀剂19。喷射电极金属，实施金属退火，形成集电极电极11，完成晶片流程。通过上述步骤，完成图1所示的反向阻断IGBT。
(实施例2)
下面，对实施例2的反向阻断IGBT加以说明。图2中，将与现有反向阻断IGBT掺杂分布相同、仅寿命分布不同的反向阻断IGBT，即n型低寿命调整区域1b与n-型漂移区域1的掺杂浓度比为n1/n2＝1的反向阻断IGBT作为实施例2。为了进行比较，现有反向阻断IGBT的关断损耗Eoff和导通电压Von设定为(Eoff，Von)＝(0.275mJ/A/pulse，3.61V)、n-型漂移区域1整体的掺杂浓度设定为t3＝1.74μs。
在实施例2所述反向阻断IGBT中，n-型漂移区域1的寿命t2和n型低寿命调整区域1b的寿命t1被分别设定为t2＝2.0μs、t1＝0.3μs时，图4表明，与现有反向阻断IGBT相比，虽然活性区域110的高温反向漏电流的降幅很小，但是图3中终端部110a的反向漏电流减半(现有反向阻断IGBT的反向漏电流由3.0×10-9A/μm减半至1.5×10-9A/μm)。反向阻断IGBT元件整体的反向漏电流的降低由活性区域110和含有栅极焊盘部的终端部110a的面积比例决定。实施例2的反向阻断IGBT中，虽然降幅不及所述实施例1所述反向阻断IGBT，但是反向阻断IGBT单元整体的高温反向漏电流将会减少。此时，如图5所示，实施例2的反向阻断IGBT为(Eoff，Von)＝(0.296mJ/A/pulse、3.56V)。此外，由图7可知，现有反向阻断IGBT的n-型漂移区域1整体的寿命t3＝1.0μs时，集电极电压的跳变峰值VCEpk为约310V，而实施例2的反向阻断IGBT的n型低寿命调整区域1b与n-型漂移区域1的掺杂浓度比n1/n2＝1.0时，集电极电压的跳变峰值VCEpk为260V，对比前者降低了约50V。
下面，对含有例如实施例2的n型低寿命调整区域1b形成方法的反向阻断IGBT制造方法进行说明。图11是表示本发明实施例2所述反向阻断IGBT的制造过程中状态的剖面图。首先，按照与实施例1同样的方法，在构成n-型漂移区域1的晶片(n-型半导体衬底)上，形成p+型分离层31、以及含有活性区域110的MOS栅极构造和耐压构造的表面构造。接着，与实施例1同样地，在晶片的整个表面沉积未图示的聚酰亚胺膜或氮化膜层作为钝化层，并且蚀刻钝化层、使金属电极表面外露，形成焊垫区域(未图示)，以实现铝线焊接。
接着，如图11所示，从晶片的表面侧实施氦(He)离子注入，代替实施例1制造方法中的质子照射。其注入能量优选例如2MeV～5.5MeV的范围。此外，还对整个晶片区域实施电子线照射。之后，通过在例如380℃以下的温度、氢气气氛下实施例如约60分钟的热退火，形成n型低寿命调整区域1b，从而成为与图9所示的实施例1所述反向阻断IGBT同样的状态。
然后，与实施例1同样地，经过图10的流程使晶片具有所需厚度、并且具有实施过镜面加工的背面，在该晶片的背面实施用以形成p型集电极区域10的离子注入后，通过激光退火等使其活化，从而形成p型集电极区域10。接着，去除晶片表面的光致抗蚀剂19。之后，对晶片背面喷射电极金属，实施金属退火，形成集电极电极11，完成晶片流程。通过上述步骤，完成图1所示的反向阻断IGBT。
如上述说明所示，根据本发明，通过在距离衬底表面的深度深于终端p基极区域底面处，设置载流子寿命低于n-型漂移区域的n型低寿命调整区域，可降低高温反向漏电流和关断时的集电极电压跳变峰值，同时避免Eoff-Von的平衡关系被极端劣化。这样，可有助于扩大工作温度范围，或者可以缩小搭载机器的散热板的体积。因此，可以通过高温作业化或小型化，扩大搭载反向阻断IGBT的矩阵转换器和多级逆变器的应用范围，提升工业或民用机器的能量转换效率。
如上所述的本发明，并不限定于所述实施方式和实施例，可在本发明的主旨范围内进行各种变化。
工业上的实用性
如上所述，本发明所述半导体装置以及半导体装置的制造方法，可有效应用作为转换器或逆变器等电力转换装置和各种工业用机器等的电源装置等所使用的动力半导体装置。
标号说明
1 n-型漂移区域
1a n型高浓度区域
1b n型低寿命调整区域
2 p型基极区域
2a p+型接触区域
2-1 终端p基极区域
3 n+型发射极区域
4 栅极绝缘膜
5 栅电极
6 层间绝缘膜
7 p型保护环
8 场板
9 发射极
10 p型集电极区域
11 集电极电极
12 芯片侧端面
13 衬底表面
14 绝缘膜
31 p+型分离层
110 活性区域
110a 活性区域的终端部
120 耐压构造部
130 分离区域
t1 n型低寿命调整区域的载流子寿命
t2 n-型漂移区域的载流子寿命
权利要求书(按照条约第19条的修改)
1.(修改后)一种半导体装置，其特征在于，具有
活性区域，其具有绝缘栅极构造，该绝缘栅极构造含有：第2导电型基极区域、第1导电型发射极区域、以及栅电极，所述第2导电型基极区域选择性地设置在第1导电型半导体衬底的一个主面侧；所述第1导电型发射极区域选择性地设置在所述第2导电型基极区域的内部；所述栅电极隔着栅极绝缘膜而设置在所述第2导电型基极区域的、由漂移区域和所述第1导电型发射极区域所夹部分的表面上，所述漂移区域由所述第1导电型半导体衬底构成；
耐压构造部，其围住所述活性区域的外周；
第2导电型集电极层，其设置在所述第1导电型半导体衬底的另一主面侧；
第2导电型分离层，其设置在所述耐压构造部的外周部，将所述第1导电型半导体衬底的一个主面与另一主面加以连接，并电性连接于所述第2导电型集电极层；
第1导电型低寿命调整区域，其设置在所述漂移区域的内部的从第1导电型半导体衬底的一个主面起的深度比所述第2导电型基极区域的底面更深的位置与所述第2导电型基极区域以及所述第2导电性集电极层分开设置；并且
所述第1导电型低寿命调整区域从所述活性区域跨至所述第2导电型分离层，
所述第1导电型低寿命调整区域的载流子寿命t1低于所述漂移区域的载流子寿命t2，具有t2＞t1的关系。
2.如权利要求1所述的半导体装置，其特征在于，与位于比所述第2导电型基极区域更内侧的该第2导电型基极区域的深度相比，所述活性区域内最外周的所述第2导电型基极区域的深度更深。
3.如权利要求1所述的半导体装置，其特征在于，所述活性区域内最外周的所述第2导电型基极区域的深度与构成所述耐压构造部的第2导电型保护环的深度相等。
4.如权利要求1所述的半导体装置，其特征在于，还具有第1导电型区域，所述第1导电型区域设置在所述漂移区域的、由相邻的所述第2导电型基极区域所夹的部分，其底面的深度位于比所述活性区域内最外周的所述第2导电型基极区域更内侧的所述第2导电型基极区域和所述第1导电型低寿命调整区域之间，且其杂质浓度高于所述漂移区域。
5.如权利要求1所述的半导体装置，其特征在于，在将所述漂移区域的载流子寿命t2设定为0.2μs～3.0μs的范围时，所述第1导电型低寿命调整区域的载流子寿命t1与t2具有t2/t1在2～8范围内的关系。
6.如权利要求1所述的半导体装置，其特征在于，所述第1导电型低寿命调整区域的掺杂浓度的峰值浓度n1高于所述漂移区域的掺杂浓度n2，具有n1＞n2的关系。
7.如权利要求1所述的半导体装置，其特征在于，所述第1导电型低寿命调整区域掺杂浓度的峰值浓度n1小于所述漂移区域掺杂浓度n2的4倍，具有n1＜4n2的关系。
8.如权利要求1所述的半导体装置，其特征在于，所述第1导电型低寿命调整区域深度方向的中心位置位于从所述活性区域内最外周的所述第2导电型基极区域的底面向所述第2导电型集电极层侧20μm以内的深度范围内。
9.如权利要求1所述的半导体装置的制造方法，其特征在于，在所述第1导电型半导体衬底的一个主面侧形成所述绝缘栅极构造和所需的金属电极膜后，从所述第1导电型半导体衬底的另一主面侧注入质子，并进行热退火处理，从而形成所述第1导电型低寿命调整区域。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，注入5.0×1013cm-2～5.0×1014cm-2能量范围的所述质子，并在温度330℃～380℃的氢气气氛下，进行所述热退火处理。
11.如权利要求1所述的半导体装置的制造方法，其特征在于，在所述第1导电型半导体衬底的一个主面侧形成所述绝缘栅极构造和所需的金属电极膜后，从所述第1导电型半导体衬底的另一主面侧注入氦离子，并进行热退火处理，从而形成所述第1导电型低寿命调整区域。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，注入2.0MeV～5.5MeV能量范围的所述氦离子，并在温度380℃以下的氢气气氛下进行所述热退火处理。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，还通过电子线照射对所述第1导电型低寿命调整区域的寿命进行调整。
14.如权利要求10或12所述的半导体装置的制造方法，其特征在于，将所述第1导电型低寿命调整区域掺杂浓度的峰值浓度调整为所述漂移区域掺杂浓度的4倍以内。

Claims (14)

1.一种半导体装置，其特征在于，具有
活性区域，其具有绝缘栅极构造，该绝缘栅极构造含有：第2导电型基极区域、第1导电型发射极区域、以及栅电极，所述第2导电型基极区域选择性地设置在第1导电型半导体衬底的一个主面侧；所述第1导电型发射极区域选择性地设置在所述第2导电型基极区域的内部；所述栅电极隔着栅极绝缘膜而设置在所述第2导电型基极区域的、由漂移区域和所述第1导电型发射极区域所夹部分的表面上，所述漂移区域由所述第1导电型半导体衬底构成；
耐压构造部，其围住所述活性区域的外周；
第2导电型集电极层，其设置在所述第1导电型半导体衬底的另一主面侧；
第2导电型分离层，其设置在所述耐压构造部的外周部，将所述第1导电型半导体衬底的一个主面与另一主面加以连接，并电性连接于所述第2导电型集电极层；
第1导电型低寿命调整区域，其设置在所述漂移区域的内部的从第1导电型半导体衬底的一个主面起的深度比所述第2导电型基极区域的底面更深的位置与所述第2导电型基极区域分开设置；并且
所述第1导电型低寿命调整区域从所述活性区域跨至所述第2导电型分离层，
所述第1导电型低寿命调整区域的载流子寿命t1低于所述漂移区域的载流子寿命t2，具有t2＞t1的关系。
2.如权利要求1所述的半导体装置，其特征在于，与位于比所述第2导电型基极区域更内侧的该第2导电型基极区域的深度相比，所述活性区域内最外周的所述第2导电型基极区域的深度更深。
3.如权利要求1所述的半导体装置，其特征在于，所述活性区域内最外周的所述第2导电型基极区域的深度与构成所述耐压构造部的第2导电型保护环的深度相等。
4.如权利要求1所述的半导体装置，其特征在于，还具有第1导电型区域，所述第1导电型区域设置在所述漂移区域的、由相邻的所述第2导电型基极区域所夹的部分，其底面的深度位于比所述活性区域内最外周的所述第2导电型基极区域更内侧的所述第2导电型基极区域和所述第1导电型低寿命调整区域之间，且其杂质浓度高于所述漂移区域。
5.如权利要求1所述的半导体装置，其特征在于，在将所述漂移区域的载流子寿命t2设定为0.2μs～3.0μs的范围时，所述第1导电型低寿命调整区域的载流子寿命t1与t2具有t2/t1在2～8范围内的关系。
6.如权利要求1所述的半导体装置，其特征在于，所述第1导电型低寿命调整区域的掺杂浓度的峰值浓度n1高于所述漂移区域的掺杂浓度n2，具有n1＞n2的关系。
7.如权利要求1所述的半导体装置，其特征在于，所述第1导电型低寿命调整区域掺杂浓度的峰值浓度n1小于所述漂移区域掺杂浓度n2的4倍，具有n1＜4n2的关系。
8.如权利要求1所述的半导体装置，其特征在于，所述第1导电型低寿命调整区域深度方向的中心位置位于从所述活性区域内最外周的所述第2导电型基极区域的底面向所述第2导电型集电极层侧20μm以内的深度范围内。
9.如权利要求1所述的半导体装置的制造方法，其特征在于，在所述第1导电型半导体衬底的一个主面侧形成所述绝缘栅极构造和所需的金属电极膜后，从所述第1导电型半导体衬底的另一主面侧注入质子，并进行热退火处理，从而形成所述第1导电型低寿命调整区域。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，注入5.0×1013cm-2～5.0×1014cm-2能量范围的所述质子，并在温度330℃～380℃的氢气气氛下，进行所述热退火处理。
11.如权利要求1所述的半导体装置的制造方法，其特征在于，在所述第1导电型半导体衬底的一个主面侧形成所述绝缘栅极构造和所需的金属电极膜后，从所述第1导电型半导体衬底的另一主面侧注入氦离子，并进行热退火处理，从而形成所述第1导电型低寿命调整区域。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，注入2.0MeV～5.5MeV能量范围的所述氦离子，并在温度380℃以下的氢气气氛下进行所述热退火处理。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，还通过电子线照射对所述第1导电型低寿命调整区域的寿命进行调整。
14.如权利要求10或12所述的半导体装置的制造方法，其特征在于，将所述第1导电型低寿命调整区域掺杂浓度的峰值浓度调整为所述漂移区域掺杂浓度的4倍以内。
CN201380024778.XA 2012-08-22 2013-07-10 半导体装置以及半导体装置的制造方法 Expired - Fee Related CN104303285B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012-183092 2012-08-22
JP2012183092 2012-08-22
PCT/JP2013/068921 WO2014030457A1 (ja) 2012-08-22 2013-07-10 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN104303285A true CN104303285A (zh) 2015-01-21
CN104303285B CN104303285B (zh) 2017-03-01

Family

ID=50149770

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380024778.XA Expired - Fee Related CN104303285B (zh) 2012-08-22 2013-07-10 半导体装置以及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US9484445B2 (zh)
JP (1) JP5915756B2 (zh)
CN (1) CN104303285B (zh)
DE (1) DE112013002031T5 (zh)
WO (1) WO2014030457A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107342329A (zh) * 2016-05-02 2017-11-10 株式会社日立功率半导体 二极管以及使用了二极管的电力变换装置
CN109326654A (zh) * 2017-07-31 2019-02-12 艾赛斯有限责任公司 快速恢复反向二极管
CN109478513A (zh) * 2016-07-19 2019-03-15 三菱电机株式会社 半导体装置及其制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014112057A1 (ja) * 2013-01-16 2014-07-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105470130B (zh) * 2014-09-03 2018-06-29 无锡华润华晶微电子有限公司 一种局部扩铂二极管及其制作方法
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP2016162807A (ja) * 2015-02-27 2016-09-05 トヨタ自動車株式会社 半導体装置とその製造方法
JP6311840B2 (ja) * 2015-06-17 2018-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6611532B2 (ja) 2015-09-17 2019-11-27 ローム株式会社 半導体装置および半導体装置の製造方法
JP6701789B2 (ja) * 2016-02-19 2020-05-27 富士電機株式会社 Ｒｂ‐ｉｇｂｔ
WO2018012510A1 (ja) * 2016-07-15 2018-01-18 ローム株式会社 半導体装置および半導体装置の製造方法
JP7410478B2 (ja) * 2019-07-11 2024-01-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008246A1 (en) * 2000-06-14 2002-01-24 International Rectifier Corp. Fast recovery diode and method for its manufacture
JP2002076017A (ja) * 2000-08-28 2002-03-15 Fuji Electric Co Ltd 半導体装置
CN1485927A (zh) * 2002-09-26 2004-03-31 三菱电机株式会社 半导体衬底及其制造方法，以及半导体器件及其制造方法
CN101361194A (zh) * 2005-12-27 2009-02-04 美商科斯德半导体股份有限公司 用于快速恢复整流器结构的装置及方法
WO2012056536A1 (ja) * 2010-10-27 2012-05-03 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58192368A (ja) * 1982-05-07 1983-11-09 Toshiba Corp 高耐圧プレ−ナ型半導体装置
USH569H (en) * 1984-09-28 1989-01-03 Motorola Inc. Charge storage depletion region discharge protection
JPH07107935B2 (ja) * 1988-02-04 1995-11-15 株式会社東芝 半導体装置
IT1247293B (it) 1990-05-09 1994-12-12 Int Rectifier Corp Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione
JP3288218B2 (ja) 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JPH10178174A (ja) 1996-10-18 1998-06-30 Hitachi Ltd 半導体装置及びそれを使った電力変換装置
EP0837508A3 (en) 1996-10-18 1999-01-20 Hitachi, Ltd. Semiconductor device and electric power conversion apparatus therewith
EP1014453B1 (en) * 1997-08-14 2016-04-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP4267083B2 (ja) 1998-06-01 2009-05-27 三菱電機株式会社 ダイオード
JP2002532885A (ja) 1998-12-04 2002-10-02 インフィネオン テクノロジース アクチエンゲゼルシャフト 出力半導体回路
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP4967200B2 (ja) 2000-08-09 2012-07-04 富士電機株式会社 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ
JP3546955B2 (ja) * 2000-12-15 2004-07-28 関西日本電気株式会社 半導体装置
JP4539011B2 (ja) * 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
JP5359567B2 (ja) 2002-02-20 2013-12-04 富士電機株式会社 半導体装置およびその製造方法
JP4781616B2 (ja) * 2002-09-26 2011-09-28 三菱電機株式会社 半導体基板の製造方法及び半導体装置の製造方法
JP4791704B2 (ja) * 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP2005354031A (ja) * 2004-05-13 2005-12-22 Mitsubishi Electric Corp 半導体装置
DE102005026408B3 (de) * 2005-06-08 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone
JP5201303B2 (ja) 2005-08-23 2013-06-05 富士電機株式会社 逆阻止型半導体装置の製造方法
JP5087828B2 (ja) * 2005-08-26 2012-12-05 富士電機株式会社 半導体装置の製造方法
CN101305470B (zh) 2005-11-14 2010-12-08 富士电机系统株式会社 半导体器件及其制造方法
JP2007240904A (ja) * 2006-03-09 2007-09-20 Hitachi Ltd プラズマディスプレイ装置
JP5150953B2 (ja) * 2008-01-23 2013-02-27 三菱電機株式会社 半導体装置
JP2010045123A (ja) * 2008-08-11 2010-02-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE102010063728B4 (de) 2009-12-28 2016-04-14 Fuji Electric Co., Ltd. Halbleitervorrichtung mit verbesserter Sperrspannungsfestigkeit
EP2654084B1 (en) 2010-12-17 2019-09-25 Fuji Electric Co. Ltd. Method of manufacturing a semiconductor device
WO2012169022A1 (ja) * 2011-06-08 2012-12-13 トヨタ自動車株式会社 半導体装置とその製造方法
CN103946985B (zh) * 2011-12-28 2017-06-23 富士电机株式会社 半导体装置及半导体装置的制造方法
CN104145342B (zh) 2012-03-16 2017-05-24 富士电机株式会社 半导体装置
CN104221152B (zh) * 2012-07-18 2017-10-10 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN104285298A (zh) * 2012-09-13 2015-01-14 富士电机株式会社 半导体装置及半导体装置的制造方法
JP2014086600A (ja) * 2012-10-24 2014-05-12 Fuji Electric Co Ltd 半導体装置、半導体装置の製造方法および半導体装置の制御方法
JP2014090072A (ja) * 2012-10-30 2014-05-15 Fuji Electric Co Ltd 逆阻止ｍｏｓ型半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008246A1 (en) * 2000-06-14 2002-01-24 International Rectifier Corp. Fast recovery diode and method for its manufacture
JP2002076017A (ja) * 2000-08-28 2002-03-15 Fuji Electric Co Ltd 半導体装置
CN1485927A (zh) * 2002-09-26 2004-03-31 三菱电机株式会社 半导体衬底及其制造方法，以及半导体器件及其制造方法
CN101361194A (zh) * 2005-12-27 2009-02-04 美商科斯德半导体股份有限公司 用于快速恢复整流器结构的装置及方法
WO2012056536A1 (ja) * 2010-10-27 2012-05-03 富士電機株式会社 半導体装置および半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107342329A (zh) * 2016-05-02 2017-11-10 株式会社日立功率半导体 二极管以及使用了二极管的电力变换装置
CN107342329B (zh) * 2016-05-02 2020-08-21 株式会社日立功率半导体 二极管以及使用了二极管的电力变换装置
CN109478513A (zh) * 2016-07-19 2019-03-15 三菱电机株式会社 半导体装置及其制造方法
CN109326654A (zh) * 2017-07-31 2019-02-12 艾赛斯有限责任公司 快速恢复反向二极管
CN109326654B (zh) * 2017-07-31 2023-08-29 艾赛斯有限责任公司 快速恢复反向二极管

Also Published As

Publication number Publication date
WO2014030457A1 (ja) 2014-02-27
US20150054025A1 (en) 2015-02-26
DE112013002031T5 (de) 2015-03-12
US9484445B2 (en) 2016-11-01
CN104303285B (zh) 2017-03-01
JPWO2014030457A1 (ja) 2016-07-28
JP5915756B2 (ja) 2016-05-11

Similar Documents

Publication Publication Date Title
US11569092B2 (en) Semiconductor device
CN104303285A (zh) 半导体装置以及半导体装置的制造方法
JP2590284B2 (ja) 半導体装置及びその製造方法
US7572683B2 (en) Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices
US7768101B2 (en) Semiconductor device having an insulated gate bipolar transistor and a free wheel diode
JP4967200B2 (ja) 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ
US20150014742A1 (en) Semiconductor device and production method for semiconductor device
WO2018092788A1 (ja) 半導体装置
CN104969360A (zh) 半导体装置
JPH06196705A (ja) 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法
JP2003318399A (ja) 半導体装置およびその製造方法
KR20110094066A (ko) 바이폴러 펀치-스루 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법
US11527660B2 (en) Semiconductor device with a lifetime killer region in the substrate
JPH1117176A (ja) 炭化けい素半導体装置
Corvasce et al. New 1700V SPT+ IGBT and diode chip set with 175 C operating junction temperature
JP2005101551A (ja) 半導体装置とその製造方法およびその半導体装置を用いた双方向スイッチ素子
JP6681238B2 (ja) 半導体装置および半導体装置の製造方法
US9991336B2 (en) Semiconductor device, method for manufacturing the same, and power conversion system
JP2007116160A (ja) 大容量性負荷のためのトレンチｉｇｂｔ
JP3935343B2 (ja) 絶縁ゲート型バイポーラトランジスタ及びその製造方法
JP2014011213A (ja) ダイオードおよびそれを用いた電力変換装置
JP2934606B2 (ja) 半導体装置
JP2004186620A (ja) 半導体装置の製造方法
US20170294527A1 (en) Semiconductor device and method for manufacturing the same
JP2005136092A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170301

Termination date: 20210710