CN103946985B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

通过质子注入(13)在n‑型半导体基板(1)的内部引入氢原子(14)和结晶缺陷(15)。在质子注入(13)之前或质子注入(13)之后通过电子射线照射(11)，在n‑型半导体基板(1)的内部产生结晶缺陷(15)。然后，进行用于施主生成的热处理。通过将用于生成施主的热处理中的结晶缺陷(12、15)的量控制为最优，从而能够提高施主生成率。并且，通过在用于生成施主的热处理结束的时刻，使利用电子射线照射(11)和质子注入(13)而形成的结晶缺陷(12、15)恢复并控制为适当的结晶缺陷量，从而能够实现耐压的提高以及漏电流的降低等。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置及半导体装置的制造方法，特别是涉及一种具有n型场停止层的二极管和绝缘栅双极型晶体管(IGBT)等的半导体装置和半导体装置的制造方法。
背景技术
作为应用于电力用半导体装置的半导体装置有：具有耐压为400V、600V、1200V、1700V、3300V或其以上的二极管和/或IGBT等。这些二极管和/或IGBT等被应用于转换器和/或逆变器等的电力变换装置中。在电力用半导体装置中，期望低损耗、高效率和高击穿耐量的良好的电特性及低成本化。例如，众所周知有通过在n-漂移层内设置成为n型场停止(FS：Field Stop)层的施主层(donor layer)来提高开关特性的半导体装置。以二极管为例说明现有的具有n型FS层的半导体装置。
图6是示出现有的具有n型场停止层的二极管的主要部分的截面图，在图6中所示的二极管100a中，在n-型半导体基板1的第一主面(正面1b)侧形成有p型阳极区域2，该n-型半导体基板1成为厚度薄至可得到预定耐压程度的n-漂移层。在n-型半导体基板1的第二主面(背面1a)侧形成有n+型阴极层3。而且，在p型阳极区域2的外周中在n-型半导体基板1的正面1b一侧处，以围绕p型阳极区域2的方式形成多个p型层和与该p型层相接的金属电极而成为耐压接合终端结构4。
标号5是阳极电极，标号6是阴极电极，标号8是绝缘膜，标号9a是n型FS层。用标号18a表示的施主层构成n型FS层9a。n型FS层9a是这样的n型扩散层，即，杂质浓度比n-漂移层1更高，并且基板深度方向的宽度宽(厚度厚)而使从n-型半导体基板1的背面1a到n-漂移层内的比较深(例如，3μm左右至几十μm左右)的位置处具有高杂质浓度的峰值。
在这种构成的二极管和/或IGBT中，为了使开关特性提高，众所周知有通过电子射线照射使n-漂移层内产生结晶缺陷，而控制载流子寿命的方法。并且，在二极管和/或IGBT中，为了降低开关损耗，期望对在从n-型半导体基板1的正面1b朝向背面1a深的位置处的载流子浓度进行控制(调节)。
作为对成为n-漂移层的n-型半导体基板1内的载流子浓度进行控制方法，已知有这样一种方法，即，利用比较低的加速电压，从n-型半导体基板1的背面1a到n-型半导体基板1内进行能够获得深射程的质子注入，并且在图6中所示的作为n-型半导体基板1的n-型硅基板中产生施主层18a。该方法是一种将质子注入到含有氧的区域，使因质子注入而产生的结晶缺陷介入其中而形成作为施主层18a的n型FS层9a。
图7是示出图6的X1-X2线上的载流子浓度分布的特性图。在图7中示出了通过质子注入在n-型半导体基板1内形成的施主层18a的载流子浓度分布。如图7所示，因质子注入而形成的施主层18a在从n-型半导体基板1的背面1a起算的预定深度具有峰值位置，并且具有从该峰值位置朝向p型阳极区域2侧和n+型阴极层3侧变低的杂质浓度分布。在图7中，纵轴是载流子浓度B，横轴是从n+型阴极层3与施主层18a(n型FS层9a)的界面开始的深度C。
已知有在除了施主生成以外的其它寿命控制体的控制中也使用质子注入，并且通过质子注入而在半导体基板中产生成为寿命控制体的结晶缺陷。通过质子注入在半导体基板中产生结晶缺陷，能够对二极管和/或IGBT的寿命控制体进行控制，但另一方面对电特性造成耐压降低和/或漏电流增加等不良影响。因此，需要同时进行用于生成施主的结晶缺陷量的控制以及成为寿命控制体的结晶缺陷量的控制。
在下述专利文献1中，公开了作为利用质子注入的施主生成方法，为了得到期望的元件特性而需要的热处理条件。在下述专利文献2中，公开了在利用质子注入生成施主中，为了提高施主生成率而需要的氧浓度。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2006/0286753号说明书
专利文献2：国际公开第2007/55352号场刊
发明内容
技术问题
但是，在上述专利文献1、2中，会产生以下问题。为了提高利用质子注入的施主生成率，需要对包含在n-漂移层内的氢、氧和结晶缺陷三个因素进行适当地控制。在上述专利文献1中记载至通过热处理条件使质子注入时生成的结晶缺陷恢复的程度，对于在质子注入时生成的结晶缺陷不足的情况下使结晶缺陷充足而提高施主生成率的方法没有记载。在上述专利文献2中，虽然记载了关于为了提高施主生成率而需要的氧浓度，但是没有记载关于使结晶缺陷量适当而提高施主生成率。
本发明的目的在于，为了消除由上述现有技术而导致的问题，提供一种能够提高利用质子注入的施主生成率而使电特性提高的半导体装置及半导体装置的制造方法。
技术方案
为了解决上述课题，达成本发明的目的，对于根据本发明的半导体装置的制造方法，在半导体基板中利用质子注入形成施主层的半导体装置的制造方法中，具有以下特征。首先，在上述质子注入之前或在上述质子之后进行使结晶缺陷产生的结晶缺陷形成工序。接着，进行上述质子注入和第一热处理，并且进行形成上述施主层的施主层形成工序。
并且，上述发明中根据本发明的半导体装置的制造方法，在上述结晶缺陷形成工序中，可以产生上述结晶缺陷以使上述第一热处理中预定量的上述结晶缺陷残留。
并且，在上述发明中根据本发明的半导体装置的制造方法，上述结晶缺陷形成工序中，可以通过电子射线照射使上述结晶缺陷产生。并且，对于根据本发明的半导体装置的制造方法，在上述发明中，在上述第一热处理中，残留在上述半导体基板的内部的上述结晶缺陷可以有助于上述施主层的生成。
并且，在上述发明中根据上述发明的半导体装置的制造方法，上述结晶缺陷形成工序中，可以在形成上述结晶缺陷之后进行第二热处理，对上述结晶缺陷的量进行调节。
并且，在上述发明中根据本发明的半导体装置的制造方法，上述第一热处理的条件可以是：在350℃以上且550℃以下的温度下、1小时以上且10小时以下的处理时间。
并且，在上述的发明中根据本发明的半导体装置的制造方法，上述施主层可以是二极管或绝缘栅双极型晶体管的n型场停止层。
并且，在上述发明中根据本发明的半导体装置的制造方法，在上述第一热处理之后进行的工序的处理温度可以低于上述第一热处理的温度。
并且，根据本发明的半导体装置的特征在于，是利用上述的半导体装置的制造方法而制造的。
根据上述发明，通过在质子注入前后进行电子射线照射，并且将热处理时的结晶缺陷量控制为最优，从而能够提高施主生成率。并且，根据上述的发明，通过在用于生成施主的热处理结束的时刻，使利用电子射线照射和质子注入而形成的结晶缺陷恢复并控制为适当的结晶缺陷量，从而能够实现耐压的提高以及漏电流的降低等的电特性的提高。
发明效果
根据本发明的半导体装置及半导体装置的制造方法，获得能够提高利用质子注入的施主率而使电特性提高的效果。
附图说明
图1是以工序顺序示出本发明的实施方式1的制造过程中的状态的截面图。
图2是按照工艺流程示出图1的制造工序的流程图。
图3是示出通过图1的制造方法制造的本发明实施方式1的半导体装置的主要部分的截面图。
图4是示出图3的X1-X2线上的载流子浓度分布与电子射线照射之间关系的特性图。
图5是示出关于在实施方式1的半导体装置的制造方法中的施主生成时的半导体结晶状态的说明图。
图6是示出现有的具有n型场停止层的二极管的主要部分的截面图。
图7是示出图6的X1-X2线上的载流子浓度分布的特性图。
图8是示出在有电子射线照射和没有电子射线照射的载流子浓度分布的差异的特性图。
图9是按照工艺流程示出实施方式3的半导体装置的制造工序的流程图。
图10是按照工艺流程示出根据实施方式4的半导体装置的制造工序的流程图。
图11是以工序顺序示出本发明的实施方式5的制造过程中的状态的截面图。
图12是示出图3的X1-X2线上的载流子浓度分布与中子射线照射之间关系的特性图。
图13是示出本发明的半导体装置的载流子寿命的特性图。
图14是示出现有的质子照射的平均射程与载流子浓度之间关系的特性图。
图15是示出关于电压波形开始振动的阈值电压的特性图。
图16是一般的二极管反向恢复时的振荡波形。
图17是示出本发明的半导体装置的质子的射程与质子的加速能量之间的关系的特性图。
图18是示出在本发明的半导体装置中耗尽层最初到达的场停止层的位置条件的图表。
图19是示出实施方式8的半导体装置的说明图。
图20是示出本发明的半导体装置的反向恢复波形的特性图。
符号说明
1 薄型n-型半导体基板
1a 薄型n-型半导体基板1的背面
1b 薄型n-型半导体基板1的正面
2 p型阳极区域
3 n+型阴极层
4 耐压接合终端结构
5 阳极电极
6 阴极电极
8 绝缘膜
9 n型场停止层
11 电子射线照射
12 利用电子射线照射11而产生的结晶缺陷
13 质子注入
14 氢原子
15 利用质子注入13而产生的结晶缺陷
18 施主层
20 厚型n-型半导体基板
20a 厚型n-型半导体基板20的正面
20b 厚型n-型半导体基板20的背面
21 磨削
100 二极管
具体实施方式
以下参照附图对本发明的半导体装置及半导体装置的制造方法的优选实施方式进行详细地说明。在本说明书和附图中，冠以n或p的层和/或区域中，各自电子或空穴表示多数载流子。并且，附在n和/或p上的+和-表示杂质浓度分别高于以及低于没附有+和-的层和/或区域。需要说明的是，在以下实施方式的说明及附图中，针对相同的构成使用同一的符号，并且省略重复的说明。
(实施方式1)
图1是以工序顺序示出本发明的实施方式1的制造过程中的状态的截面图。图2是按照工艺流程示出图1的制造工序的流程图。利用图1、图2，对实施方式1的半导体装置的制造方法进行说明。通过图1中示出的实施方式1的半导体装置的制造方法而制作(制造)的半导体装置是具有图1(h)中示出的n型场停止(FS)层9的二极管100。首先，作为未薄型化的厚度大的n-型半导体基板20，例如，准备n型硅基板(图1(a))。
接着，如图2(1)、图2(2)的工序所示，在成为n-漂移层的n-型半导体基板20的第一主面(正面20a)侧，通过通常的方法来形成p型阳极区域2和电连接到p型阳极区域2的阳极电极5(金属)。并且，在p型阳极区域2的外周，以围绕p型阳极区域2的方式形成用于确保耐压的耐压接合终端结构4(边缘部)、以及对n-型半导体基板20的正面20a进行覆盖的绝缘膜8。虽然省略图示，但耐压接合终端结构4由例如多个p型层和与该p型层接触的金属电极构成。
在图2(1)中，将p型阳极区域2和/或耐压接合终端结构4的p型层、绝缘膜8等的正面结构的形成工序表示为表面形成。并且，在图2(2)中，将阳极电极5和/或耐压接合终端结构4的金属电极等的表面金属的形成工序表示为表面电极形成。然后，如图2(3)的工序所示，在n-型半导体基板20的正面20a侧形成作为未图示的表面保护膜的聚酰亚胺膜、氮化硅膜(Si3N4膜)或氮化硅膜和聚酰亚胺膜的层叠膜等。阳极电极5及表面保护膜也可以在形成后述的n+型阴极层3之后形成。在图1(b)中示出至此为止的状态的截面图。
接着，如图2(4)的工序所示，从n-型半导体基板20的正面20a侧进行电子射线照射11，在n-漂移层的内部产生结晶缺陷(例如，点缺陷)12。在图1(c)中示出至此为止的状态的截面图。在图1(c)中，用斜剖线表示结晶缺陷12(在图1(d)、图1(e)中也同样)。电子射线照射11的条件例如可以是加速能量为0.5MeV～5MeV左右，射线剂量为20kGy～3000kGy左右。在该电子射线照射11之后，也可以在例如300℃～500℃左右的温度下进行用于调整结晶缺陷12的量的预加热(第二热处理)1小时～10小时以下。如果通过电子射线照射11形成的结晶缺陷12的量适当的话也可以不进行该预加热。
并且，该电子射线照射11(在进行用于调整结晶缺陷12的量的预加热的情况下也包括该预加热)也可以在后述的n-型半导体基板1的磨削21之后和/或质子注入13(图1(e))之后，并且在用于生成施主的热处理(第一热处理，图1(f))之前进行。而且，作为产生结晶缺陷12的方法，也可以照射氦等来取代电子射线照射11。在此，也有电子射线照射11兼做引入寿命控制体的情况。
接着，如图2(5)的工序所示，对n-型半导体基板20的第二主面(背面20b)进行磨削21至预定厚度，例如100μm左右，而使其薄型化。以下，用标记1表示磨削21之后厚度薄的n-型半导体基板。在图1(d)中示出至此为止的状态的截面图。接着，将该厚度薄的n-型半导体基板1的背面1a进行清洗。
接着，如图2(6)所示，从n-型半导体基板1的背面1a侧进行质子注入13，将氢(H)原子14及结晶缺陷15引入到n-型半导体基板1的内部。在图1(e)中示出至此为止的状态的截面图。质子注入13的条件可以是例如，加速能量为0.4MeV以上，注入量为1×1013/cm2～5×1014/cm2左右。通过利用该质子注入13形成的结晶缺陷15以及利用电子射线照射11形成的结晶缺陷12(在进行用于调整结晶缺陷12的量的预加热的情况下也包括该预加热)，来决定n-型半导体基板1的结晶缺陷量。
如此，质子注入13之后，在n-型半导体基板1的内部成为这样的状态，即，存在因电子射线照射11而产生的结晶缺陷12、因质子注入13而产生的氢原子14和结晶缺陷15以及n-型半导体基板1的结晶中所包括的未图示的氧(O)原子。并且，在图1(e)中，将氢原子14和结晶缺陷15用同一×标记来表示(在图11(e)中也同样)。需要说明的是，关于n-型半导体基板1中含有的氧原子的浓度并没有特别限定。
接着，如图2(7)的工序中所示，用于将引入到n-型半导体基板1的氢原子14进行离子化而生成施主的热处理(以下作为用于施主生成的热处理)。通过该热处理，促进施主生成并且在n-型半导体基板1的背面1a侧形成施主层18。在图1(f)中示出至此为止的状态的截面图。施主层18变为二极管100的n型FS层9，成为具有比n-型半导体基板1的载流子浓度高的峰值的区域。关于n型FS层9在后面进行描述。关于施主生成时的过程中的半导体结晶状态在后面进行描述。
就用于形成该施主层18的热处理的温度而言，重要的是成为在不使结晶缺陷12、15完全恢复的程度的低温度。具体来说，用于形成施主层18的热处理可以在350℃以上且550℃以下的温度下、处理时间为1小时以上且10小时以下而进行。其理由如下。在超过用于形成施主层18的热处理条件的情况下(温度超过550℃，处理时间超过10小时)，在施主生成中结晶缺陷12、15的量变少，从而施主层18的形成变得不充分。
另一方面，在未达到用于形成上述施主层18的热处理条件的情况下(温度不足350℃，处理时间不足1小时)，施主生成不充分，从而施主层18的形成变得不充分。而且，热处理结束时的结晶缺陷12、15的恢复变得不充分，较多地残留结晶缺陷12、15。由此，n-漂流层中的寿命控制体变多，导致耐压下降和/或漏电流增大。更进一步地，在良好的状态下用于形成施主层18的热处理的适宜条件是，例如，温度为380℃～450℃左右，处理时间为3小时～7小时左右。
如此，在用于施主生成的热处理中重要的是，使利用电子射线照射11和/或质子注入13形成的结晶缺陷12、15不完全恢复而残留一部分。通过该残留的结晶缺陷12、15的作用，可促进利用质子的施主化。并且，在用于施主生成的热处理结束时重要的是，使结晶缺陷12、15恢复而使n-漂移层中的结晶缺陷12、15成为适当的量。
因此，就用于施主生成的热处理中而言，条件为利用质子注入13和/或电子射线照射11的结晶缺陷12、15在n-漂移层的内部残留。并且，从耐压、漏电流、通态电压和开关特性的观点出发，优选在用于施主生成的热处理结束之后为这样的状态，即，使结晶缺陷12、15恢复而使在n-漂移层中的结晶缺陷12、15以得到期望的电特性的程度的适当量而存在。
接着，如图2(8)的工序所示，从n-型半导体基板1的背面1a进行了磷(P)等的n型杂质的离子注入之后，例如利用通过激光退火使n型杂质活性化而形成n+型阴极层3。在图1(g)中示出至此为止的状态的截面图。然后，如图2(9)的工序所示，通过在n-型半导体基板1的背面1a形成阴极电极6，从而完成图1(h)中示出的二极管100。在形成了阴极电极6之后，也可以根据需要来进行阴极电极6的热处理。
在根据上述的实施方式1的半导体装置的制造方法中，就通过电子射线照射11形成的结晶缺陷12(图1(c))而言，虽然通过用于施主生成的热处理(图1(f))及用于形成n+型阴极层3的热活性化处理(图1(g))后缺陷浓度减少，但并不完全恢复而有残留。因此，n-漂移层中的少数载流子的寿命变为10μs以下。并且，在二极管100的情况下，为了缩短反向恢复时间，即使在使因电子射线照射11而产生的结晶缺陷12残留程度的热处理条件下进行热处理，n-漂移层中的载流子寿命也可以为0.1μs～1μs左右。在这种情况下，例如，可以使在电子射线照射11之后进行的热处理条件为，在350℃～不足380℃温度下进行0.5小时～2小时左右。
接着，在图3中示出通过上述实施方式1的半导体装置的制造方法而做成的二极管100的主要部分的截面图。图3是示出通过图1的制造方法制造的本发明实施方式1的半导体装置的主要部分的截面图。在图3中示出的实施方式1的半导体装置是这样的二极管100，即，具有图1(h)中示出的、通过电子射线照射11而提高了施主生成率的n型FS层9。
图3中示出的实施方式1的二极管100与图6中示出的现有的二极管100a的不同点在于，具有通过电子射线照射11追加结晶缺陷12而形成的n型FS层9(施主层18)而取代图6中示出的现有的二极管100a的n型FS层9a(施主层18a)。
就成为n型FS层9的施主层18而言，通过如上所述的电子射线照射11和质子注入13而形成在n-型半导体基板1中，在热处理中残留于n-型半导体基板1中的结晶缺陷12、15有助于其后的施主生成。通过这样做能够得到这样的二极管100，即，具有与现有技术相比提高施主生成率而形成的n型FS层9。在图4中示出n型FS层9的载流子浓度分布。图4是示出图3的X1-X2线上的载流子浓度分布与电子射线照射之间关系的特性图。
如图4所示，n型FS层9具有在从n-型半导体基板1的背面1a起算的预定深度处的峰值位置，并且具有从该峰值位置朝向p型阳极区域2及n+型阴极层3侧变低的杂质浓度分布。并且，n型FS层9通过利用电子射线照射11形成的结晶缺陷12，成为与现有的二极管100a的n型FS层9a相比使施主生成率提高了的载流子浓度分布。在图4中，纵轴是载流子浓度B，横轴是从n+型阴极层3与n型FS层9的界面开始的深度C。并且，在图4中，用虚线示出的没有电子射线照射的情况是图6中示出的现有的二极管100a，用实线示出的有电子射线照射的情况是本发明的实施方式1的二极管100。
通过利用上述的电子射线照射11追加结晶缺陷12的方法，如图4中的实线所示，能够提高施主生成率，并且与现有技术的1％相比将施主生成率增大至3％左右。即，载流子浓度可增大为现有技术的3倍左右。其结果是，例如，在需要1×1015/cm3的施主峰值浓度的情况下，能够将氢注入量(质子注入量)与现有技术的注入量相比减少到三分之一左右。并且，与现有技术相比还能够减少n-型半导体基板中的氧量。而且，由于这样能够减少质子注入量，因此能够减少结晶缺陷量而实现迁移率的提高。其结果，能够使通态电压降低、实现耐压的提高以及漏电流的减少。
并且，在上述的实施方式1的半导体装置的制造方法中，在形成上述半导体装置(二极管100)的阳极电极5之后(图1(g)或图1(h)的工序之后)，会有在阳极电极5上形成用于可焊接的铜或镍金镀层的情况。在这种情况下，阳极电极5上形成镀层时的温度需要比用于施主生成的热处理温度低。并且，将作为外部导出端子的引线框架焊接到该镀层的情况下，需要使焊接温度比用于施主生成的热处理温度低。而且，在用于施主生成的热处理之后形成表面保护膜的情况下，需要使用于形成表面保护膜的热处理温度比用于施主生成的热处理温度低。
即，需要使在用于施主生成的热处理之后形成各部位的形成温度比用于施主生成的热处理温度更低。其理由在于，当在用于施主生成的热处理之后形成的各部位的形成温度比用于施主生成的热处理温度高时，通过用于施主生成的热处理所生成的施主得到释放，会恢复到接近正常结晶状态的状态，而导致n型FS层9的扩散浓度降低。
接着，关于施主生成时的半导体结晶的状态，以将n-型半导体基板1作为例如硅(Si)基板的情况为例进行说明。图5是示出关于在实施方式1的半导体装置的制造方法中的施主生成时的半导体结晶状态的说明图。通过电子射线照射11和质子注入13，例如硅结晶的硅原子间的结合被断开，并且构成硅结晶的硅原子逸出，产生结晶缺陷。并且，通过质子注入13引入的氢离子(H+)进入硅结晶内，捕捉硅结晶内的自由电子而变为间隙型(填隙型)的氢(H)原子(图5(a))。
通过电子射线照射11和质子注入13产生的结晶缺陷具有硅原子的未结合键(悬空键)(图5(b))。通过进行热处理，硅原子间的结合断开的部分中，介由悬空键而将硅原子置换为氢原子。并且，逸出的硅原子被置换为氢原子。该进行了置换的氢原子释放电子后具有正电荷而离子化成为氢离子(H+)，成为像磷(P)等的第15族的元素那样以余出一个电子的方式而动作的施主(图5(c))。在此，省略关于氧的说明。
如此，在硅基板内具备了结晶缺陷、氢和氧这三个要素的状态下，通过进行热处理来生成施主。因此，为了提高施主生成率，重要的是适当地存在该结晶缺陷、氢和氧这三个要素。本发明特别是在通过质子注入形成的结晶缺陷量不足的情况下，能够在用于施主生成的热处理之前通过电子射线照射11使结晶缺陷量增大，因此能够确保施主生成所需要的结晶缺陷量而提高施主生成率，从而有益。
如上所述，根据实施方式1，通过电子射线照射使n-型半导体基板内部产生结晶缺陷，通过在质子注入后的用于施主生成的热处理中使n-型半导体基板内部的结晶缺陷不完全恢复而残留一部分，与现有技术相比能够提高施主生成率。并且，根据实施方式1，在用于施主生成的热处理结束的时刻，通过使利用电子射线照射和质子注入形成的结晶缺陷恢复并控制至适当的结晶缺陷量，从而能够实现耐压的提高以及降低漏电流降低等的电特性的提高。
(实施方式2)
图8是示出在有电子射线照射和没有电子射线照射的载流子浓度分布的差异的特性图。图8(a)是将本发明的有电子射线照射的情况(以下作为实施例)与现有的没有电子射线照射的情况(以下作为现有例1)进行比较的图。图8(b)是在均没有电子射线照射的条件下，将Rp2设为0.5Rp1以上的情况(以下作为现有例2)与Rp2设为小于0.5Rp1的情况(现有例1)进行比较的图。Rp1、Rp2是质子注入的射程，并且是距n-型半导体基板1的背面1a的平均射程。所说的平均射程是指，用高斯分布所表示的n型FS层9的杂质浓度分布的峰值浓度位置距基板背面的深度。具体来说，平均射程是指从基板背面至质子峰值位置的深度。
实施方式2的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于，进行多次质子注入(以下作为多段)。具体来说，进行以距n-型半导体基板1背面1a的最深位置作为射程Rp1的第一次第一质子注入(第一段)，接着，按照第一质子注入的射程Rp1的不足一半的射程Rp2，进行第二次第二质子注入(第二段)。这时的第二质子注入的射程Rp2在本实施例和现有例1中均小于0.5Rp1(Rp2<0.5Rp1)。另一方面，在现有例2中，按作为0.5Rp1以上的深射程Rp2进行第二质子注入(Rp2b≧0.5Rp1)。而且，在本实施例和现有例1、2中均进行射程Rp3为5μm左右的第三次第三质子注入(第三段)。本实施例和现有例1、2中，电子射线照射根据与实施方式1相同的工序顺序(图2(4))进行。
首先，如图8(b)所示，通过多次(在此为3次)的质子注入，相对于最深的第一段，第二段的射程Rp2为0.5Rp1以上深的现有例2的情况下，在第一段(最深的射程Rp1)与第二段(Rp2)之间的区域(以下称为区域A)不会引起载流子浓度降低。然而，在第二段的射程Rp2比0.5Rp1小(浅)的现有例1的情况下，区域A的载流子浓度大大降低。这是由于利用扩展电阻测定(SR:Spread-Resistance Profiling)法将扩展电阻换算为电阻率(载流子浓度)时，利用硅的载流子迁移率的理论值(n型的情况下以电子的迁移率计为约1360cm2/(Vs))而造成的。即，由于通过质子注入而引入了注入破坏(在硅中产生各种结晶缺陷，成为无序状态)，因此实际的迁移率大大降低。在图8的现有例1中发生该迁移率下降，因此从表面上来看，载流子的浓度降低。如此，第二段的射程Rp2不足0.5Rp1的情况下，由于区域A的迁移率降低，而通过注入的氢无法使其恢复，因此推测载流子浓度大大降低。
在此，如实施例1这样在第一至第三质子注入前进行电子射线照射，大量地引入点缺陷(空位和多空位)。根据图8(a)所示的结果可知，即使第二段的射程Rp2比0.5Rp1小，也可以恢复足够的载流子浓度。
如以上说明，根据实施方式2，能够得到与实施方式1同样的效果。
(实施方式3)
图9是按照工艺流程示出实施方式3的半导体装置的制造工序的流程图。实施方式3的半导体装置的制造方法是在实施方式1的半导体装置的制造方法中，将质子注入前后的工序的顺序进行改变的变形例。实施方式3的半导体装置的制造方法与实施方式1的半导体装置的制造方法不同点在于，在n-型半导体基板的背面磨削之后质子注入之前，进行用于形成阴极层的离子注入和利用激光退火的阴极层活性化。实施方式3的半导体装置的制造方法的除此之外的工序与实施方式1的半导体装置的制造方法相同。
具体来说，首先，与实施方式1相同，进行从表面形成(图9(1))至背面磨削(图9(5))的工序。接着，进行用于形成阴极层的离子注入(图9(6))。就用于形成阴极层的离子注入而言，例如，可以以掺杂量为1×1015/cm2，加速能量为50keV进行磷离子的注入。接着，进行利用激光退火的阴极层活性化(图9(7))。除了进行它们的时机不同以外，可以与实施方式1相同地进行用于形成阴极层的离子注入以及利用激光退火的阴极层活性化。接着，与实施方式1相同地，通过从n-型半导体基板的背面(磨削面)注入质子，进行用于形成施主的热处理之后，进行接下来的工序(图9(8)～图9(10))，来完成图3中所示的二极管100。
如以上说明，根据实施方式3，能够得到与实施方式1同样的效果。
(实施方式4)
图10是按照工艺流程示出实施方式4的半导体装置的制造工序的流程图。实施方式4的半导体装置的制造方法与实施方式3的半导体装置的制造方法的不同点在于，将利用激光退火的阴极层活性化与在质子注入后进行的用于施主生成的热处理同时进行。即，在实施方式4中，用于形成阴极层的离子注入(图10(6))之后不立即进行以阴极层活性化为目的的激光退火，而在质子注入(图10(7))后的热处理(图10(8))中同时进行质子施主的活性化和阴极层的活性化。实施方式4的半导体装置的制造方法的除此之外的工序与实施方式3的半导体装置的制造方法相同。
如以上说明，根据实施方式4，能够得到与实施方式1同样的效果。并且，根据实施方式4，不仅起到与实施方式1相同的效果，而且除了能够省去激光退火工序，降低退火装置引入成本之外，还能够提高生产率。
(实施方式5)
在实施方式1中，通过电子射线照射来进行朝向基板深度方向整体的点缺陷引入。另一方面，作为FZ基板的掺杂方法，已知有通过利用中子射线进行核变换(硅→磷)，从而以低浓度均匀地进行漂移层掺杂的方法。实施方式5的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于，利用中子射线照射使结晶缺陷42产生。将利用该中子射线照射产生的缺陷用于促进质子的施主化。
图11是以工序顺序示出本发明的实施方式5的制造过程中的状态的截面图。首先，对利用非掺杂FZ(Floating Zone)法制造的结晶块(ingot)照射中子射线(未图示)，形成具有例如50Ωcm电阻率的FZ晶片(n-型半导体基板)40(图11(a))。然后，在低于1000℃的温度下，在FZ晶片40的正面40a侧形成正面构造(p阳极层等)和/或表面金属(阳极电极等)(图11(b))。使正面构造和/或表面金属的形成工序的温度低于1000℃的原因在于，为了使由中子射线照射而产生的结晶缺陷42残留在FZ晶片40的内部。在图11(a)中用斜剖线示出由中子射线照射而产生的结晶缺陷42(图11(b)～图11(e)中也同样)。然后，在FZ晶片40的正面40a侧，形成聚酰亚胺等的钝化膜(未图示)，表面形成工序结束(图11(c))。
然后，与实施方式1同样地进行FZ晶片40的背面40b的磨削21，使FZ晶片40的厚度变薄(图11(d))。以下，用标号41示出磨削21后的厚度薄的FZ晶片。然后，从FZ晶片41的进行了磨削的背面41a一次或多次地注入质子(图11(e))。在作为一次注入质子的情况下，与实施方式1中的质子注入13同样地进行。在图11(e)中，示出通过一次质子注入13将氢原子14和结晶缺陷15引入到FZ晶片41内部的状态。
然后，进行用于施主生成的热处理，使由质子引入的氢原子14施主化(活性化)(图11(f))。由此，与实施方式1同样地形成施主层18。然后，与实施方式1同样，通过在FZ晶片41的背面41a形成n+型阴极层3(图11(g))、利用溅射等形成成为阴极电极6的背面电极，来完成图3中示出的二极管100(图11(h))。在图3中用标号1表示FZ晶片41。
图12是示出图3的X1-X2线上的载流子浓度分布与中子射线照射之间关系的特性图。图12示出了照射中子射线的情况(本发明的实施方式5的二极管100)和不照射中子射线的情况(图6中示出的现有的二极管100a)的工艺完成后的比较载流子浓度的图。照射中子射线的情况下的n型FS层9a的载流子浓度比照射电子射线的情况(参见图4)低，但通过由中子射线照射而产生的结晶缺陷(点缺陷)42来促进施主化，与现有的二极管100a相比载流子浓度增加。
如以上说明，根据实施方式5，能够得到与实施方式1同样的效果。
(实施方式6)
以下作为实施方式6，关于实施方式2的半导体装置的制造方法中多次质子照射中的第一段的质子峰值位置的优选位置，特别是优选第一段的射程Rp1为距基板背面15μm以上深度的位置的理由进行说明。
图16是通常的二极管反向恢复时的振荡波形。阳极电流为额定电流的1/10以下的情况下，由于积累的载流子少，因此有反向恢复结束前进行振荡的情况。将阳极电流固定为某一值，通过不同的电源电压Vcc使二极管反向恢复。这时，如果电源电压Vcc超过某预定值，则在阴极-阳极间电压波形中，超过通常的过冲电压的峰值之后，会产生附加的过冲。然后，该附加的过冲(电压)成为触发，随后的波形振荡。如果电源电压Vcc还超过该预定值，则附加的过冲电压进一步增加，随后的振荡的振幅也增加。如此，将电压波形开始振荡的阈值电压称为振荡开始阈值VRRO。由于振荡开始阈值VRRO越高，二极管反向恢复时越不表现出振荡，因此是优选的。
振荡开始阈值VRRO依赖于：从二极管的p型阳极层与n-漂移层的pn结合处扩展n-漂移层的耗尽层(严格来说，空穴存在下的空间电荷区域)在多个质子峰值之中最初达到的第一段质子峰值的位置。其理由如下。反向恢复时耗尽层从表面的p型阳极层扩展n-漂移层时，通过耗尽层端到达第一个FS层(场停止层)而抑制其扩展，积累的载流子的排出变弱。其结果是，抑制载流子的枯竭并抑制了振荡。
反向恢复时的耗尽层，从p阳极层与n-漂移层的pn结合朝向阴极电极沿深度方向扩展。因此，耗尽层端最初到达的FS层的峰值位置成为最接近pn结合的FS层。在此，设n-型半导体基板的厚度(夹在阳极电极与阴极电极之间的部分的厚度)为W0，设耗尽层端最初到达的FS层的峰值位置距阴极电极与n-型半导体基板的背面的界面的深度(以下，作为距背面的距离)为X。在此，引入距离指标L。距离指标用下述式(1)表示。
[数学式1]
上述式(1)中所示的距离指标L是表示在反向恢复时阴极-阳极间电压VCE为电源电压VCC时，从pn结合处扩展到n-漂移层的耗尽层(确切地说是空间电荷区域)的端部(耗尽层端)距pn结合处的距离的指标。在平方根的内部的分数中，分母表示了反向恢复时的空间电荷区域(简单来说是耗尽层)的空间电荷密度。已知的泊松式用divE＝ρ/ε表示，E为电场强度，ρ为空间电荷密度，则ρ＝q(p-n+Nd-Na)。q为基元电荷，p为空穴浓度，n为电子浓度，Nd为施主浓度，Na为受主浓度，ε为半导体的介电常数。
该空间电荷密度ρ用反向恢复时跨过空间电荷区域(耗尽层)的空穴浓度p和n-漂移层的平均施主浓度Nd来描述，电子浓度与它们相比低至能够忽略的程度，受主不存在，因此，可表示为ρ≈q(p+Nd)。由于这时的空穴浓度p由二极管的断路电流决定，特别是元件的额定电流密度是假定为通电的状况，因此以p＝JF/(qvsat)表示，JF为元件的额定电流密度，νsat为载流子的速度在预定电场强度下饱和的饱和速度。
将上述泊松式以距离x进行两次积分，由于作为电压V为E＝-gradV(已知的电场E与电压V的关系)，因此如果采用适当的边界条件，则V＝(1/2)(ρ/ε)x2。将使该电压V为额定电压BV的1/2时所得到的空间电荷区域的长度x作为上述距离指标L。其理由在于，是因为在逆变器等的实体机中，将成为电压V的工作电压(电源电压)作为额定电压值的一半左右。FS层中，通过使掺杂浓度为比n-漂移层更高的浓度，而具有使在反向恢复时扩展的空间电荷区域的延伸难以在FS层中延展的功能。二极管的阳极电流通过MOS栅极的断开从断路电流开始减少时，耗尽层从最初达到FS层的峰值位置如果正是该空间电荷区域的长度，则由于在积累的载流子在n-漂移层中残存的状态下，能够抑制空间电荷区域的延伸，因此抑制残存载流子的排出。
实际的反向恢复工作中，例如当用已知的PWM逆变器来电机驱动IGBT模块时，电源电压和/或断路电流并非固定而是可变的。因此，在这种情况下，需要使耗尽层最初到达的FS层的峰值位置的优选位置具有一定的宽度。发明者们探讨的结果为，耗尽层最初到达的FS层的峰值位置距背面的距离X为如图18中的表所示。图18是示出在本发明的半导体装置中，耗尽层最初达到的场停止层的位置条件的图表。图18中，额定电压分别为600V～6500V中，示出最初耗尽层到达的FS层的峰值位置距背面的距离X。在此，X＝W0-γL，γ为系数。示出使该γ在0.7～1.6变化时的X。
如图18所示，在各额定电压中，进行安全设计以使元件(二极管)具有比额定电压高10％左右的耐压。而且，如图18所示设定n-型半导体基板的总厚度(利用磨削等薄型化后完成时的厚度)和n-漂移层的平均电阻率，以分别使通态电压和/或反向恢复损失变得足够低。所说的平均是指，包含FS层的n-漂移层整体的平均浓度和电阻率。根据额定电压，额定电流密度也成为如图18所示的典型值。额定电流密度由以下方式被设置为图18中所示的值：使由额定电压和额定电流密度的积所确定的能量密度为约为定值。如果利用这些值而按照上式(1)计算距离指标L，则为图18中记载的值。最初耗尽层端到达的FS层的峰值位置距背面的距离X为，从n-型半导体基板的厚度W0减去相对该距离指标L乘以值为0.7～1.6的γ所得的值。
对于这些距离指标L和n-型半导体基板的厚度W0，最初耗尽层端到达的FS层的峰值位置距背面的距离X如下，以充分抑制反向恢复振荡。图15是示出关于电压波形开始振动的阈值电压的特性图。在图15中，示出对于该γ的VRRO的依赖性关于典型的几个额定电压Vrate(600V、1200V、3300V)的曲线图。在此，纵轴为用额定电压Vrate将VRRO归一化的值。可知在γ为1.4以下的情况下三个额定电压处VRRO均可剧烈升高。在γ为0.8～1.3的范围内，任一额定电压的情况下均为可充分升高VRRO的区域。更优选的是，在γ为0.9～1.2的范围内，能够使VRRO达到最高。
该图15中的重要点在于，即使在任一额定电压中，可充分升高VRRO的γ的范围为大致相等(0.8～1.3)。这是由于，耗尽层最初到达的FS层的峰值位置距背面的距离X的范围以W0-L(γ＝1)为中心最有效。即，这是因为额定电压和额定电流密度的乘积为大致一定。因此，通过将最初耗尽层端到达的FS层的峰值位置距背面的距离X设为上述范围，从而在反向恢复时二极管能够使积累的载流子充分残留，能够抑制反向恢复时的振荡现象。因此，即使在任一额定电压中，最初耗尽层端到达的FS层的峰值位置距背面的距离X可以将距离指标L的系数γ设为上述范围。由此，能够有效地抑制反向恢复时的振荡现象。并且，设距第一段的背面的深度为γ＝1，即将第一段的射程Rp1设为距基板背面深15μm以上的理由在于，进一步使该振荡抑制效果达到最高。
如上，为了得到良好的开关特性，需要在距半导体基板的背面至少比15μm更深的区域中形成FS层。本发明者们在为了在距半导体基板的背面比15μm更深的区域中形成FS层而将质子照射的平均射程设定为15μm以上的情况下，对从半导体基板的背面至15μm的深度为止的质子通过区域成为根据SR法的载流子浓度变得比半导体基板的掺杂浓度更加低的区域，即无序的区域进行确认。关于这一点参照图14进行说明。
图14是示出现有的质子照射的平均射程与载流子浓度关系的特性图。在图14中示出将质子照射到硅基板，350℃下进行热处理后，通过SR法测定的硅基板的载流子浓度。图14(a)是将质子照射的平均射程定为50μm的情况，图14(b)是将质子照射的平均射程定为20μm的情况，图14(c)是将质子照射的平均射程定为10μm的情况。各个横轴为距质子的入射面的距离(深度)。在图14(c)的质子照射的平均射程10μm的情况下，质子通过区域中没有观察到载流子浓度特别降低。另一方面，图8(b)的质子照射的平均射程20μm的情况下，载流子浓度变得比基板浓度低，观察到载流子浓度的降低。即，残留了无序的区域。而且，图14(a)的质子照射的平均射程50μm的情况下，通过区域的载流子浓度显著下降，可知残留了大量无序。如此，在半导体基板内存在无序区域的情况下，由于如上所述漏电流和/或导通损耗增大，因此需要除去无序。
因此，如上所述，即使将第一段的射程Rp(Rp1)加深到这种程度，载流子迁移率充分恢复，并且载流子浓度成为基板浓度以上也很重要。本发明是能够通过多次的质子照射来解决该课题的发明。
为了满足上述γ的范围，在实际上通过质子照射来形成具有耗尽层最初到达的FS层的峰值位置距背面的距离X的FS层中，可以由以下所示的图17的特性图来确定质子加速能量。
发明者们锐意研究的结果发现，关于质子的射程Rp(FS层的峰值位置)和质子的加速能量E，如果将质子的射程Rp的对数log(Rp)设为x，将质子的加速能量E的对数log(E)设为y，则有下述(2)式的关系。
y＝-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474 (2)
在图17中示出表示上述(2)式的特性图。图17是示出本发明的半导体装置的质子的射程与质子的加速能量之间的关系的特性图。在图17中示出了用于得到期望的质子的射程的质子加速能量。图17的横轴为质子的射程Rp的对数log(Rp)，log(Rp)的轴数值的下侧的括号内表示对应的射程Rp(μm)。并且，纵轴是质子的加速能量E的对数log(E)，log(E)的轴数值的左侧的括号内表示对应的质子的加速能量E。上述(2)式是用x(＝log(Rp))的四阶多项式将质子的射程Rp的对数log(Rp)和加速能量E的对数log(E)的各个值进行拟合的方程式。
在此，在利用上述拟合式由期望的质子的平均射程Rp算出质子照射的加速能量E(以下作为算出值E)，以该加速能量的算出值E将质子注入到硅基板的情况下，可认为实际的加速能量E’与实际通过扩展电阻(SR)测定法等得到的平均射程Rp’(质子峰值位置)之间的关系如下。如果相对于加速能量的算出值E，实际的加速能量E’在E±10％左右的范围，则实际的平均射程Rp’也相对于期望的平均射程Rp落入±10％左右的范围内，为测定误差的范围内。因此，实际的平均射程Rp’的相对于期望的平均射程Rp的偏差对IGBT的电特性造成的影响足以小到可无视的程度。因此，如果实际的加速能量E’为算出值E±5％左右的范围，则能够判断实际的平均射程Rp’是与设定一致的平均射程Rp。或者，如果相对于将实际的加速能量E’带入上述(2)式而算出的平均射程Rp落入实际的平均射程Rp’在±10％以内，则没有问题。在实际的加速器中，由于得到加速能量E和平均射程Rp中的任意一项均落入上述范围(±10％)内，因此认为实际的加速能量E’和实际的平均射程Rp’符合用期望的平均射程Rp和加速能量E表示的上述拟合式，没有问题。而且，偏差和/或误差的范围可以相对于平均射程Rp为±10％以下，如果在优选落入±5％以内，则可以认为完全符合上述(2)式。
通过利用上述(2)式，能够求出得到期望的质子的射程Rp所需要的质子的加速能量E。用于形成上述的FS层的质子的各加速能量E也与使用了上述(2)式并且将实际以上述的加速能量E’进行了质子照射的样品用已知的扩展电阻测定法(SR法)进行测定的实测值非常一致。因此，通过利用上述(2)式，可以基于质子的射程Rp非常精准地预测所需要的质子的加速能量E。
如以上说明，根据实施方式6，能够得到与实施方式1同样的效果。
(实施方式7)
图20是示出本发明的半导体装置的反向恢复波形的特性图。在图20中，示出了按照实施方式1制作的本发明的反向恢复波形与不进行质子注入而仅进行电子射线照射的比较例的反向恢复波形。额定电压设为1200V。使用由FZ法制作的硅基板，将其掺杂浓度(平均浓度)Nd和磨削后的完成厚度W0设为图18中示出的额定电压1200V时的值。本发明的γ(与第一段的射程Rp1对应)为1。本发明的电子射线照射条件为，将射线剂量设为300kGy，将加速能量设为5MeV。比较例的电子射线照射条件为将射线剂量设为60kGy。本发明和比较例中，额定电流密度(图18的1200V栏)中的正向压降均为1.8V。试验条件为，电源电压VCC是800V，初期正常的阳极电流是额定电流(电流密度×活性面积(约1cm2))。在斩波电路中，二极管、驱动用ICBT(也为1200V)、中间电容器的浮游电感为200nH。
由图20可以明确地知道，本发明可以比比较例的反向恢复峰值电流小，并且相对于电源电压VCC而产生高电压的过冲电压也可以小至200V左右。即，本发明的反向恢复波形为所说的软恢复波形。示出了即使在利用高速但易于变为硬恢复的电子射线照射进行寿命控制的情况下，本发明的反向恢复波形能够成为非常柔和的波形，这是现有技术中没有的优异效果。
关于在如此的本发明中观察到的效果的作用(理由)参照图13来进行说明。图13是示出本发明的半导体装置的载流子寿命的特性图。在图13中，关于按照实施方式2制造的二极管，示出了对于从阳极电极5起的深度方向的净掺杂浓度、点缺陷浓度和载流子寿命。在图13中，标号9(标号9a～9c)为n型FS层。推测得到上述本发明的效果的原因在于，利用通过从基板背面的质子注入而引入的氢原子，将通过电子射线照射而引入的点缺陷(空位、多空位)中的悬空键封端。促使载流子的产生、消失的结晶缺陷主要是点缺陷，并且是以空位(V)、多空位(VV)为主体的能量中心(中央)。并且，在点缺陷中形成有悬空键(参见图5)。将质子从基板背面注入到形成有悬空键的部分，通过进行用于生成施主的热处理，使结晶缺陷缓和而恢复接近正常的结晶状态的状态。这时，周围的氢原子将悬空键封端。由此，以空位(V)和多空位(VV)为主体的中心消失。另一方面，如本发明形成起因于氢原子的施主(氢致施主)的情况下，由于氢致施主中空位(V)+氧(O)+氢(H)的VOH缺陷为主体，因此仅通过单纯利用氢原子封端悬空键，也可形成VOH缺陷。推测该VOH缺陷使空位(V)、多空位(VV)的密度降低，并且促进VOH施主的生成，该空位(V)、多空位(VV)引起漏电压和/或载流子再结合。
通过这种现象，就点缺陷密度而言，如图13的中段所示，从阳极侧至n型FS层9处由电子射线照射而产生的点缺陷充分残留，形成同样的寿命分布。这时的寿命例如为0.1μs以上且3μs以下的程度。另一方面，在从n型FS层9至基板背面的阴极侧处通过质子注入，使在距基板正面70μm左右以及更深(即靠近阴极侧)的地方氢浓度增加。通过该氢原子将悬空键封端来减少点缺陷浓度。由此，基板背面侧的载流子寿命与基板正面侧的0.1μs～3μs相比进一步增加，例如为10μs左右。该基板背面侧的载流子寿命为不进行电子射线照射时的载流子寿命(10μs以上)或者为与其十分接近的值。由此，未图示的少数载流子(该情况下为空穴)的浓度分布为在阳极侧足够低，在阴极侧呈足够高的分布，成为对于二极管的软恢复特性来说非常理想的载流子浓度分布。
如以上说明，根据实施方式7，能够得到与实施方式1同样的效果。
(实施方式8)
图19是示出实施方式8的半导体装置的说明图。实施方式8的半导体装置是将实施方式1的半导体装置的构成应用于IGBT的示例。在图19(a)中示出IGBT的剖面构造，在图19(b)中示出图19(a)的A-A’线上的净掺杂浓度分布。实施方式8的半导体装置的制造方法可以形成IGBT的元件构造来取代实施方式1～5的半导体装置的制造方法中的二极管的元件构造。
即使如图19中所示的IGBT也与实施方式1的二极管同样，通过利用电子射线照射或种子射线照射来控制点缺陷浓度，能够起到促进氢(关联缺陷)的施主化的效果。在IGBT的情况下，由于不会如二极管那样积极地降低载流子寿命，因此通过质子注入后的热处理使载流子寿命平均为10μs以上即可。这时的热处理温度可以为例如380℃以上，优选为400℃以上且450℃以下。
在图19中，标号9(标号9a～9c)为n型FS层。标号31为发射电极，标号32为集电极，标号33为p基极层，标号34为n+发射区域，标号38为n缓冲层，标号39为p集极层，标号41为层间绝缘膜，标号42为栅电极，标号43为栅极绝缘膜。标号1为成为n-漂移层的n-型半导体基板，标号23为n-漂移层与p基极层33的界面。
如以上说明，根据实施方式8，能够得到与实施方式1同样的效果。
以上的本发明中，将本发明应用于IGBT的情况下，通过硼(B)等的p型杂质的离子注入和热活性化处理而形成p+型阴集极区域来代替通过n型杂质的离子注入和热活性化而形成n+型阴极层的工序。。并且，在上述的实施方式中，对在半导体基板中使用硅基板的情况进行了说明，但对于使用SiC(碳化硅)基板和/或GaN(氮化镓)基板的情况可期待同样的效果。
产业上的可利用性
如上，将本发明的半导体装置和半导体装置的制造方法应用于在转换器和/或逆变器等的电力变换装置中使用的功率半导体装置具有有益效果。

Claims (22)

1.一种半导体装置的制造方法，其特征在于，在半导体基板中利用质子注入来形成施主层，在所述半导体装置的制造方法中包括：
结晶缺陷形成工序，在所述质子注入之前或在所述质子注入之后使结晶缺陷产生；
施主层形成工序，进行所述质子注入和第一热处理，形成所述施主层，
以基于在每次质子注入时所设定的预定的半导体基板中的平均射程计算出的加速能量来进行质子注入，
在将所述质子注入的加速能量E的常用对数值log(E)设为y，将从所述质子注入的注入面起算的平均射程Rp的常用对数值log(Rp)设为x时，满足y＝-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474。
2.根据权利要求1中所述的半导体装置的制造方法，其特征在于，在所述结晶缺陷形成工序中，使所述结晶缺陷产生以使所述第一热处理中残留预定量的所述结晶缺陷，且使所述质子注入的注入量为1×1013/cm2～5×1014/cm2。
3.根据权利要求1中所述的半导体装置的制造方法，其特征在于，在所述结晶缺陷形成工序中，通过电子射线照射或氦的照射使所述结晶缺陷产生。
4.根据权利要求1中所述的半导体装置的制造方法，其特征在于，所述第一热处理中，残留在所述半导体基板内部的所述结晶缺陷有助于所述施主层的生成。
5.根据权利要求1中所述的半导体装置的制造方法，其特征在于，在所述结晶缺陷形成工序中，在形成所述结晶缺陷之后进行第二热处理，对所述结晶缺陷的量进行调节。
6.根据权利要求1中所述的半导体装置的制造方法，其特征在于，所述第一热处理的条件是：温度为350℃以上且550℃以下、处理时间为1小时以上且10小时以下。
7.根据权利要求1中所述的半导体装置的制造方法，其特征在于，还包括在所述质子注入之前，对所述半导体基板的一侧的主面进行磨削的工序。
8.根据权利要求7中所述的半导体装置的制造方法，其特征在于，所述质子注入从所述半导体基板的磨削面侧进行。
9.根据权利要求1中所述的半导体装置的制造方法，其特征在于，进行一次以上所述质子注入，并且至少一次所述质子注入的射程为15μm以上。
10.根据权利要求1中所述的半导体装置的制造方法，其特征在于，所述施主层是二极管的n型场停止层或绝缘栅双极型晶体管的n型场停止层。
11.根据权利要求1～10中的任意一项所述的半导体装置的制造方法，其特征在于，在所述第一热处理之后所进行的工序的处理温度低于所述第一热处理的温度。
12.一种半导体装置，其特征在于，是利用权利要求1～10中的任意一项所述的半导体装置的制造方法而制造的。
13.一种半导体装置，其特征在于，包括：
第一导电型的半导体基板，设置有第一导电型的漂移层；
第二导电型的第一半导体层，被设置在所述半导体基板的一侧的主面侧，并且与所述漂移层相邻；
第一导电型或第二导电型的第二半导体层，被设置在所述半导体基板的另一侧的主面侧；
一层以上的第一导电型的高浓度层，被设置在所述漂移层与所述第二半导体层之间，并且杂质浓度比所述漂移层高；
第一结晶缺陷区域，包括所述漂移层；
第二结晶缺陷区域，包括所述高浓度层、被设置为与所述第一结晶缺陷区域相邻、并且缺陷浓度比所述第一结晶缺陷区域低，
所述高浓度层中的所述第二结晶缺陷区域的缺陷浓度的最小值比所述漂移层中的所述第一结晶缺陷区域的缺陷浓度的最小值小。
14.根据权利要求13中所述的半导体装置，其特征在于，所述高浓度层具有氢致施主。
15.根据权利要求13中所述的半导体装置，其特征在于，所述第一结晶缺陷区域的载流子寿命在深度方向上相同。
16.根据权利要求13中所述的半导体装置，其特征在于，所述第二结晶缺陷区域的载流子寿命比所述第一结晶缺陷区域的载流子寿命长。
17.根据权利要求13中所述的半导体装置，其特征在于，所述第二结晶缺陷区域的载流子寿命从所述半导体基板的一侧的主面侧向另一侧的主面侧增加。
18.根据权利要求13中所述的半导体装置，其特征在于，所述第一结晶缺陷区域以空位和多空位作为主要结晶缺陷。
19.根据权利要求13中所述的半导体装置，其特征在于，所述第二结晶缺陷区域以空位、氧、氢的复合缺陷作为主要结晶缺陷。
20.根据权利要求13中所述的半导体装置，其特征在于，所述第二结晶缺陷区域具有通过氢封端的悬空键。
21.根据权利要求13中所述的半导体装置，其特征在于，与所述漂移层相邻的所述高浓度层距所述半导体基板的另一侧的主面的距离为15μm以上。
22.根据权利要求13中所述的半导体装置，其特征在于，设q为基元电荷，Nd为所述漂移层的平均施主浓度，εS为所述半导体基板的介电常数、Vrate为额定电压，JF为额定电流密度，νsat为载流子的速度在预定电场强度下饱和的饱和速度，则距离指标L通过下述[式1]表示：
[式1]
L = &epsiv; S V r a t e q ( V F qv s a t + N d )
设隔着所述漂移层而与所述第一半导体层相邻的高浓度层的载流子浓度成为最大浓度的位置距所述半导体基板的另一个主面的深度为X、设所述半导体基板的厚度为W0，则X＝W0-γL、γ为0.7以上且1.6以下。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013073623A1 (ja) 2011-11-15 2013-05-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6067585B2 (ja) 2011-12-28 2017-01-25 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112013002031T5 (de) * 2012-08-22 2015-03-12 Fuji Electric Co., Ltd. Halbleitervorrichtung und Halbleitervorrichtungsherstellungsverfahren
DE102012020785B4 (de) 2012-10-23 2014-11-06 Infineon Technologies Ag Erhöhung der Dotierungseffizienz bei Protonenbestrahlung
JP6090329B2 (ja) * 2012-10-23 2017-03-08 富士電機株式会社 半導体装置およびその製造方法
KR102206507B1 (ko) * 2013-06-26 2021-01-22 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
TWI625769B (zh) * 2013-07-26 2018-06-01 新南創新有限公司 矽內的高濃度摻雜
DE102013216195B4 (de) * 2013-08-14 2015-10-29 Infineon Technologies Ag Verfahren zur Nachdotierung einer Halbleiterscheibe
US10304939B2 (en) * 2013-11-13 2019-05-28 Mitsubishi Electric Corporation SiC semiconductor device having pn junction interface and method for manufacturing the SiC semiconductor device
JP6311723B2 (ja) * 2013-12-16 2018-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
US9231091B2 (en) * 2014-05-12 2016-01-05 Infineon Technologies Ag Semiconductor device and reverse conducting insulated gate bipolar transistor with isolated source zones
US9754787B2 (en) * 2014-06-24 2017-09-05 Infineon Technologies Ag Method for treating a semiconductor wafer
JP6158153B2 (ja) * 2014-09-19 2017-07-05 株式会社東芝 半導体装置及びその製造方法
CN106062960B (zh) * 2014-09-30 2019-12-10 富士电机株式会社 半导体装置及半导体装置的制造方法
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016080288A1 (ja) * 2014-11-17 2016-05-26 富士電機株式会社 炭化珪素半導体装置の製造方法
CN107710417B (zh) * 2015-06-16 2021-06-11 三菱电机株式会社 半导体装置的制造方法
CN107004723B (zh) * 2015-06-17 2021-03-09 富士电机株式会社 半导体装置及半导体装置的制造方法
DE102015114177A1 (de) 2015-08-26 2017-03-02 Infineon Technologies Ag Halbleitervorrichtung, Siliziumwafer und Verfahren zum Herstellen eines Siliziumwafers
JP6564046B2 (ja) * 2015-09-15 2019-08-21 株式会社日立製作所 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
WO2017047285A1 (ja) 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017047276A1 (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
US9960269B2 (en) * 2016-02-02 2018-05-01 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
WO2017146148A1 (ja) 2016-02-23 2017-08-31 富士電機株式会社 半導体装置
JP6846119B2 (ja) * 2016-05-02 2021-03-24 株式会社 日立パワーデバイス ダイオード、およびそれを用いた電力変換装置
CN108292605B (zh) * 2016-06-24 2021-08-27 富士电机株式会社 半导体装置的制造方法和半导体装置
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
DE102016112721B4 (de) 2016-07-12 2022-02-03 Infineon Technologies Ag n-Kanal-Leistungshalbleitervorrichtung mit p-Schicht im Driftvolumen
DE102016114264A1 (de) 2016-08-02 2018-02-08 Infineon Technologies Ag Herstellungsverfahren einschliesslich einer aktivierung von dotierstoffen und halbleitervorrichtungen mit steilen übergängen
DE102016118012A1 (de) * 2016-09-23 2018-03-29 Infineon Technologies Ag Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements
WO2018074434A1 (ja) 2016-10-17 2018-04-26 富士電機株式会社 半導体装置
JP6579086B2 (ja) * 2016-11-15 2019-09-25 信越半導体株式会社 デバイス形成方法
CN108447903B (zh) * 2017-02-16 2023-07-04 富士电机株式会社 半导体装置
JP6789177B2 (ja) * 2017-06-02 2020-11-25 株式会社東芝 半導体装置
US10193000B1 (en) * 2017-07-31 2019-01-29 Ixys, Llc Fast recovery inverse diode
JP6777046B2 (ja) * 2017-08-22 2020-10-28 信越半導体株式会社 再結合ライフタイムの制御方法
JP7052322B2 (ja) * 2017-11-28 2022-04-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6881292B2 (ja) 2017-12-28 2021-06-02 信越半導体株式会社 再結合ライフタイムの制御方法
CN111095569B (zh) 2018-03-19 2023-11-28 富士电机株式会社 半导体装置及半导体装置的制造方法
CN110504167A (zh) * 2018-05-17 2019-11-26 上海先进半导体制造股份有限公司 绝缘栅双极型晶体管及其制造方法
JP7006517B2 (ja) 2018-06-12 2022-01-24 信越半導体株式会社 シリコン単結晶基板中の欠陥密度の制御方法
CN110660658B (zh) * 2018-06-28 2022-02-18 上海先进半导体制造有限公司 Vdmos及其制造方法
WO2020149354A1 (ja) 2019-01-18 2020-07-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6702467B2 (ja) * 2019-02-25 2020-06-03 三菱電機株式会社 半導体装置及びその製造方法
CN113632236A (zh) * 2019-10-11 2021-11-09 富士电机株式会社 半导体装置和半导体装置的制造方法
CN113711364A (zh) 2019-10-11 2021-11-26 富士电机株式会社 半导体装置和半导体装置的制造方法
CN113767477A (zh) 2019-10-17 2021-12-07 富士电机株式会社 半导体装置和半导体装置的制造方法
WO2021125147A1 (ja) * 2019-12-18 2021-06-24 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112020006883T5 (de) * 2020-03-13 2022-12-29 Mitsubishi Electric Corporation Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit
JP7257984B2 (ja) * 2020-03-24 2023-04-14 株式会社東芝 半導体装置及びその製造方法
JP7456349B2 (ja) 2020-10-08 2024-03-27 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2022073497A (ja) 2020-11-02 2022-05-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2022092731A (ja) 2020-12-11 2022-06-23 株式会社東芝 半導体装置
CN114999900B (zh) * 2022-07-18 2023-08-08 浙江大学杭州国际科创中心 一种提高碳化硅晶圆中少数载流子寿命的方法
WO2024100926A1 (ja) * 2022-11-08 2024-05-16 富士電機株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102104074A (zh) * 2009-12-16 2011-06-22 丰田自动车株式会社 半导体器件及其制造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100575A (en) * 1987-08-19 2000-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor switching device having different carrier lifetimes between a first portion serving as a main current path and the remaining portion of the device
JPH0642558B2 (ja) * 1988-09-12 1994-06-01 東洋電機製造株式会社 高速ダイオードの製造方法
JPH08148699A (ja) * 1994-11-21 1996-06-07 Shindengen Electric Mfg Co Ltd 整流ダイオ−ド
JPH09232332A (ja) * 1996-02-27 1997-09-05 Fuji Electric Co Ltd 半導体装置
JP4543457B2 (ja) * 1999-10-28 2010-09-15 富士電機システムズ株式会社 イオン注入用遮蔽マスクと半導体装置の製造方法
DE10055446B4 (de) * 1999-11-26 2012-08-23 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu seiner Herstellung
US6482681B1 (en) * 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP4539011B2 (ja) * 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
DE10223951B4 (de) 2002-05-29 2009-09-24 Infineon Technologies Ag Hochvoltdiode mit optimiertem Abschaltverfahren und entsprechendes Optimierverfahren
DE10349582B4 (de) 2003-10-24 2008-09-25 Infineon Technologies Ag Halbleiterdiode sowie dafür geeignetes Herstellungsverfahren
DE102004004045B4 (de) * 2004-01-27 2009-04-02 Infineon Technologies Ag Halbleiterbauelement mit temporärem Feldstoppbereich und Verfahren zu dessen Herstellung
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102005026408B3 (de) 2005-06-08 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone
JP5104314B2 (ja) 2005-11-14 2012-12-19 富士電機株式会社 半導体装置およびその製造方法
CN103943672B (zh) * 2006-01-20 2020-06-16 英飞凌科技奥地利股份公司 处理含氧半导体晶片的方法及半导体元件
US7557386B2 (en) 2006-03-30 2009-07-07 Infineon Technologies Austria Ag Reverse conducting IGBT with vertical carrier lifetime adjustment
US7538412B2 (en) 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
US7989888B2 (en) 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same
JP5396689B2 (ja) * 2006-09-07 2014-01-22 富士電機株式会社 半導体装置およびその製造方法
JP5320679B2 (ja) * 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
JP5203667B2 (ja) 2007-10-16 2013-06-05 トヨタ自動車株式会社 半導体装置の製造方法
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
DE102008049664B3 (de) * 2008-09-30 2010-02-11 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einem graduellen pn-Übergang
JP5277882B2 (ja) * 2008-11-12 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
JP2010267863A (ja) * 2009-05-15 2010-11-25 Denso Corp 半導体装置
JP5261324B2 (ja) * 2009-08-26 2013-08-14 トヨタ自動車株式会社 半導体装置とその製造方法
KR101794182B1 (ko) * 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5526811B2 (ja) 2010-01-29 2014-06-18 富士電機株式会社 逆導通形絶縁ゲート型バイポーラトランジスタ
JP6067585B2 (ja) 2011-12-28 2017-01-25 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102012020785B4 (de) 2012-10-23 2014-11-06 Infineon Technologies Ag Erhöhung der Dotierungseffizienz bei Protonenbestrahlung
US9312135B2 (en) 2014-03-19 2016-04-12 Infineon Technologies Ag Method of manufacturing semiconductor devices including generating and annealing radiation-induced crystal defects

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102104074A (zh) * 2009-12-16 2011-06-22 丰田自动车株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
US20180350901A1 (en) 2018-12-06
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EP2800143A1 (en) 2014-11-05
US9768246B2 (en) 2017-09-19
JP2017034273A (ja) 2017-02-09
JP2015130524A (ja) 2015-07-16
JP6512314B2 (ja) 2019-05-15
US9276071B2 (en) 2016-03-01
JPWO2013100155A1 (ja) 2015-05-11
CN103946985A (zh) 2014-07-23
US10056451B2 (en) 2018-08-21
US11469297B2 (en) 2022-10-11

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