CN106463528B - 碳化硅半导体装置的制造方法 - Google Patents

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Abstract

在正面元件结构形成后，从n‑型碳化硅基板(11)的背面(11b)离子注入p型杂质。接下来，从n‑型碳化硅基板(11)的背面(11b)照射激光，使p型杂质活化而形成p型集电层(4)。接下来，在n‑型碳化硅基板(11)的背面(11b)形成势垒金属层，并进行势垒金属层的烧结。接下来，从n‑型碳化硅基板(11)的背面(11b)侧进行以比p型集电层(4)深的位置为射程(17)的质子注入(16)。接下来，通过炉退火对n‑型碳化硅基板(11)整体进行加热，并通过使质子施主化来形成n+型场截止层(3)。此时，通过使残留在质子通过区(14)的无序减少来使n‑型碳化硅基板(11)的晶态恢复。由此，能够稳定地避免产生电气特性不良。

Description

碳化硅半导体装置的制造方法
技术领域
本发明涉及一种碳化硅半导体装置的制造方法。
背景技术
作为电力用半导体装置存在具有400V、600V、1200V、1700、3300V或其以上的耐压的硅(Si)制的二极管和IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等半导体装置。这些半导体装置被用于转换器或逆变器等电力变换装置。这样的电力用半导体装置被要求有低损耗、高效率和高耐击穿量这样的良好的电气特性和低成本。
作为该电力用半导体装置的制造方法提出有如下方法：首先，在成为n-型漂移层的n-型半导体基板的正面侧形成扩散区和/或MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构等正面元件结构。然后，从背面侧逐渐研磨n-型半导体基板，直到减薄到产品厚度的位置为止。其次，通过在从n-型半导体基板的研磨后的背面注入质子之后进行热处理，生成基于由注入到n-型半导体基板的氢(H)原子和n-型半导体基板中的多个点缺陷等构成的复合缺陷的施主而形成n型扩散层。掺杂浓度比该n-型半导体基板高的n型扩散层为n型场截止(FS：Field Stop)层。基于包括该氢原子的复合缺陷的施主被称为氢致施主。
近年来，使用了显示出比硅半导体优异的性能指标(FOM：Figure of Merit)的碳化硅(SiC)半导体的半导体装置(以下，称为碳化硅半导体装置)的开发势头正旺。特别是在设定10kV以上的额定电压的情况下，在使用了硅半导体的半导体装置(以下，称为硅半导体装置)中，需要将对耐压保持和导通特性有影响的n-型漂移层的厚度设置为接近1000μm的厚度，对高速动作有限制。与此相对，在碳化硅半导体装置中，能够将n-型漂移层的厚度减薄到100μm左右。因此，在10kV以上的用途(例如，高压直流输电和发电等)中，制作(制造)碳化硅半导体装置极为有效。此外，在设定为6kV以上的额定电压的情况下，需要使碳化硅半导体装置双极性运行(作为电荷载流子与电子和空穴两者有关)。这样，在高额定电压下，基于低损耗和抑制电流/电压波形的振荡的观点，在碳化硅半导体装置中也与硅半导体装置同样，需要改善基于n型场截止层的掺杂浓度。
对于通过质子注入来形成n型场截止层的方法，提出了与质子注入区的载流子(电子/空穴)迁移率下降有关的技术(例如，参照下述专利文献1。)。此外，关于形成n型场截止层的方法，对于质子注入后的热处理公开了用于使在质子注入时生成的晶体缺陷恢复的热处理条件(例如，参照下述专利文献2。)。此外，作为制造具备n型场截止层的IGBT的方法，提出了如下方法：在通过质子注入和退火(热处理)形成n型场截止层后，通过离子注入和激光退火来形成集电层(例如，参照下述专利文献3。)。在下述专利文献3中，通过在质子注入后进行的退火来使质子的掺杂浓度恢复。
此外，作为形成n型场截止层的另一方法，提出了如下方法：在用于在质子注入后，使质子施主化的退火(以下，称为质子退火)之前，利用电子束和/或激光以不产生质子的向外扩散的程度以低的温度对半导体基板进行局部加热而使缺陷恢复，由此提高质子的掺杂浓度(例如，参照下述专利文献4。)。此外，作为另一方法，提出了如下方法：预先将氧(O)原子导入硅基板，并在从硅基板的正面注入质子后在氢气环境下进行质子退火，然后，从背面侧研磨硅基板而将硅基板减薄，在研磨后的背面离子注入磷(P)之后进行基于YAG激光的退火(例如，参照下述专利文献5。)。在下述专利文献5中，通过向硅基板导入氧来抑制质子注入区的载流子迁移率的下降。
此外，作为另一方法，提出了如下方法：在从基板背面注入质子之后，从基板背面照射YAG激光和CW(Continuous Wave：连续波)激光而进行质子退火，由此形成n型场截止层(由质子的施主生成而得到的n型扩散层)(例如，参照下述专利文献6。)。作为另一方法，提出了如下方法：在n-型漂移层和p型集电层之间至少形成一个将掺杂浓度比n-型漂移层高的n型场截止层、和掺杂浓度比n型场截止层低且为n-型漂移层的掺杂浓度以上的n型无序(Disorder)减少区这两个层设为一对的n型中间层(例如，参照下述专利文献7。)。此外，关于形成n型场截止层的方法，公开有在向硅基板注入质子而进行了质子退火之后进一步进行激光退火的情况、和可以将硅基板作为碳化硅基板的情况(例如，参照下述专利文献8。)。此外，提出了使碳化硅基板和背面电极的密合性良好的方法(例如，参照下述专利文献9。)。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2005/0116249号说明书
专利文献2：美国专利申请公开第2006/0286753号说明书
专利文献3：日本特开2001-160559号公报
专利文献4：日本特开2009-99705号公报
专利文献5：日本再公表2007-55352号公报
专利文献6：日本特开2009-176892号公报
专利文献7：国际公开第2013/108911号
专利文献8：美国专利申请公开第2014/0151858号说明书
专利文献9：日本特开2012-248729号公报
发明内容
技术问题
然而，在上述专利文献1～8所记载的技术中，产生如下问题：在上述专利文献1中，对通过质子注入而导入半导体基板的缺陷的残留(载流子(电子/空穴)迁移率的下降)进行了记载，但由于在基板背面附近存在晶体缺陷层，所以存在产生泄漏电流的增加等特性不良的问题。在上述专利文献2所记载的热处理条件中，在质子注入时生成的晶体缺陷多的情况下无法充分使晶体缺陷恢复，导致缺陷一直残留。因此，在上述专利文献2中，也存在因在背面附近存在的晶体缺陷层而产生泄漏电流的增加等特性不良这样的问题。
在上述专利文献3中，对通过质子注入导入的缺陷未进行记载。因此，在上述专利文献3中，也存在因晶体缺陷层而产生泄漏电流的增加等特性不良这样的问题。在上述专利文献4中，为了在质子退火前使缺陷恢复，而有必须将用于使缺陷恢复的热处理温度设置为小于质子的向外扩散温度等限制，存在晶体缺陷层残留的可能。因此，存在产生泄漏电流的增加不良等这样的问题。在上述专利文献5中，由于半导体基板的质子注入面(正面)与激光照射面(背面)不同，所以存在无法通过激光退火有效地使从质子注入面起遍及质子通过区而产生的缺陷恢复的可能。
在上述专利文献6中，使从基板背面起到30μm为止的缺陷得到了恢复，但在使距基板背面超过30μm的深度的缺陷恢复的情况下，存在在激光照射面附近残留缺陷这样的问题。此外，即使将不同波长的激光进行了组合，也从激光照射面起沿深度方向产生温度分布，因此，难以兼顾以预定的深度稳定地形成施主、和使激光照射面附近的缺陷恢复。进一步地，要照射不同的两个波长的激光，分别需要不同的激光光源和照射设备，成本增加不可避免。在上述专利文献7、8中，对将质子注入到碳化硅基板时氢致施主是如何形成的并未记载。
为了解决上述的现有技术的问题点，本发明的目的在于提供一种能够稳定地避免产生电气特性不良的碳化硅半导体装置的制造方法。
技术方案
为了解决上述的课题而实现本发明的目的，本发明的碳化硅半导体装置的制造方法包括：杂质导入工序、第一～三形成工序、质子注入工序，并具有如下特征。在上述杂质导入工序中，从由碳化硅构成的n型半导体基板的一个主表面导入p型的杂质或n型的杂质。在上述第一形成工序中，使上述杂质活化，并在上述n型半导体基板的内部形成p型的扩散层或n型的扩散层。在上述质子注入工序中，从上述n型半导体基板的一个主表面将质子注入到比上述杂质的导入位置深的位置。在上述第二形成工序中，通过将上述质子施主化来形成氢致施主，并在与上述扩散层相比距上述n型半导体基板的一个主表面更深的位置形成n型场截止层。在上述第三形成工序中，使在从上述n型半导体基板的一个主表面起到上述质子的射程为止的质子通过区生成的晶体缺陷减少而形成n型晶体缺陷减少区。通过同一个加热工序来进行上述第二形成工序和上述第三形成工序。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，通过依次进行上述杂质导入工序、上述第一形成工序、上述质子注入工序和上述加热工序来制造碳化硅半导体装置。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，在上述加热工序中，对上述n型半导体基板整体进行加热。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，在上述加热工序中，通过炉退火对上述n型半导体基板整体进行加热。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，通过同一个上述加热工序来进行上述第一形成工序、上述第二形成工序和上述第三形成工序。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，通过依次进行上述杂质导入工序、上述质子注入工序和上述加热工序来制造碳化硅半导体装置。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，在上述加热工序中，对上述质子通过区进行加热。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，在上述加热工序中，通过从上述n型半导体基板的一个主表面照射激光的激光退火来对上述质子通过区进行加热。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，还包括：第四形成工序，在上述n型半导体基板的一个主表面形成金属膜，上述金属膜与上述n型半导体基板形成欧姆接触。并且，在上述第一形成工序中，通过从上述n型半导体基板的一个主表面照射激光的激光退火来使上述杂质活化。在上述第一形成工序之后进行上述第四形成工序。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，在上述加热工序之后进行上述第四形成工序。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，还包括：第四形成工序，在上述n型半导体基板的一个主表面形成金属膜，上述金属膜与上述n型半导体基板形成欧姆接触。在上述加热工序之后进行上述第四形成工序。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，上述加热工序的温度比用于形成上述欧姆接触的热处理温度高。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，上述加热工序的温度为900℃以上且1300℃以下。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，上述加热工序的温度为1000℃以上且1200℃以下。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，上述加热工序的温度为1100℃以上。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，在上述杂质导入工序之前，还进行在上述n型半导体基板的另一个主表面侧形成绝缘栅双极型晶体管的正面元件结构的工序。在上述杂质导入工序中导入p型的上述杂质。在上述第一形成工序中，形成成为p型集电层的p型的上述扩散层。
此外，本发明的碳化硅半导体装置的制造方法，其特征在于，在上述发明中，在上述杂质导入工序之前，还进行在上述n型半导体基板的另一个主表面侧形成二极管的正面元件结构的工序。在上述杂质导入工序中导入n型的上述杂质。在上述第一形成工序中，形成成为n型阴极层的n型的上述扩散层。
根据上述的发明，能够在同一个加热工序中形成氢致施主并形成n型场截止层，并且能够使在质子通过区生成的晶体缺陷减少。
技术效果
根据本发明的碳化硅半导体装置的制造方法，能够稳定地避免产生载流子迁移率的下降、损耗的增加、导通电阻的增加、泄漏电流的增加等电气特性不良，因此，具有能够成品率良好地提供具有预定的电气特性的廉价的碳化硅半导体装置的效果。
附图说明
图1是示出通过实施方式一的碳化硅半导体装置的制造方法制作的半导体装置的结构的说明图。
图2是示出实施方式一的碳化硅半导体装置的制造方法的概要的流程图。
图3A是示出实施方式二的碳化硅半导体装置的制造方法的概要的流程图。
图3B是示出实施方式三的碳化硅半导体装置的制造方法的概要的流程图。
图4是示出实施方式三的碳化硅半导体装置的另一例的说明图。
图5是示出通常的IGBT的电压波形开始振动的阈值电压的特性图。
图6是示出通常的IGBT的关断振荡波形的特性图。
图7是示出在本发明的半导体装置中耗尽层最初到达的FS(场截止)层的位置条件的图表。
图8是示出实施方式三的碳化硅半导体装置的另一例的说明图。
图9是示出实施方式五的碳化硅半导体装置的结构的剖面图。
符号说明
1：n-型漂移层
2：n+型发射区
3：n+型场截止层
3a：n+型场截止层的集电极侧的端部
4：p型集电层
11：n-型碳化硅基板
11a：n-型碳化硅基板的正面
11b：n-型碳化硅基板的背面
12：有激光退火的情况的掺杂浓度曲线
13：无激光退火的情况的掺杂浓度曲线
14：质子通过区
15：在无激光退火的情况下残留在质子通过区的晶体缺陷层
16：质子注入
17：质子的射程
18：n型无序减少区
22：p型基区
23：栅极绝缘膜
24：栅极
25：发射极
27：n型中间层
28：层间绝缘膜
100：SiC-IGBT
具体实施方式
以下参照附图对本发明的碳化硅半导体装置的制造方法的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示比未标记+和-的层或区域高的高杂质浓度(高掺杂浓度)和比未标记+和-的层或区域低的低杂质浓度(低掺杂浓度)。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式一)
作为通过实施方式一的碳化硅(SiC)半导体装置的制造方法制作的碳化硅半导体装置的一例，对平面栅型IGBT(以下，称为SiC-IGBT)的结构进行说明。图1是示出通过实施方式一的碳化硅半导体装置的制造方法制作的半导体装置的结构的说明图。图1(a)中示出SiC-IGBT 100的主要部分剖面图，图1(b)中示出n+型场截止层3附近的掺杂浓度曲线。如图1所示，实施方式一的碳化硅半导体装置在成为n-型漂移层1的n-型碳化硅基板(半导体芯片)11的正面11a侧具备由p型基(base)区22、n+型发射区2、栅极绝缘膜23和栅极24构成的MOS栅结构。
具体地，在n-型碳化硅基板11的正面11a的表面层选择性地设置有p型基区22。在p型基区22的内部选择性地设置有n+型发射区2。在p型基区22的夹在n+型发射区2和n-型漂移层1之间的部分的表面上隔着栅极绝缘膜23而设置有栅极24。发射极25与p型基区22和n+型发射区2接触，并通过层间绝缘膜28与栅极24电绝缘。在n-型碳化硅基板11的背面11b的表面层设置有n+型场截止层3和p型集电层(扩散层)4。
n+型场截止层3为使已注入(以下，统称为质子注入)16到n-型碳化硅基板11的质子(H+)和/或重氢(Heavy hydrogen)(氘离子)等氢离子施主化而成的n型扩散层。n+型场截止层3具有比n-型碳化硅基板11的掺杂浓度高的掺杂浓度的峰值(最大)19，并具有从该掺杂浓度的峰值19向集电极侧和发射极侧减少的山形的掺杂浓度曲线12。就n+型场截止层3而言，可以以不同的深度设置两个以上。p型集电层4设置在与n+型场截止层3相比距n-型碳化硅基板11的背面11b更浅的位置。
在n+型场截止层3和p型集电层4之间，设置有n型无序减少区(n型晶体缺陷减少区)18。此外，在设置两个以上n+型场截止层3的情况下，在沿深度方向相邻的n+型场截止层3之间也设置有n型无序减少区18。n型无序减少区18是指使因后述的用于形成n+型场截止层3的质子注入16导致结晶状态紊乱而产生的缺陷(无序)减少的区域。这样，设置n型无序减少区18的理由如下。
在n+型场截止层3的掺杂浓度成为峰值19的位置(以下，称为峰值位置)，充分存在氢(H)原子，因此，无序足够少。另一方面，相邻的n+型场截止层3之间的区域或n+型场截止层3与p型集电层4之间的区域由于远离n+型场截止层3的峰值位置，所以氢原子不像峰值位置那样充分，成为残留有无序的区域。因此，n型无序减少区18成为相邻的n+型场截止层3之间的区域、或n+型场截止层3与p型集电层4之间的区域。
应予说明，在通过氢原子进行施主化的区域中，例如，VOH缺陷或包括VOH缺陷的复合缺陷可以成为提供电子的施主。VOH缺陷是指空位(V)、存在于n-型碳化硅基板11中的氧(O)原子和注入到n-型碳化硅基板11的氢原子结合而得到的晶体缺陷。在本说明书中，将该VOH缺陷、或包括VOH缺陷的复合缺陷简称为氢致施主。
n型无序减少区18与n+型场截止层3和p型集电层4接触。n型无序减少区18的掺杂浓度比n+型场截止层3的峰值位置的掺杂浓度低，且可以与n-型漂移层1的掺杂浓度大致相等或在n-型漂移层1的掺杂浓度以上。以下，将一个n+型场截止层3与在质子注入面侧邻接的一个n型无序减少区18的一对作为n型中间层27。
n-型碳化硅基板11的除了p型基区22、n+型发射区2、n+型场截止层3、p型集电层4和n型无序减少区18之外的部分为n-型漂移层1。n-型漂移层1具有供主电流流通，维持主耐压的功能。集电极(未图示)与p型集电层4接触。集电极由在n-型碳化硅基板11的背面11b依次层叠的势垒金属层和背面电极构成。
势垒金属层由例如与背面电极的密合性高且能够与n-型碳化硅基板11形成欧姆接触的金属构成。具体说来，势垒金属层可以是例如将镍(Ni)膜和钛(Ti)膜依次沉积而成的金属层叠膜或包括镍和钛的金属膜。背面电极可以是例如包括铝(Al)或铝硅(Al-Si)合金的金属层。
接下来，参照图1、图2对实施方式一的碳化硅半导体装置的制造方法进行说明。图2是示出实施方式一的碳化硅半导体装置的制造方法的概要的流程图。首先，在n-型碳化硅基板11(半导体晶片)的正面11a侧形成由p型基区22、n+型发射区2、栅极绝缘膜23和栅极24构成的MOS栅结构和/或层间绝缘膜28等基板正面侧的各部分(步骤S1)。接下来，在层间绝缘膜28形成将p型基区22和n+型发射区2露出的接触孔(步骤S2)。
接下来，利用例如化学机械抛光(CMP：ChemicalMechanicalPolishing)法等从背面侧对n-型碳化硅基板11进行研磨/抛光(背面研磨)，减薄到产品厚度为止(步骤S3)。产品厚度是指由与预定耐压之间的关系确定的预定厚度。接下来，从n-型碳化硅基板11的研磨后的背面(以下，仅称为背面)11b，将例如硼(B)、铝等p型杂质离子注入到比后述的质子注入16中的质子的射程(Rp)17浅的位置(步骤S4)。
接下来，从n-型碳化硅基板11的p型杂质的背面11b照射激光(激光退火)，使在步骤S4注入的p型杂质活化而形成p型集电层4(步骤S5)。接下来，在n-型碳化硅基板11的背面11b依次沉积Ni膜和Ti膜而形成势垒金属层(以下，称为背面势垒金属(未图示))(步骤S6)。构成背面势垒金属的Ni膜、Ti膜等的沉积例如可以采用溅射法。接下来，进行背面势垒金属的烧结(热处理)，形成背面势垒金属与n-型碳化硅基板11之间的欧姆接触(步骤S7)。背面势垒金属的烧结的温度例如可以为1300℃以上。
如上所述，在实施方式一中，特征为在n-型碳化硅基板11的背面11b的研磨后注入p型杂质，且利用激光退火使p型杂质活化，然后进行背面势垒金属的形成和烧结。通过这样做，在步骤S5的激光退火中，激光不被背面势垒金属反射，而能够使激光的焦点与n-型碳化硅基板11的注入了p型杂质的区域一致。步骤S5的激光退火例如可以使用YAG激光(优选为二次谐波)。由此，能够仅使n-型碳化硅基板11的注入了p型杂质的位置的周围的温度升温到例如2000℃左右。
此外，在步骤S5的激光退火中，也可以在例如500℃以上且2000℃以下程度的温度下进行。激光的脉冲宽度(半宽度)可以为例如300ns以上且800ns以下程度的范围。此外，也可以进行多次(多次发射)的激光照射以使n-型碳化硅基板11内的同一位置被照射多次。n-型碳化硅基板11的激光照射位置处的温度上升到例如2000℃左右，但由于升温时间极短，所以不会给元件特性带来不良影响。
接下来，如图1(a)所示，从n-型碳化硅基板11的背面11b侧进行质子和/或重氢等氢离子注入16(以下，统称为质子注入16)(步骤S8)。在该质子注入16中，使氢离子通过n-型碳化硅基板11的背面11b的背面势垒金属和p型集电层4而注入到与p型集电层4相比距n-型碳化硅基板11的背面11b更深的位置。在步骤S8中，通过对质子注入16的照射能量进行各种选择，来使氢离子限定在与质子的射程17对应的预定的深度。以下，以将注入到n-型碳化硅基板11的氢离子作为质子的情况为例进行说明。
接下来，通过炉退火对n-型碳化硅基板11整体加热，使n-型碳化硅基板11中的质子施主化，由此形成n+型场截止层3(步骤S9)。炉退火的温度为比背面势垒金属的烧结温度低的范围，例如可以为500℃以上且1500℃以下程度。发明人确认了在将炉退火的温度设置为900℃以上且1300℃以下程度时，在n-型碳化硅基板11内的氢致施主的活化率为最高。该温度范围为比使用了硅(Si)基板的情况高的温度。更加优选地，炉退火的温度可以为1000℃以上且1200℃以下程度。进一步优选为1100℃以上且1200℃以下程度。
炉退火为将半导体晶片(n-型碳化硅基板11)插入到维持在一定温度的例如电炉等恒温炉进行热处理，且为对晶片整体进行加热的热处理。该炉退火例如如果可能可以在1500℃以下程度的温度下进行1小时以上且10小时以下程度。其理由是因为在将炉退火的温度设置为比1500℃高的情况下，通过质子注入16而导入的氢原子扩散，除此之外，在基于质子的施主生成中所必需的晶体缺陷量不足，导致施主生成率下降。通过将该炉退火(质子退火)至少设置为1500℃以下，能够促进质子的施主化。
此外，通过该炉退火，残留在质子的通过区域(以下，称为质子通过区)14的晶体缺陷(无序)减少，形成n型无序减少区18。具体说来，通过炉退火，使以在质子注入16时形成在质子通过区14的空位、双空位为主体的点缺陷、悬空键和错位等各无序的密度下降。这些无序为导致载流子杂乱的原因，因此成为载流子迁移率下降的原因。因质子的注入16和/或通过，质子通过区14的载流子迁移率相对于完全结晶状态(没有导致载流子杂乱的原因)的情况的载流子迁移率减小为10％以下的值。通过实施炉退火使无序减少，能够使质子通过区14的载流子迁移率增加为完全结晶状态的情况的载流子迁移率的30％以上且100％以下。n型无序减少区18的载流子迁移率可以为完全结晶状态的情况的载流子迁移率的30％以上且100％以下程度。
此外，在步骤S9中，可以在炉退火后使残留在质子通过区14的无序减少，从而使n-型碳化硅基板11的晶态进一步恢复。在此情况下，可以在炉退火后，通过例如激光退火对从n-型碳化硅基板11的背面11b起到质子的射程17以内的深度为止的区域进行加热。
这样，在上述的步骤S8、S9中，在与p型集电层4相比距n-型碳化硅基板11的背面11b更深的位置形成掺杂浓度比n-型碳化硅基板11高的n+型场截止层3。n+型场截止层3可以通过从n-型碳化硅基板11的背面11b进行质子注入16，并利用炉退火处理适当地残留晶体缺陷而进行质子的施主化来形成。n-型碳化硅基板11的从n+型场截止层3起到p型基区22为止之间的部分成为供主电流流通且维持主耐压的n-型漂移层1。
接下来，以埋入接触孔的方式沉积金属层，并形成发射极25作为正面电极(步骤S10)。在此情况下，发射极25可以是包括铝或铝硅合金的金属层，发射极25的烧结温度例如可以为400℃～500℃。接下来，在n-型碳化硅基板11的正面11a上形成表面保护膜(未图示)(步骤S11)。
接下来，通过例如真空溅射等在n-型碳化硅基板11的背面11b沉积金属层，形成与p型集电层4电连接的背面电极(未图示)(步骤S12)。背面电极以与在步骤S6和步骤S7中形成的背面势垒金属接触的方式形成。背面电极可以包括铝或铝硅合金。背面势垒金属和背面电极作为集电极而发挥功能。在步骤S12的背面电极形成后，可以根据需要进行金属退火(背面电极的烧结)。然后，通过将半导体晶片切断(切割)为芯片状来完成图1所示的SiC-IGBT 100。
如上所述，通过进行用于质子的施主化的炉退火，使得在质子注入16时产生的晶体缺陷减少。因此，步骤S9的炉退火是为了生成施主和恢复n-型碳化硅基板11的晶态的极为有效的方法。
如以上所说明的，根据实施方式一，能够在质子注入后，通过炉退火形成氢致施主并形成n型场截止层，并且能够使在质子通过区生成的无序减少。因此，能够稳定地避免产生载流子迁移率的下降、损耗的增加、导通电阻的增加、无序产生位置处的泄漏电流的增加等电气特性不良。由此，能够成品率良好地提供具有预定的电气特性的廉价的碳化硅半导体装置。此外，根据实施方式一，在形成背面势垒金属之前进行用于使p型杂质活化的激光退火，因此激光不会被背面势垒金属反射。因此，能够在预定的温度下进行用于使p型杂质活化的激光退火。
(实施方式二)
接下来，对实施方式二的碳化硅半导体装置的制造方法进行说明。图3A是示出实施方式二的碳化硅半导体装置的制造方法的概要的流程图。实施方式二的碳化硅半导体装置的制造方法与实施方式一的碳化硅半导体装置的制造方法的不同之处在于：将背面势垒金属的形成和背面势垒金属的烧结的一对与质子注入16和炉退火的一对更换。
具体说来，在与实施方式一同样地依次进行了从正面侧的各部分的形成起到激光退火为止的工序(步骤S21～S25)之后，依次进行质子注入16、炉退火、背面势垒金属的形成和背面势垒金属的烧结的各工序(步骤S26～S29)。质子注入16、炉退火、背面势垒金属的形成和背面势垒金属的烧结的方法和条件分别与实施方式一的步骤S8、S9、S6、S7(参照图2)相同。在此情况下，步骤S27的炉退火的温度可以比步骤S29的背面势垒金属的烧结温度高。例如，在背面势垒金属的烧结温度为1100℃以下的情况下，炉退火为1100℃以上。然后，与实施方式一同样地依次进行正面电极的形成以后的工序(步骤S30～S32)，由此完成图1所示的SiC-IGBT 100。
如以上所说明的，根据实施方式二，能够得到与实施方式一同样的效果。
(实施方式三)
接下来，对实施方式三的碳化硅半导体装置的制造方法进行说明。图3B是示出实施方式三的碳化硅半导体装置的制造方法的概要的流程图。实施方式三的碳化硅半导体装置的制造方法与实施方式二的碳化硅半导体装置的制造方法的不同之处在于：将激光退火在质子注入16之后且背面势垒金属的形成之前进行。
具体说来，与实施方式一同样地依次进行从正面侧的各部分的形成起到p型杂质的离子注入为止的工序(步骤S41～S44)。接下来，进行质子注入16(步骤S45)。质子注入16的方法和条件与实施方式一的步骤S8(参照图2)相同。也可以将步骤S44的p型杂质的注入与步骤S45的质子注入16互换。
接下来，进行炉退火(步骤S46)。接下来，进行激光退火(步骤S47)。炉退火和激光退火的方法和条件分别与实施方式一的步骤S9、S5(参照图2)相同。此时，在步骤S46的炉退火中，将由质子注入16在质子通过区14产生的晶体缺陷层15(无序)减少(形成n型无序减少区18)而使n-型碳化硅基板11的晶态恢复，并且使质子施主化而形成n+型场截止层3。通过该炉退火，例如能够减少在距n-型碳化硅基板11的背面11b比较深的部分中的无序以及使质子施主化。
在步骤S47的激光退火中，进一步减少无序使n-型碳化硅基板11的晶态进一步恢复，并且进一步促进质子的施主化，且将p型杂质活化而形成p型集电层4。通过该激光退火，例如能够减少在距n-型碳化硅基板11的背面11b比较浅的部分中的无序以及使质子施主化。即，通过炉退火和激光退火的两次退火，使n-型碳化硅基板11的晶态恢复到预定状态，并且实现n+型场截止层3的预定的掺杂浓度曲线。
步骤S46的炉退火和步骤S47的激光退火的温度可以比后述的步骤S49的背面势垒金属的烧结温度高。此外，也可以省略步骤S46的炉退火，只进行步骤S47的激光退火。在此情况下，只利用步骤S47的激光退火来使n-型碳化硅基板11的晶态恢复到预定状态，并且使质子施主化而形成预定的掺杂浓度曲线的n+型场截止层3，且使p型杂质活化而形成p型集电层4即可。
接下来，依次进行背面势垒金属的形成和背面势垒金属的烧结(步骤S48、S49)。背面势垒金属的形成和背面势垒金属的烧结的方法和条件分别与实施方式一的步骤S6、S7(参照图2)相同。然后，与实施方式一同样地依次进行正面电极的形成以后的工序(步骤S50～S52)，由此完成图1所示的SiC-IGBT 100。
这样，如果在质子注入16后进行激光退火，则不仅形成氢致施主(或提高氢致施主的活化率)，还减少无序。特别地，发明人确认了与使用了硅基板的情况不同，如果使用碳化硅基板，则通过激光退火还能够使距激光照射面深的位置的氢原子活化。
对由激光退火的有无(有激光退火、无激光退火)而引起的n+型场截止层3附近的掺杂浓度曲线12、13的区别进行了验证，并将该验证的结果示于图1(b)。首先，按照上述的实施方式三的碳化硅半导体装置的制造方法制作了在质子注入16和炉退火后通过激光退火来使n-型碳化硅基板11的晶态恢复的SiC-IGBT 100(有激光退火，以下称为实施例)。实施例的掺杂浓度曲线12为通过激光退火来使由炉退火而残留的晶体缺陷减少之后的浓度曲线。作为比较而以虚线示出在质子注入16和炉退火之后未进行激光退火而使晶体缺陷残留的SiC-IGBT(无激光退火，以下称为比较例)的掺杂浓度曲线13。
如图1(b)所示，就比较例的掺杂浓度曲线13而言，在与实施例的掺杂浓度曲线12中的质子通过区14相当的区域，晶体缺陷层15扩大。由于该晶体缺陷层15残存，在比较例中，在晶体缺陷层15残存的区域中电子迁移率和空穴迁移率下降而使n-型碳化硅基板11成为高阻层。此外，在晶体缺陷层15残存的区域中泄漏电流增加。在图1(b)中，由晶体缺陷层15残存而形成的高阻层(与初始的n-型碳化硅基板11相比电阻高的层)表示为掺杂浓度的下降。此外，将电子迁移率和空穴迁移率作为恒定来处理，并将n-型碳化硅基板11中的电阻的上升表示为掺杂浓度的下降。因此，在图1(b)中掺杂浓度的下降量表示晶体缺陷量。
在比较例的掺杂浓度曲线13中，在形成n+型场截止层3之前(质子通过区14)n-型碳化硅基板11的掺杂浓度变低。因此，可知在质子通过区14形成有晶体缺陷层15。应予说明，掺杂浓度为根据利用SSRM(ScanningSpreading Resistance Measurement：扫描型扩散电阻测定)法实际测量的比电阻值计算出的值，且为假定空穴迁移率和电子迁移率为恒定而计算出的值。即，如果晶体缺陷存在，则产生基于重新结合的掺杂浓度的下降与电子迁移率和空穴迁移率的下降，但是将电子迁移率和空穴迁移率的下降部分全部包括在掺杂浓度的下降部分而进行表示。该掺杂浓度N(/cm3)与比电阻R(Ω·cm)之间的关系用R＝1/μ·q·N来表示。μ为迁移率(cm2/V·s)，q为电荷(1.6×10-19库伦)。
另一方面，在本发明中，利用激光退火使存在于n-型碳化硅基板11的背面11b侧的质子通过区14的晶体缺陷层15减少而使n-型碳化硅基板11的晶态恢复。因此，在实施例的掺杂浓度曲线12中，不产生在质子通过区14的掺杂浓度的下降。由此，改善泄漏电流等电气特性。
此外，在上述的步骤S45中，可以进行加速能量不同的多次的质子注入16，从而在距基板背面不同的深度处形成多级的n+型场截止层3。将具备多级的n+型场截止层3的SiC-IGBT 100的剖面结构示于图4和图8。此外，可以将沟槽栅结构应用于SiC-IGBT 100。将具备通常的沟槽栅结构的SiC-IGBT100的剖面结构示于图8。图4、图8是示出实施方式三的碳化硅半导体装置的另一例的说明图。图4(a)中简略示出多级的n+型场截止层3，图4(b)中示出图4(a)的多级的n+型场截止层3的掺杂浓度分布。图8(a)中示出沟槽栅型的SiC-IGBT 100的剖面结构，图8(b)中示出图8(a)的碳化硅半导体部的净掺杂浓度分布。
图4所示的SiC-IGBT 100的除了n+型场截止层3之外的构成与图1所示的SiC-IGBT100相同。图8所示的SiC-IGBT 100的除了n+型场截止层3和沟槽结构之外的构成与图1所示SiC-IGBT 100相同。在图8中符号29为p型基区22与n-型漂移层1之间的pn结，符号33为集电极。如图4、图8所示，在形成多级的n+型场截止层3时，形成多个以一个n+型场截止层3和在n+型场截止层3的质子注入面侧相邻的一个n型无序减少区18为一对的n型中间层27。
在图8中，符号32为掺杂浓度比n+型场截止层3高且掺杂浓度比p型集电层4低的泄漏停止(Leak stop)层。泄漏停止层32形成在p型集电层4和n+型场截止层3之间。该泄漏停止层32例如可通过连接在用于形成p型集电层4的p型杂质的注入之后进行磷(P)等n型杂质的离子注入来形成。即，可在步骤S46的炉退火之前，进行用于形成泄漏停止层32的n型杂质的注入，并通过其后的炉退火、激光退火(S47)来使该n型杂质活化。用于形成泄漏停止层32的n型杂质的注入、用于形成p型集电层4的p型杂质的注入和质子注入16的顺序可以更换。在图1所示的SiC-IGBT 100和后述的图9所示的SiC-IGBT 100中，也可以在p型集电层4和n+型场截止层3之间形成泄漏停止层32。
此外，图4、图8所示的SiC-IGBT 100可以应用实施方式一、实施方式二的半导体装置的制造方法来制作。即，可以在实施方式一的步骤S8(参照图2)、实施方式二的步骤S26(参照图3A)中进行加速能量不同的多次的质子注入16。
如以上所说明的，根据实施方式三，能够得到与实施方式一、实施方式二同样的效果。此外，根据实施方式三，能够通过在质子注入后进行的激光退火来使质子通过区的无序减少，因此，能够进一步稳定地避免产生电气特性不良。此外，根据实施方式三，在激光退火中，使无序减少的同时能够形成n型场截止层和p型集电层。
(实施方式四)
接下来，作为实施方式四以通常的IGBT为例对通过多级的质子注入而形成的多级的n+型场截止层中的、第一级的n+型场截止层的掺杂浓度的峰值(以下，质子峰值)的优选位置进行说明。图5是示出通常的IGBT的电压波形开始振动的阈值电压的特性图。图6是示出通常的IGBT的关断振荡波形的特性图。图7是示出在本发明的半导体装置中耗尽层最初到达的FS(场截止)层的位置条件的图表。第一级的n+型场截止层是指形成在距n-型碳化硅基板的背面最深的位置(最靠近p型基区侧)的n+型场截止层。其他的n+型场截止层在从第一级的n+型场截止层朝向n-型碳化硅基板的背面侧的方向上设为第二级、第三级、…第n级。质子峰值的位置是指n+型场截止层的掺杂浓度的峰值(质子峰值)的距离n-型碳化硅基板的背面的深度。
如图6所示，在集电极电流为额定电流的1/10以下的情况下，积蓄载流子少，因此，在关断结束之前关断波形会发生振荡。例如，将集电极电流固定在某一值，利用不同的电源电压VCC使IGBT关断。此时，如果电源电压VCC超过某一预定的值，则在集电极-发射极间电压波形中，在超过通常的过冲电压的峰值后，会产生附加的过冲。并且，该附加的过冲(电压)成为触发信号，之后的电压波形进行振动。如果电源电压VCC进一步超过该预定的值，则附加的过冲电压进一步增加，之后的电压波形的振动的振幅也增加。这样，将使电压波形开始振动的阈值电压称为振荡开始阈值VRRO。该振荡开始阈值VRRO越高，则表示IGBT在关断时关断波形不振荡，因此优选。
振荡开始阈值VRRO依赖于多级的n+型场截止层中的、从p型基区与n-型漂移层之间的pn结向n-型漂移层扩展的耗尽层(严格来说，由于存在空穴，所以应为空间电荷区)最初到达的第一级(最靠近p型基区侧)的n+型场截止层的质子峰值的位置。其理由如下：在关断时耗尽层从p型基区与n-型漂移层之间的pn结向n-型漂移层扩展时，通过耗尽层边缘到达第一级(最靠近p型基区侧)的n+型场截止层来抑制耗尽层的扩展，使积蓄载流子的输出减弱。其结果，载流子的枯竭被抑制，关断波形的振荡被抑制。
关断时的耗尽层从p型基区与n-型漂移层之间的pn结沿着深度方向而向集电极扩展。因此，耗尽层最初到达的n+型场截止层为距离p型基区与n-型漂移层之间的pn结最近的n+型场截止层。于是，将n-型碳化硅基板的厚度(夹在发射极和集电极之间的半导体部的厚度)设为WO，将耗尽层最初到达的n+型场截止层的质子峰值的位置的距集电极与n-型碳化硅基板之间的界面的深度(以下，称为距n-型碳化硅基板的背面的距离)设为X。这里，导入距离指标L。距离指标L以下述的(1)式来表示。
[算式1]
上述(1)式所示的距离指标L是表示在关断时增加的集电极-发射极间电压VCE与电源电压VCC一致时，从p型基区与n-型漂移层之间的pn结向n-型漂移层扩展的耗尽层(正确应为空间电荷区)的端部(耗尽层边缘)的距该pn结的距离的指标。平方根内部的分数中，分母表示关断时的空间电荷区(耗尽层)的空间电荷密度。公知的泊松方程式以divE＝ρ/ε来表示。E为电场强度，ρ为空间电荷密度。空间电荷密度ρ以ρ＝q(p-n+Nd-Na)来表示。q为元电荷，p为空穴浓度，n为电子浓度，Nd为施主浓度，Na为受主浓度，εS为半导体的介电常数。特别地，施主浓度Nd设为将n-型漂移层在深度方向上进行积分，并除以积分区间的距离而得到的平均浓度。例如，在上述的图8(b)所示的SiC-IGBT 100、后述的图9(b)所示的SiC-二极管中，净掺杂浓度是指Nd-Na的净的掺杂浓度，图9(b)的横轴以Nd-Na的绝对值来表示。
该空间电荷密度ρ利用在关断时穿过空间电荷区(耗尽层)的空穴浓度p、n-型漂移层的平均的施主浓度Nd来描述。与空穴浓度p和施主浓度Nd相比，电子浓度低到可以忽略不计，受主不存在。因此，空间电荷密度ρ可以表示为ρ≈q(p+Nd)。此时的空穴浓度p由IGBT的切断电流来确定，特别地，假定元件的额定电流密度为通电的状况，因此以p＝JF/(qvsat)来表示。JF为元件的额定电流密度，vsat为载流子的速度在预定的电场强度下饱和的饱和速度。
利用距离x对上述泊松方程式进行二次积分，作为电压V为E＝-gradV(公知的电场E与电压V之间的关系)，因此，如果适当选取边界条件，则电压V成为V＝(1/2)(ρ/ε)x2。将在将该电压V设置为例如额定电压Vrate的1/4～1/2时得到的空间电荷区的长度x设为距离指标L。其理由是因为在逆变器等实际设备中，将成为电压V的动作电压(电源电压)设置为额定电压的1/4～一半左右(例如1/4)。n+型场截止层通过将掺杂浓度设置为比n-型漂移层高的浓度，而具有使在关断时扩展的空间电荷区的延伸难以在n+型场截止层扩展的功能。在IGBT的集电极电流因MOS栅的关断而从切断电流开始减小时，如果耗尽层最初到达的n+型场截止层的质子峰值的位置正好为该空间电荷区的长度，则在积蓄载流子残存于n-型漂移层的状态下，能够抑制空间电荷区的延伸，因此抑制残存载流子的输出。
就实际的关断动作而言，例如在使IGBT模块在公知的PWM逆变器中驱动马达时，多数情况下，电源电压、切断电流并不是固定，而是可变。因此，在电源电压、切断电流为可变的情况下，耗尽层最初到达的n+型场截止层的质子峰值的优选位置需要具有一定程度的范围。发明人进行反复专心研究的结果，耗尽层最初到达的n+型场截止层的质子峰值的距基板背面的距离X见图7所示的图表。图7中示出了在额定电压为1200V～45000V的各个电压下，耗尽层最初到达的n+型场截止层的质子峰值的距基板背面的距离X。这里，设X＝WO-γL，γ为系数。示出了使该γ从0.3变化到1.5时的X。
如图7所示，具有不同的额定电压的各元件(IGBT)进行了确保比额定电压高10％左右的耐压的安全设计。并且，以使导通电压、关断损耗分别变得足够低的方式设定n-型碳化硅基板的总厚度(通过研磨等减薄后的完成时的产品厚度)，并将n-型漂移层作为平均的比电阻。平均是指包括n+型场截止层在内的n-型漂移层整体的平均掺杂浓度和比电阻。根据额定电压，额定电流密度也成为图7所示的典型值。额定电流密度以由额定电压和额定电流密度的积确定的能量密度大致成为恒定的值的方式进行设定，大致成为图7所示的值。如果使用这些值按照上述(1)式来计算距离指标L，则成为图7所示的值。耗尽层最初到达的n+型场截止层的质子峰值的距基板的背面的距离X成为从n-型碳化硅基板的厚度WO减去针对该距离指标L将系数γ设为0.3～1.5的值而得到的值。
针对这些距离指标L和n-型碳化硅基板的厚度WO的值，确定能够充分地抑制关断波形的振荡的、耗尽层边缘最初到达的n+型场截止层的质子峰值的距基板背面的距离X的系数γ如下所述。具体说来，如图5所示，是针对典型的几个额定电压Vrate(1700V、13000V、45000V)示出振荡开始阈值VRRO相对于系数γ的依赖性的曲线图。图5的纵轴为利用额定电压Vrate对振荡开始阈值VRRO进行标准化而得到(＝VRRO/Vrate)。可知例示的三个额定电压都能够在系数γ为1.6以下使振荡开始阈值VRRO急剧增大。
如上所述，在逆变器等实际设备中，将成为电压V的动作电压(电源电压VCC)设置为额定电压Vrate的一半左右，因此在将电源电压VCC设置为额定电压Vrate的一半时，必须至少使IGBT的关断波形不发生振荡。即，需要将利用额定电压Vrate对振荡开始阈值VRRO进行标准化得到的值设置为0.5以上(VRRO/Vrate≥0.5)。基于图5所示的结果，使利用额定电压Vrate对振荡开始阈值VRRO进行标准化得到的值(VRRO/Vrate)成为0.5以上的系数γ为0.2以上且1.5以下，因此，优选地，至少将系数γ设置为0.2～1.5。
此外，在未图示的1700V～13000V之间(3300V、6500V等)、13000V～45000V之间(26000V、33000V等)以及45000V以上的任一额定电压Vrate下，也不会与该图5所例示的三个额定电压Vrate有太大偏离，能够得到大致同样的特性曲线。因此，在未图示的额定电压Vrate下也表示出与图5所例示的三个额定电压Vrate同样的依赖性(振荡开始阈值VRRO相对于系数γ的值)。因此，基于图5所示的特性曲线可知，在系数γ为0.7～1.4的情况下(0.7≤γ≤1.4)，在任一额定电压Vrate下都能够充分提高振荡开始阈值VRRO。
例如，在将系数γ设置为小于0.7的情况下(γ<0.7)，振荡开始阈值VRRO为额定电压Vrate的大致80％以上，但是由于n+型场截止层靠近p型基区，所以存在元件的雪崩击穿电压变得比额定电压Vrate小的可能。因此，优选地，系数γ为0.7以上(γ≥0.7)。此外，在将系数γ设置为大于1.4的情况下(γ>1.4)，振荡开始阈值VRRO从约70％快速减小，变得容易产生关断波形的振荡。因此，优选地，系数γ为1.4以下(γ≤1.4)。更优选地，将系数γ设置为0.8～1.3(0.8≤γ≤1.3)，进一步优选地，将系数γ设置为0.9～1.2(0.9≤γ≤1.2)，由此，能够将元件的雪崩击穿电压设置为比额定电压Vrate足够高，并且将振荡开始阈值VRRO设置为最大。
在图5所示的本发明的特性曲线中，重点在于能够使振荡开始阈值VRRO充分增大的系数γ的范围在任一额定电压Vrate下都大致相同(例如，0.7≤γ≤1.4)。系数γ的优选范围在任一额定电压Vrate下都大致相同的理由如下：耗尽层最初到达的n+型场截止层的质子峰值的距基板背面的距离X的范围设定为将WO-L(即，γ＝1.0)大致包括在中心是最有效的。这样，包括γ＝1.0的情况最有效是因为功率密度(额定电压Vrate与额定电流密度的积)为大致恒定(例如，0.8×106VA/cm2～3.0×106VA/cm2)。即，在关断等进行开关时元件的电压变为与额定电压Vrate相当时，从基板背面到空间层为止的距离(深度)成为由上述(1)式示出的距离指标L左右。如果在该距离指标L的位置存在距基板背面最深的第一级的n+型场截止层的质子峰值(即，系数γ约为1.0)，则能够抑制开关时的关断波形的振荡。并且，由于功率密度为大致恒定，所以距离指标L与额定电压Vrate成比例。由此，只要在任一额定电压Vrate下，都将耗尽层最初到达的n+型场截止层的质子峰值的距基板背面的距离X的范围设置为将γ＝1.0大致包括在中心的范围，就能够使振荡开始阈值VRRO充分增大，并能够使开关时的关断波形的振荡抑制效果为最大。
根据以上内容，通过将耗尽层最初到达的n+型场截止层的质子峰值的距基板背面的距离X设置为上述范围，能够在关断时使积蓄载流子充分残存，并能够抑制关断时的关断波形的振荡现象。因此，在任一额定电压Vrate下，耗尽层最初到达的n+型场截止层的峰值的距基板背面的距离X，只要使距离指标L的系数γ为上述的范围即可。由此，能够有效地抑制关断时的关断波形的振荡现象。
此外，在图7中可知在额定电压Vrate为1700V以上的情况下，在如上所述将距基板背面最深的第一级的n+型场截止层的质子峰值的距基板背面的距离X设置为γ＝1左右时，距离指标L在任一额定电压下都比20μm深。即，将用于形成第一级的n+型场截止层的质子的射程Rp设置为从基板背面起算比15μm深，优选地设置为20μm以上的理由就是为了使该关断波形的振荡抑制效果为最大。
如以上所说明的，根据实施方式四，能够得到与实施方式一～三同样的效果。
(实施方式五)
接下来，对实施方式五的碳化硅半导体装置的结构进行说明。图9是示出实施方式五的碳化硅半导体装置的结构的剖面图。图9(a)中示出二极管(以下，称为SiC-二极管)的剖面结构，图9(b)中示出图9(a)的碳化硅半导体部的净掺杂浓度分布。实施方式五的碳化硅半导体装置为将实施方式一应用于SiC-二极管的一例。在此情况下，实施方式四的碳化硅半导体装置的制造方法只要在实施方式一的碳化硅半导体装置的制造方法的工艺流程(图2)的步骤S1、S4、S5、S10、S12中进行如下处理即可。在正面侧的各部分的形成(步骤S1)中形成p型阳极层52。代替p型杂质的离子注入(步骤S4)而通过例如磷、氮(N)或砷(As)的离子注入来形成n+型阴极层(扩散层)53。
在激光退火(步骤S5)中，使在步骤S4中导入的n型杂质活化。在正面电极的形成(步骤S10)中形成阳极51。在背面电极的形成(步骤S12)中形成成为阴极54的背面电极。实施方式五的碳化硅半导体装置的制造方法的步骤S2、S3、S6～S9、S11的各工序与实施方式一相同。n+型场截止层3的距基板背面的位置、掺杂浓度等可与实施方式一同样地进行适当调整。此外，由一对的n+型场截止层3和n型无序减少区18构成的n型中间层27可以配置一个，也可以配置多个。图9中示出配置了多个n型中间层27的情况。在将n型中间层27配置多个的情况下，第一级的n+型场截止层3的质子峰值的优选位置与实施方式三相同。此外，也可以将实施方式二、实施方式三应用于实施方式五。
如以上所说明的，根据实施方式五，能够得到与实施方式一～四同样的效果。
在以上内容中，本发明不限于上述的实施方式，在不脱离本发明的主旨的范围内可进行各种变更。例如，在上述的各实施方式中，将注入到n-型碳化硅基板的氢离子作为质子，但并不限于此，也可以是氘离子和/或氚离子。氘(2H)离子和氚(3H)离子通过基于中子的质量的增加，使得射程变得比质子短。因此，要在距n-型碳化硅基板的背面深的位置形成n型中间层，优选使用质子来作为注入到n-型碳化硅基板的氢离子。
工业上的可利用性
如上所述，本发明的碳化硅半导体装置的制造方法可用于在转换器、逆变器等电力变换装置等使用的功率半导体装置，特别适用于具有场截止层的二极管和IGBT等碳化硅半导体装置。

Claims (16)

1.一种碳化硅半导体装置的制造方法，其特征在于，包括：
杂质导入工序，从由碳化硅构成的n型半导体基板的一个主表面导入p型的杂质或n型的杂质；
第一形成工序，使所述杂质活化，并在所述n型半导体基板的内部形成p型的扩散层或n型的扩散层；
质子注入工序，从所述n型半导体基板的一个主表面将质子注入到比所述杂质的导入位置深的位置；
第二形成工序，通过将所述质子施主化来形成氢致施主，并在与所述扩散层相比距所述n型半导体基板的一个主表面更深的位置形成n型场截止层；
第三形成工序，使在从所述n型半导体基板的一个主表面起到所述质子的射程为止的质子通过区生成的晶体缺陷减少而形成n型晶体缺陷减少区；以及
电极形成工序，在所述n型半导体基板的另一个主表面上形成电极，
其中，在所述电极形成工序之前进行所述质子注入工序，
通过同一个加热工序来进行所述第二形成工序和所述第三形成工序，
所述加热工序的温度为900℃以上且1300℃以下。
2.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
通过依次进行所述杂质导入工序、所述第一形成工序、所述质子注入工序和所述加热工序来制造碳化硅半导体装置。
3.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
在所述加热工序中，对所述n型半导体基板整体进行加热。
4.根据权利要求3所述的碳化硅半导体装置的制造方法，其特征在于，
在所述加热工序中，通过炉退火对所述n型半导体基板整体进行加热。
5.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
通过同一个所述加热工序来进行所述第一形成工序、所述第二形成工序和所述第三形成工序。
6.根据权利要求5所述的碳化硅半导体装置的制造方法，其特征在于，
通过依次进行所述杂质导入工序、所述质子注入工序和所述加热工序来制造碳化硅半导体装置。
7.根据权利要求5所述的碳化硅半导体装置的制造方法，其特征在于，
在所述加热工序中，对所述质子通过区进行加热。
8.根据权利要求7所述的碳化硅半导体装置的制造方法，其特征在于，
在所述加热工序中，通过从所述n型半导体基板的一个主表面照射激光的激光退火来对所述质子通过区进行加热。
9.根据权利要求2所述的碳化硅半导体装置的制造方法，其特征在于，还包括：第四形成工序，在所述n型半导体基板的一个主表面形成金属膜，所述金属膜与所述n型半导体基板形成欧姆接触，
在所述第一形成工序中，通过从所述n型半导体基板的一个主表面照射激光的激光退火来使所述杂质活化，
在所述第一形成工序之后进行所述第四形成工序。
10.根据权利要求9所述的碳化硅半导体装置的制造方法，其特征在于，
在所述加热工序之后进行所述第四形成工序。
11.根据权利要求6所述的碳化硅半导体装置的制造方法，其特征在于，还包括：第四形成工序，在所述n型半导体基板的一个主表面形成金属膜，所述金属膜与所述n型半导体基板形成欧姆接触，
在所述加热工序之后进行所述第四形成工序。
12.根据权利要求10所述的碳化硅半导体装置的制造方法，其特征在于，
所述加热工序的温度比用于形成所述欧姆接触的热处理温度高。
13.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
所述加热工序的温度为1000℃以上且1200℃以下。
14.根据权利要求13所述的碳化硅半导体装置的制造方法，其特征在于，
所述加热工序的温度为1100℃以上。
15.根据权利要求1～14中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述杂质导入工序之前，还包括：在所述n型半导体基板的另一个主表面侧形成绝缘栅双极型晶体管的正面元件结构的工序，
在所述杂质导入工序中导入p型的所述杂质，
在所述第一形成工序中，形成成为p型集电层的p型的所述扩散层。
16.根据权利要求1～14中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述杂质导入工序之前，还包括：在所述n型半导体基板的另一个主表面侧形成二极管的正面元件结构的工序，
在所述杂质导入工序中导入n型的所述杂质，
在所述第一形成工序中，形成成为n型阴极层的n型的所述扩散层。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106062960B (zh) * 2014-09-30 2019-12-10 富士电机株式会社 半导体装置及半导体装置的制造方法
CN107710417B (zh) * 2015-06-16 2021-06-11 三菱电机株式会社 半导体装置的制造方法
JP6547844B2 (ja) * 2015-12-18 2019-07-24 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
WO2017188166A1 (ja) * 2016-04-27 2017-11-02 住友重機械工業株式会社 レーザアニール方法及びレーザアニール装置
WO2018030440A1 (ja) 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6784148B2 (ja) * 2016-11-10 2020-11-11 三菱電機株式会社 半導体装置、絶縁ゲート型バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタの製造方法
JP6937864B2 (ja) * 2016-12-27 2021-09-22 三菱電機株式会社 半導体装置の製造方法
JP7052322B2 (ja) * 2017-11-28 2022-04-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7143085B2 (ja) * 2018-01-31 2022-09-28 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
CN110660658B (zh) * 2018-06-28 2022-02-18 上海先进半导体制造有限公司 Vdmos及其制造方法
JP7181845B2 (ja) * 2019-09-05 2022-12-01 株式会社東芝 半導体装置の製造方法
CN113471273A (zh) * 2020-03-31 2021-10-01 比亚迪半导体股份有限公司 绝缘栅双极型晶体管及制备方法、电子设备
CN113206013A (zh) * 2021-04-27 2021-08-03 上海积塔半导体有限公司 具有背面缓冲层结构的igbt器件及其制备方法
CN113644123A (zh) * 2021-06-28 2021-11-12 华为技术有限公司 半导体器件及相关芯片和制备方法
CN113658849A (zh) * 2021-07-06 2021-11-16 华为技术有限公司 复合衬底及其制备方法、半导体器件、电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3684962B2 (ja) 1999-12-01 2005-08-17 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP3871607B2 (ja) 2001-12-14 2007-01-24 松下電器産業株式会社 半導体素子およびその製造方法
DE10349582B4 (de) 2003-10-24 2008-09-25 Infineon Technologies Ag Halbleiterdiode sowie dafür geeignetes Herstellungsverfahren
JP4699812B2 (ja) 2005-06-07 2011-06-15 株式会社デンソー 半導体装置およびその製造方法
DE102005026408B3 (de) 2005-06-08 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone
JP5104314B2 (ja) 2005-11-14 2012-12-19 富士電機株式会社 半導体装置およびその製造方法
JP5203667B2 (ja) 2007-10-16 2013-06-05 トヨタ自動車株式会社 半導体装置の製造方法
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
CN105552115B (zh) * 2009-11-02 2019-10-29 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP6099298B2 (ja) 2011-05-30 2017-03-22 富士電機株式会社 ＳｉＣ半導体デバイス及びその製造方法
JP6067585B2 (ja) * 2011-12-28 2017-01-25 富士電機株式会社 半導体装置および半導体装置の製造方法
CN103999225B (zh) * 2012-01-19 2017-02-22 富士电机株式会社 半导体装置及其制造方法
DE102012020785B4 (de) 2012-10-23 2014-11-06 Infineon Technologies Ag Erhöhung der Dotierungseffizienz bei Protonenbestrahlung
US9029944B2 (en) * 2013-02-18 2015-05-12 Infineon Technologies Austria Ag Super junction semiconductor device comprising implanted zones
US9312135B2 (en) * 2014-03-19 2016-04-12 Infineon Technologies Ag Method of manufacturing semiconductor devices including generating and annealing radiation-induced crystal defects
JP2015201476A (ja) * 2014-04-04 2015-11-12 三菱電機株式会社 半導体装置およびその製造方法

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