JP6547844B2 - 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法 - Google Patents

炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法に関する。
基板上に炭化珪素(SiC)をエピタキシャル成長させたエピタキシャルウェハ(炭化珪素半導体基板、以下、単に基板と略する)には、多くの結晶欠陥・転移が存在しており、これらが炭化珪素半導体装置の特性に悪影響を与えていると考えられている。特に、エピタキシャル成長させた層中の基底面転位(BPD:Basal Plane Dislocation)は、半導体装置をバイポーラ動作させた際に積層欠陥に拡張し、電流を流れにくくすることにより半導体装置のオン電圧を上昇させ「バイポーラ劣化」の発生につながる。
BPDは、基板に数百〜数千個/cm2の密度で存在する。その多くは、エピタキシャル成長中に、貫通刃状転位(TED:Threading Edge Dislocation)に変換されるが、BPDは、エピタキシャル成長後、基板に1〜100個/cm2の密度で残る。この場合、この基板から作製(製造)した炭化珪素半導体装置をバイポーラ動作させる際、過剰に電流を流すと、基板内のBPDが拡張し、三角・帯状の積層欠陥が発生する。
図6は、従来の炭化珪素半導体基板に発生した積層欠陥のフォトルミネッセンス発光を撮影した上面図である。従来の炭化珪素半導体基板から形成したpin(p−intrinsic−n)ダイオードを、600A/cm2の電流密度で1時間程度バイポーラ動作させた後、アノード電極を剥離し、室温で420nm近傍のバンドパスフィルターを用いて、基板に対してフォトルミネッセンス発光の測定を行った結果である。図6には、基板内に、基板の左右両端に亘って長く延びた帯状積層欠陥と複数の三角形状積層欠陥が共に発光した状態が示されている。
帯状積層欠陥、三角形状積層欠陥が発生する原因として、基板中での電子−ホールの再結合が挙げられる。この再結合を抑制するため、基板上のエピタキシャル成長(以下、エピ成長と略する)させたバッファ層を厚くすることにより、基板への過剰なホール注入を防ぐ技術がある(例えば、非特許文献1参照)。
J.J.スマーケリス(Sumakeris)他、「バイポーラ型SiC半導体装置の順方向電圧安定化へのアプローチ(Approaches to Stabilizing the Forward Voltage of Bipolar SiC Devices)」、(米国)、マテリアルサイエンスフォーラム(Materials Science Forum)、オンライン第457−460巻、2004年 p.1113−1116
しかしながら、厚いバッファ層の成膜は、エピ成長のスループット低下によるコスト増大、欠陥密度増加による歩留まり低下および基板の抵抗増大につながる。このため、基板と同程度の不純物濃度のバッファ層を成膜することで、バッファ層の厚みを抑制しつつ、大電流でバイポーラ動作させても、基板内の三角・帯状積層欠陥の発生を効果的に抑制することが可能な炭化珪素半導体基板(以下、積層欠陥抑制半導体基板と略する)が提案されている。
図7は、積層欠陥抑制半導体基板の構成を示す断面図である。図7に示すように、積層欠陥抑制基板は、n+型炭化珪素基板1の第1主面(おもて面)、例えば(0001)面(Si面)、にn+型炭化珪素バッファ層2が堆積されている。
+型炭化珪素基板1は、例えば窒素(N)がドーピングされた炭化珪素単結晶基板である。n+型炭化珪素バッファ層2は、n+型炭化珪素基板1と同程度の不純物濃度で、例えば窒素がドーピングされているバッファ層である。n+型炭化珪素バッファ層2の、n+型炭化珪素基板1側に対して反対側の表面側は、n型ドリフト層3が形成されている。n型ドリフト層3は、n+型炭化珪素基板1およびn+型炭化珪素バッファ層2より低不純物濃度で、例えば窒素がドーピングされているドリフト層である。
積層欠陥抑制半導体基板は、n+型炭化珪素バッファ層2内で電子−ホールの再結合を促進し、n+型炭化珪素基板1に注入されるホール密度を抑えることで、三角・帯状積層欠陥の発生を効果的に抑制する。
しかしながら、積層欠陥抑制半導体基板は、n+型炭化珪素基板1とn+型炭化珪素バッファ層2とが同程度の不純物濃度のため、n+型炭化珪素基板1とn+型炭化珪素バッファ層2との界面で赤外光の反射が少なくなる。
図8は、積層欠陥抑制半導体基板の赤外光の反射を説明する図である。図8に示すように、積層欠陥抑制半導体基板に入射された赤外線は、積層欠陥抑制半導体基板の表面で反射され、表面反射光Ref.が返ってくる。また、この赤外線は、n+型炭化珪素バッファ層2とn型ドリフト層3とでは、不純物濃度が異なるため、n+型炭化珪素バッファ層2とn型ドリフト層3との界面で反射され、界面反射光Cが返ってくる。しかしながら、n+型炭化珪素基板1とn+型炭化珪素バッファ層2とでは、不純物濃度が同程度であるため、n+型炭化珪素基板1とn+型炭化珪素バッファ層2との界面で反射が少なく、界面反射光は返ってこない。
図9は、積層欠陥抑制半導体基板のFT−IR(Fourier Transform Infrared Spectroscopy)干渉波形を模式的に示したグラフである。横軸は膜厚を示し、縦軸はFT−IR信号スペクトルを示す。図9に示すように、積層欠陥抑制半導体基板の干渉波形は、n+型炭化珪素基板1とn+型炭化珪素バッファ層2との界面で界面反射光がないため、表面反射光Ref.と、n+型炭化珪素バッファ層2とn型ドリフト層3との界面からの界面反射光Cの干渉波形(Ref.+C)のみとなる。このため、n+型炭化珪素バッファ層2の膜厚を測定することができない。このように、積層欠陥抑制半導体基板では、従来のFT−IR法(フーリエ変換赤外分光法)でn+型炭化珪素バッファ層2の膜厚が測定できないという課題がある。そして、バッファ層2の膜厚を正確に測定できないため、炭化珪素半導体基板の歩留まり低下や基板の抵抗増大等の問題を解決できない。
この発明は、上述した技術による問題点を解消するため、基板と同程度の不純物濃度のバッファ層を基板上に成膜して積層欠陥を抑制した場合でも、従来のFT−IR法でバッファ層の膜厚を測定可能とする炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体基板は、次の特徴を有する。炭化珪素半導体基板は、1×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素基板と、前記炭化珪素基板のおもて面に設けられ当該炭化珪素基板の不純物濃度の1/3以下の低不純物濃度であり、1×1017/cm3以上1×1018/cm3以下の不純物濃度を有する、膜厚が1μm以上5μm以下の第1導電型の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、7×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素バッファ層と、前記炭化珪素バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記炭化珪素バッファ層の不純物濃度の1/3以下の低不純物濃度の第1導電型の炭化珪素ドリフト層と、を含み、前記炭化珪素バッファ層の不純物濃度は、前記炭化珪素エピタキシャル層の3倍以上高濃度であり、厚みは3μm以上である。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導
体基板の製造方法は、次の特徴を有する。1×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素基板のおもて面に、当該炭化珪素基板の不純物濃度の1/3以下の低不純物濃度であり、1×1017/cm3以上1×1018/cm3以下の不純物濃度を有する、膜厚が1μm以上5μm以下の第1導電型の炭化珪素エピタキシャル層を形成する工程と、前記炭化珪素エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に、7×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素バッファ層を形成する工程と、前記炭化珪素バッファ層の前記炭化珪素基板側に対して反対側の表面に、前記炭化珪素バッファ層の不純物濃度の1/3以下の低不純物濃度の第1導電型の炭化珪素ドリフト層を形成する工程と、を含み、前記炭化珪素バッファ層の不純物濃度は、前記炭化珪素エピタキシャル層の3倍以上高濃度であり、厚みは3μm以上である。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、1×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素基板と、前記炭化珪素基板のおもて面に設けられた、当該炭化珪素基板の不純物濃度の1/3以下の低不純物濃度であり、1×1017/cm3以上1×1018/cm3以下の不純物濃度を有する、膜厚が1μm以上5μm以下の第1導電型の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、7×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素バッファ層と、前記炭化珪素バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記炭化珪素バッファ層の不純物濃度の1/3以下の低不純物濃度の第1導電型の炭化珪素ドリフト層と、を含み、前記炭化珪素バッファ層の不純物濃度は、前記炭化珪素エピタキシャル層の3倍以上高濃度であり、厚みは3μm以上である炭化珪素半導体基板を有する。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。製造方法は、1×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素基板と、前記炭化珪素基板のおもて面に設けられた、当該炭化珪素基板の不純物濃度の1/3以下の低不純物濃度であり、1×1017/cm3以上1×1018/cm3以下の不純物濃度を有する、膜厚が1μm以上5μm以下の第1導電型の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、7×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素バッファ層と、前記炭化珪素バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記炭化珪素バッファ層の不純物濃度の1/3以下の低不純物濃度の第1導電型の炭化珪素ドリフト層と、を含み、前記炭化珪素バッファ層の不純物濃度は、前記炭化珪素エピタキシャル層の3倍以上高濃度であり、厚みは3μm以上である炭化珪素半導体基板を用いる。
上述した発明によれば、バッファ層の不純物濃度と厚さによって積層欠陥を抑制できる。そして、炭化珪素基板とエピタキシャル層、または、エピタキシャル層とバッファ層との界面で赤外光が反射するため、表面反射光と界面反射光との干渉波形から、フーリエ変換によりバッファ層の膜厚を測定できる。このため、従来のFT−IR法でバッファ層の厚さが測定可能となる。これにより、例えば、バッファ層の膜厚を評価、管理できるため、炭化珪素半導体基板の歩留まり向上に貢献できる。
また、エピタキシャル層の不純物濃度が、炭化珪素基板またはバッファ層の不純物濃度の1/3以下であることより、界面での反射光が強くなり、表面反射光と界面反射光との干渉波形を得ることができる。
また、エピタキシャル層の膜厚を5μm以下とすることより、エピタキシャル層の抵抗を抑え、エピタキシャル層による抵抗増大を抑えることができる。また、エピタキシャル層の不純物濃度を、1×1017/cm3以上とすることより、エピタキシャル層の抵抗を抑え、エピタキシャル層による抵抗増大を抑えることができる。
本発明にかかる炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法によれば、基板と同程度の不純物濃度のバッファ層を用い積層欠陥の抑制した場合でも、従来のFT−IR法でバッファ層の膜厚を測定可能であるという効果を奏する。
実施の形態にかかる炭化珪素半導体基板の構成を示す断面図である。 実施の形態にかかる炭化珪素半導体基板の赤外光の反射を説明する図である。 実施の形態にかかる炭化珪素半導体基板のFT−IR干渉波形を模式的に示したグラフである。 実施の形態にかかる炭化珪素半導体基板の実施例における各層の不純物濃度および厚さを示す表である。 実施の形態にかかる炭化珪素半導体基板の実施例におけるFT−IR信号を示すグラフである。 従来の炭化珪素半導体基板に発生した積層欠陥のフォトルミネッセンス発光を撮影した上面図である。 積層欠陥抑制半導体基板の構成を示す断面図である。 積層欠陥抑制半導体基板の赤外光の反射を説明する図である。 積層欠陥抑制半導体基板のFT−IR干渉波形を模式的に示したグラフである。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。+および−を含めたnやpの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数をあらわしている。
(実施の形態)
図1は、実施の形態にかかる炭化珪素半導体基板の構成を示す断面図である。図1に示すように、実施の形態にかかる炭化珪素半導体基板は、n+型炭化珪素基板(第1導電型の炭化珪素基板)1の第1主面(おもて面)、例えば(0001)面(Si面)、にn型エピタキシャル層(第1導電型のエピタキシャル層)4が堆積されている。
+型炭化珪素基板1は、例えば窒素がドーピングされた炭化珪素単結晶基板である。n+型炭化珪素基板1は、不純物濃度を例えば1×1018/cm3以上、2×1019/cm3以下とした。n型エピタキシャル層4は、n+型炭化珪素基板1および後述するn+型炭化珪素バッファ層(第1導電型のバッファ層)2より低不純物濃度で、例えば窒素がドーピングされているエピタキシャル層である。また、n型エピタキシャル層4の不純物濃度は、n+型炭化珪素基板1またはn+型炭化珪素バッファ層2の不純物濃度の1/3以下であることが好ましい。これは、以下で詳細に説明するように、n+型炭化珪素基板1とn型エピタキシャル層4の界面、または、n+型炭化珪素バッファ層2とn型エピタキシャル層4の界面において、n+型炭化珪素バッファ層2の膜厚を測定するために必要な界面反射光を得るためである。また、n型エピタキシャル層4の膜厚は、0.1μm以上5μm以下であることが好ましい。厚すぎるとn型エピタキシャル層4による抵抗が増大するためである。また、n型エピタキシャル層4の不純物濃度は、1×1017/cm3以上であることが好ましい。不純物濃度が薄すぎるとn型エピタキシャル層4による抵抗が増大するためである。
この際、望ましくはn型エピタキシャル層4の不純物濃度が、1×1018/cm3以下であり、n型エピタキシャル層4の膜厚が1μm以上あると良い。これにより、n型エピタキシャル層4の中で発生した基底面転位をフォトルミネッセンスによる蛍光で検出できるようになる。
ここで、発明者らの経験から、フォトルミネッセンスで基底面転位を高いコントラストで検出するためには、十分な量の自由キャリアが存在することが必要である。しかしながら、従来のように高不純物濃度層を設ける場合、高不純物濃度層における非発光再結合過程が支配的になることで基底面転位の発光に必要なキャリア量が確保できないため、基底面転位の検出が困難である。
一方、本発明では、低濃度のn型エピタキシャル層4を設けることにより、発生した基底面転位を蛍光により検出することが可能になる。このため、積層欠陥が発生する可能性がある素子を検知して除去できるようになり、従来、製造後に実施していた検査を省略することでコスト低減が可能になる。
n型エピタキシャル層4の、n+型炭化珪素基板1側に対して反対側の表面側は、n+型炭化珪素バッファ層2が設けられている。n+型炭化珪素バッファ層2は、n+型炭化珪素基板1と同程度の不純物濃度で、例えば窒素がドーピングされているバッファ層である。n+型炭化珪素バッファ層2の、n+型炭化珪素基板1側に対して反対側の表面側は、n型ドリフト層(第1導電型のドリフト層)3が形成されている。n型ドリフト層3は、n+型炭化珪素基板1およびn+型炭化珪素バッファ層2より低不純物濃度で、例えば窒素がドーピングされているドリフト層である。
(実施の形態にかかる炭化珪素半導体基板の製造方法)
次に、実施の形態にかかる炭化珪素半導体基板の製造方法について説明する。まず、n型の炭化珪素でできたn+型炭化珪素基板1を用意する。n+型炭化珪素基板1は、例えば、不純物濃度が5×1018/cm3である炭化珪素単結晶基板である。そして、このn+型炭化珪素基板1の第1主面上に、n型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたn型エピタキシャル層4を、例えば5μm程度の厚さまでエピタキシャル成長させる。n型エピタキシャル層4不純物濃度は例えば1×1018/cm3程度となるように設定してもよい。
次に、n型エピタキシャル層4の表面上に、n型の不純物、例えば窒素原子をドーピングしながらn+型炭化珪素バッファ層2を、例えば30μm程度の厚さまでエピタキシャル成長させる。n+型炭化珪素バッファ層2不純物濃度は例えば5×1018/cm3程度となるように設定してもよい。これにより、n+型炭化珪素バッファ層2の不純物濃度が、n+型炭化珪素基板1の不純物濃度と同程度になる。n+型炭化珪素バッファ層2の不純物濃度としては、1×1018/cm3以上、2×1019/cm3以下とするのがよい。n+型炭化珪素バッファ層2の不純物濃度を7×1018/cm3以上で3μm以上の厚さとすることで、n型エピタキシャル層4の不純物濃度が低くても積層欠陥が抑制される。
次に、n+型炭化珪素バッファ層2の表面上に、n型の不純物、例えば窒素原子をドーピングしながらn型ドリフト層3を、例えば10μm程度の厚さまでエピタキシャル成長させる。n型ドリフト層3不純物濃度は例えば1×1016/cm3程度となるように設定してもよい。以上のようにして、図1に示す炭化珪素半導体基板が完成する。
図2は、実施の形態にかかる炭化珪素半導体基板の赤外光の反射を説明する図である。図2に示すように、実施の形態にかかる炭化珪素半導体基板に入射された赤外線は、炭化珪素半導体基板の表面で反射され、表面反射光Ref.が返ってくる。また、この赤外線は、n+型炭化珪素基板1とn型エピタキシャル層4とでは、不純物濃度が異なるため、n+型炭化珪素基板1とn型エピタキシャル層4との界面で反射され、界面反射光Aが返ってくる。さらに、この赤外線は、n型エピタキシャル層4とn+型炭化珪素バッファ層2とでは、不純物濃度が異なるため、n型エピタキシャル層4とn+型炭化珪素バッファ層2との界面で反射され、界面反射光Bが返ってくる。さらに、この赤外線は、n+型炭化珪素バッファ層2とn型ドリフト層3とでは、不純物濃度が異なるため、n+型炭化珪素バッファ層2とn型ドリフト層3との界面で反射され、界面反射光Cが返ってくる。
図3は、実施の形態にかかる炭化珪素半導体基板のFT−IR干渉波形を模式的に示したグラフである。横軸は膜厚を示し、縦軸はFT−IR信号スペクトルを示す。図3に示すように、実施の形態にかかる炭化珪素半導体基板のFT−IR干渉波形では、表面反射光Ref.と界面反射光Aとの干渉波形(Ref.+A)、表面反射光Ref.と界面反射光Bとの干渉波形(Ref.+B)、および表面反射光Ref.と界面反射光Cとの干渉波形(Ref.+C)が測定される。このため、表面反射光Ref.と界面反射光Bとの干渉波形、および表面反射光Ref.と界面反射光Cとの干渉波形から、フーリエ変換によりn+型炭化珪素バッファ層2の膜厚を測定することが可能になる。
(実施例)
図4は、実施の形態にかかる炭化珪素半導体基板の実施例における各層の不純物濃度および厚さを示す表である。実施例においては、n+型炭化珪素基板1(図4では、基板と略する)の不純物濃度、厚さを、それぞれ5.0×1018/cm3、350μmに固定した。また、n型エピタキシャル層4(図4では、エピ層と略する)の不純物濃度、厚さを、それぞれ1.0×1018/cm3、1μmに固定した。そして、n+型炭化珪素バッファ層2(図4では、バッファ層と略する)の厚さを30μmに固定し、不純物濃度を変化させた。
ここで、n+型炭化珪素バッファ層2の不純物濃度は、実施例Aでは、1.0×1018/cm3であり、実施例Bでは、3.0×1018/cm3であり、実施例Cでは、5.0×1018/cm3であり、実施例Dでは、8.5×1018/cm3である。このように、n+型炭化珪素バッファ層2の不純物濃度とn型エピタキシャル層4の不純物濃度との比を、実施例Aでは1、実施例Bでは3、実施例Cでは5、実施例Dでは8.5に設定した。
図5は、実施の形態にかかる炭化珪素半導体基板の実施例におけるFT−IR信号を示すグラフである。各グラフにおいて、横軸は膜厚を示し、縦軸はFT−IR信号スペクトルを示す。単位は、それぞれ、μm、%である。実施例Aでは、n+型炭化珪素バッファ層2の不純物濃度とn型エピタキシャル層4の不純物濃度が同程度であるため、表面反射光Ref.と界面反射Cとの干渉波形A1のみが測定された。干渉波形A1は、図3のRef.+Cに対応する。このため、実施例Aでは、n+型炭化珪素バッファ層2の膜厚を測定することはできない。
一方、実施例Bでは、n+型炭化珪素バッファ層2の不純物濃度とn型エピタキシャル層4の不純物濃度との比が3であり、不純物濃度が異なる。このため、表面反射光Ref.と界面反射光Cとの干渉波形B1、表面反射光Ref.と界面反射光A、Bとの干渉波形B2が測定された。干渉波形B1は、図3のRef.+Cに対応し、干渉波形B2は、図3のRef.+AとRef.+Bに対応する。ここで、n型エピタキシャル層4は薄いため、表面反射光Ref.と界面反射光Aとの干渉波形、および表面反射光Ref.と界面反射光Bとの干渉波形は、同じ干渉波形として測定される。このため、実施例Bでは、干渉波形B1と干渉波形B2とから、n+型炭化珪素バッファ層2の膜厚を測定することができる。
同様に、実施例C、Dでは、n+型炭化珪素バッファ層2の不純物濃度とn型エピタキシャル層4の不純物濃度との比が、それぞれ5、8.5であり、不純物濃度が異なる。このため、表面反射光Ref.と界面反射光Cとの干渉波形C1、D1、表面反射光Ref.と界面反射光A、Bとの干渉波形C2、D2が測定された。このため、実施例C、Dでは、干渉波形C1、D1と干渉波形C2、D2とから、n+型炭化珪素バッファ層2の膜厚を測定することができる。
このように、実施例から、n+型炭化珪素バッファ層2の不純物濃度とn型エピタキシャル層4の不純物濃度との比が3倍以上であれば、FT−IR信号を分離して、n+型炭化珪素バッファ層2の膜厚を評価することが可能であることが分かった。また、この結果から、n+型炭化珪素基板1の不純物濃度とn型エピタキシャル層4の不純物濃度との比が3倍以上であれば、FT−IR信号を分離して、フーリエ変換によりn+型炭化珪素バッファ層2の膜厚を測定することが可能である。
(半導体装置の製造方法)
実施の形態にかかる炭化珪素半導体基板から、pinダイオードを製造する場合を例に説明する。例えば、実施の形態にかかる炭化珪素半導体基板をn型とし、nチャネル型pinダイオードを製造する場合、n+型炭化珪素基板1はカソード領域となり、n+型炭化珪素バッファ層2はバッファ層として機能し、n型ドリフト層3は真性半導体層(i層)として機能する。まず、n型ドリフト層3のn+型炭化珪素バッファ層2と反対側の表面層にp型の不純物、例えばアルミニウム(Al)をイオン注入法により注入することによりp+型のアノード領域を形成する。次に、アノード領域の上面に、ニッケル(Ni)等でアノード電極を形成し、カソード領域の上面にカソード電極を形成する。これにより、nチャネル型pinダイオードが製造できる。
ここで、例えば、n型ドリフト層3の不純物濃度は、n型エピタキシャル層4の不純物濃度の100分の1以下であり、n型エピタキシャル層4の膜厚は、n型ドリフト層3の膜厚の10分の1以下である。これにより、n型エピタキシャル層4の抵抗は、n型ドリフト層3の抵抗の1000分の1以下となる。このため、n型エピタキシャル層4は、大きな抵抗成分にはならず、nチャネル型pinダイオードの性能に大きな影響を及ぼすことはない。
また、ここでは、nチャネル型pinダイオードを例にして、半導体装置の製造方法の説明を行ったが、本発明の半導体基板は、パイポーラ素子、IGBT(Insulated Gate Bipolar Transistor)素子、MOS(Metal Oxied Semiconductor)構造の寄生ダイオード等にも適用可能である。また、実施の形態では、n+型炭化珪素基板1のおもて面に、n型エピタキシャル層4、n+型炭化珪素バッファ層2およびn型ドリフト層3を積層した例を示したが、p+型炭化珪素基板のおもて面に、p型エピタキシャル層、p+型炭化珪素バッファ層およびp型ドリフト層を積層した構成であってもよい。
以上、説明したように、実施の形態にかかる炭化珪素半導体基板によれば、n+型炭化珪素基板とn型エピタキシャル層、または、n型エピタキシャル層とn+型炭化珪素バッファ層との界面で赤外光が反射するため、表面反射光と界面反射光との干渉波形から、フーリエ変換によりn+型炭化珪素バッファ層の膜厚を測定できる。このため、従来のFT−IR法でn+型炭化珪素バッファ層の厚さが測定可能となる。これにより、例えば、n+型炭化珪素バッファ層の膜厚を評価、管理できるため、炭化珪素半導体基板の歩留まり向上に貢献できる。
また、n型エピタキシャル層の不純物濃度が、n+型炭化珪素基板またはn+型炭化珪素バッファ層の不純物濃度の1/3以下であることにより、界面での反射光が強くなり、表面反射光と界面反射光との干渉波形を得ることができる。
また、n型エピタキシャル層の膜厚を5μm以下とすることにより、n型エピタキシャル層の抵抗を抑え、n型エピタキシャル層による抵抗増大を抑えることができる。また、n型エピタキシャル層の不純物濃度を、1×1017/cm3以上とすることにより、n型エピタキシャル層の抵抗を抑え、n型エピタキシャル層による抵抗増大を抑えることができる。
以上のように、本発明にかかる半導体基板は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置の半導体基板に有用である。
1 n+型炭化珪素基板
2 n+型炭化珪素バッファ層
3 n型ドリフト層
4 n型エピタキシャル層

Claims (4)

  1. 1×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素基板と、
    前記炭化珪素基板のおもて面に設けられ当該炭化珪素基板の不純物濃度の1/3以下の低不純物濃度であり、1×1017/cm3以上1×1018/cm3以下の不純物濃度を有する、膜厚が1μm以上5μm以下の第1導電型の炭化珪素エピタキシャル層と、
    前記炭化珪素エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、7×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素バッファ層と、
    前記炭化珪素バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記炭化珪素バッファ層の不純物濃度の1/3以下の低不純物濃度の第1導電型の炭化珪素ドリフト層と、
    を含み、
    前記炭化珪素バッファ層の不純物濃度は、前記炭化珪素エピタキシャル層の3倍以上高濃度であり、厚みは3μm以上であることを特徴とする炭化珪素半導体基板。
  2. 1×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素基板のおもて面に、当該炭化珪素基板の不純物濃度の1/3以下の低不純物濃度であり、1×1017/cm3以上1×1018/cm3以下の不純物濃度を有する、膜厚が1μm以上5μm以下の第1導電型の炭化珪素エピタキシャル層を形成する工程と、
    前記炭化珪素エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に、7×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素バッファ層を形成する工程と、
    前記炭化珪素バッファ層の前記炭化珪素基板側に対して反対側の表面に、前記炭化珪素バッファ層の不純物濃度の1/3以下の低不純物濃度の第1導電型の炭化珪素ドリフト層を形成する工程と、
    を含み、前記炭化珪素バッファ層の不純物濃度は、前記炭化珪素エピタキシャル層の3倍以上高濃度であり、厚みは3μm以上であることを特徴とする炭化珪素半導体基板の製造方法。
  3. 1×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素基板と、
    前記炭化珪素基板のおもて面に設けられた、当該炭化珪素基板の不純物濃度の1/3以下の低不純物濃度であり、1×1017/cm3以上1×1018/cm3以下の不純物濃度を有する、膜厚が1μm以上5μm以下の第1導電型の炭化珪素エピタキシャル層と、
    前記炭化珪素エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、7×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素バッファ層と、
    前記炭化珪素バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記炭化珪素バッファ層の不純物濃度の1/3以下の低不純物濃度の第1導電型の炭化珪素ドリフト層と、
    を含み、前記炭化珪素バッファ層の不純物濃度は、前記炭化珪素エピタキシャル層の3倍以上高濃度であり、厚みは3μm以上である炭化珪素半導体基板を有することを特徴とする半導体装置。
  4. 1×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素基板と、
    前記炭化珪素基板のおもて面に設けられた、当該炭化珪素基板の不純物濃度の1/3以下の低不純物濃度であり、1×1017/cm3以上1×1018/cm3以下の不純物濃度を有する、膜厚が1μm以上5μm以下の第1導電型の炭化珪素エピタキシャル層と、
    前記炭化珪素エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、7×10 18 /cm 3 以上2×10 19 /cm 3 以下の不純物濃度を有する第1導電型の炭化珪素バッファ層と、
    前記炭化珪素バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記炭化珪素バッファ層の不純物濃度の1/3以下の低不純物濃度の第1導電型の炭化珪素ドリフト層と、
    を含み、前記炭化珪素バッファ層の不純物濃度は、前記炭化珪素エピタキシャル層の3倍以上高濃度であり、厚みは3μm以上である炭化珪素半導体基板を用いることを特徴とする半導体装置の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6658406B2 (ja) * 2016-08-31 2020-03-04 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6791274B2 (ja) * 2017-02-20 2020-11-25 日立金属株式会社 炭化ケイ素積層基板およびその製造方法
JP6986944B2 (ja) 2017-12-06 2021-12-22 昭和電工株式会社 SiCエピタキシャルウェハの評価方法及び製造方法
JP6585799B1 (ja) * 2018-10-15 2019-10-02 昭和電工株式会社 SiC基板の評価方法及びSiCエピタキシャルウェハの製造方法
US10825895B2 (en) * 2018-12-12 2020-11-03 Coorstek Kk Nitride semiconductor substrate
JP7250538B2 (ja) 2019-01-29 2023-04-03 デンカ株式会社 親水性素材に亜硝酸塩又は固形状酸性試薬を含浸させることにより、検体の展開を制御し得る、糖鎖抗原を抽出し測定するためのイムノクロマト試験片
CN114144400A (zh) 2019-07-16 2022-03-04 大学共同利用机关法人信息系统研究机构 生长素降解决定子系统的试剂盒及其用途
JP2021141146A (ja) 2020-03-03 2021-09-16 富士電機株式会社 半導体装置
JP7392526B2 (ja) * 2020-03-10 2023-12-06 住友金属鉱山株式会社 炭化ケイ素単結晶基板の製造方法
JP2021187697A (ja) * 2020-05-28 2021-12-13 住友金属鉱山株式会社 炭化珪素単結晶基板の製造方法
JP7415831B2 (ja) 2020-07-08 2024-01-17 株式会社プロテリアル 炭化ケイ素半導体エピタキシャル基板の製造方法
JP2022038594A (ja) 2020-08-27 2022-03-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2024058044A1 (ja) * 2022-09-13 2024-03-21 住友電気工業株式会社 炭化珪素エピタキシャル基板、エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026408A (ja) * 2003-07-01 2005-01-27 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
JP2007250693A (ja) * 2006-03-14 2007-09-27 Mitsubishi Materials Corp SiC基板の製造方法及びSiC基板並びに半導体装置
DE102007009914B4 (de) * 2007-02-28 2010-04-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement in Form eines Feldeffekttransistors mit einem Zwischenschichtdielektrikumsmaterial mit erhöhter innerer Verspannung und Verfahren zur Herstellung desselben
US7718519B2 (en) * 2007-03-29 2010-05-18 Panasonic Corporation Method for manufacturing silicon carbide semiconductor element
DE102007041220B3 (de) * 2007-08-31 2009-01-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen von Halbleiterbauelementen mit Feldeffekttransistoren, die seitlich von einem dielektrischen Zwischenschichtmaterial mit einer erhöhten kompressiven Verspannung umschlossen sind
JP2009088223A (ja) * 2007-09-28 2009-04-23 Hitachi Cable Ltd 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
KR101212847B1 (ko) * 2008-09-12 2012-12-14 스미토모덴키고교가부시키가이샤 탄화규소 반도체 장치 및 그 제조 방법
JP5993146B2 (ja) * 2009-04-15 2016-09-14 住友電気工業株式会社 薄膜付き基板、半導体装置、および半導体装置の製造方法
JP5687422B2 (ja) * 2009-11-30 2015-03-18 株式会社東芝 半導体装置
KR101375494B1 (ko) * 2010-01-08 2014-03-17 미쓰비시덴키 가부시키가이샤 에피택셜 웨이퍼 및 반도체 소자
JP2012028565A (ja) * 2010-07-23 2012-02-09 Kansai Electric Power Co Inc:The バイポーラ半導体素子の製造方法およびバイポーラ半導体素子
JP5839315B2 (ja) * 2010-07-30 2016-01-06 株式会社デンソー 炭化珪素単結晶およびその製造方法
DE112011102787B4 (de) * 2010-08-24 2022-02-10 Mitsubishi Electric Corp. Epitaxialwafer und Halbleitereinrichtung
US8647952B2 (en) * 2010-12-21 2014-02-11 Globalfoundries Inc. Encapsulation of closely spaced gate electrode structures
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Igbtおよびダイオード
US8962433B2 (en) * 2012-06-12 2015-02-24 United Microelectronics Corp. MOS transistor process
US20140001561A1 (en) * 2012-06-27 2014-01-02 International Business Machines Corporation Cmos devices having strain source/drain regions and low contact resistance
JP5628462B1 (ja) * 2012-12-03 2014-11-19 パナソニック株式会社 半導体装置およびその製造方法
JP2014154666A (ja) * 2013-02-07 2014-08-25 Sumitomo Electric Ind Ltd 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法
JP6239250B2 (ja) * 2013-03-22 2017-11-29 株式会社東芝 半導体装置およびその製造方法
JP2015061001A (ja) * 2013-09-20 2015-03-30 株式会社東芝 半導体装置の製造方法
KR102128450B1 (ko) * 2013-11-12 2020-06-30 에스케이하이닉스 주식회사 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물
WO2015115202A1 (ja) * 2014-01-28 2015-08-06 三菱電機株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2016063190A (ja) * 2014-09-22 2016-04-25 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法、炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP2016081981A (ja) * 2014-10-14 2016-05-16 株式会社日立製作所 半導体装置及びその製造方法
DE112014007063T5 (de) * 2014-10-14 2017-06-29 Mitsubishi Electric Corporation Siliciumcarbid-Epitaxialwafer-Herstellungsverfahren
WO2016080288A1 (ja) * 2014-11-17 2016-05-26 富士電機株式会社 炭化珪素半導体装置の製造方法
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
JP2016166112A (ja) * 2015-03-10 2016-09-15 株式会社東芝 半導体基板及び半導体装置
US10403497B2 (en) * 2015-08-12 2019-09-03 Shindengen Electric Manufacturing Co., Ltd. Method of manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
JP6584253B2 (ja) * 2015-09-16 2019-10-02 ローム株式会社 SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造装置、SiCエピタキシャルウェハの製造方法、および半導体装置
JP6351874B2 (ja) * 2015-12-02 2018-07-04 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP6703915B2 (ja) * 2016-07-29 2020-06-03 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
US10529799B2 (en) * 2016-08-08 2020-01-07 Mitsubishi Electric Corporation Semiconductor device
US10825903B2 (en) * 2017-01-31 2020-11-03 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device
JP6904774B2 (ja) * 2017-04-28 2021-07-21 富士電機株式会社 炭化珪素エピタキシャルウェハ、炭化珪素絶縁ゲート型バイポーラトランジスタ及びこれらの製造方法
JP7106881B2 (ja) * 2018-02-09 2022-07-27 株式会社デンソー 炭化珪素基板および炭化珪素半導体装置

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